JP6598140B2 - エピタキシャルウェーハの製造方法 - Google Patents

Description

本発明は、エピタキシャルウェーハの製造方法に関する。

例えば、モバイル端末等に使用する半導体素子の基板にエピタキシャルウェーハが使用されている。このような半導体素子では、省電力化の要請からオン抵抗を下げることが求められている。オン抵抗を下げる具体的な方法として、半導体素子基板を薄膜化する方法と半導体素子基板の抵抗率を低下させる方法があるが、半導体素子のデバイスの特性上、半導体素子基板を薄膜化することには限界がある。そのため、高濃度にドーパントをドープした低抵抗率のシリコン単結晶基板にエピタキシャル層を成長させ、半導体素子基板としての低抵抗率のエピタキシャルウェーハが作製される。

このようなエピタキシャルウェーハの元になるシリコン単結晶基板は、高濃度のドーパントをドープして引き上げたインゴットを元に作製される。しかし、このドーパントにＳｂ（アンチモン）、Ａｓ（ヒ素）などのｎ型ドーパントを用いると、引き上げの際にドープしたドーパントが蒸発してしまう。そのため、エピタキシャル層を成長させるシリコン単結晶基板がｎ型ならば、揮発性が比較的低い赤燐の形でリンを単結晶引き上げの際にドーパントとしてドープしたシリコン単結晶基板が用いられる。そして、用意したシリコン単結晶基板の主表面上にエピタキシャル層を気相成長することにより、低抵抗率のエピタキシャルウェーハが製造される。

しかし、高濃度にリンがドープされた低抵抗率のシリコン単結晶基板にエピタキシャル層を成長すると、気相成長後のエピタキシャルウェーハの主表面に多くのスタッキングフォルト（積層欠陥）が発生する。この積層欠陥が発生したエピタキシャルウェーハを用いて半導体素子を作製すると、半導体素子（デバイス）の特性（主に耐圧特性）が低下する。そのため、積層欠陥の発生数をデバイスの特性に影響のない水準にまで低減する必要がある。

エピタキシャルウェーハの主表面で観察される積層欠陥は、低抵抗率のシリコン単結晶基板に発生した結晶欠陥等を起点として転位が発生し、この転位がエピタキシャルウェーハの主表面に伝搬することで観察される。このエピタキシャルウェーハの主表面で観察される積層欠陥は、シリコン単結晶基板の抵抗率が低下するとともに増加する傾向にあるため、積層欠陥の形成にはドーパントであるリンが関与すると考えられている。

そこで、低抵抗率のシリコン単結晶基板にエピタキシャル層を成長する前に１２００℃以上の温度でアニール処理し、シリコン単結晶基板に発生した欠陥を溶体化するエピタキシャルウェーハの製造方法が特許文献１に開示されている。また、特許文献２には、低抵抗率のシリコン単結晶基板の主表面を研磨して基板の主表面を清浄化し、エピタキシャルウェーハに生じる積層欠陥を抑制することが開示されている。具体的には、リン及びゲルマニウムがドープされた低抵抗半導体基板に１１１０℃〜１２００℃の範囲で３０秒〜３００秒の熱処理をし、その後、その低抵抗半導体基板に１μｍ以上、かつ、１０μｍ以下の研磨を行うエピタキシャルウェーハの製造方法が開示されている。

特開２０１４−１１２９３号公報 国際公開ＷＯ２０１１／００７６７８号公報

しかし、これらの処理が施された低抵抗率のシリコン単結晶基板にエピタキシャル層を成長しても半導体素子の特性に悪影響を及ぼす濃度の積層欠陥がエピタキシャルウェーハに発生する場合がある。特に、ドーパント濃度が８×１０^１９ａｔоｍｓ／ｃｍ^３以上の低抵抗率の基板を用いる場合には、エピタキシャルウェーハ上に非常に多くの積層欠陥が発生する。

本発明の課題は、積層欠陥を抑制可能なエピタキシャルウェーハの製造方法を提供することにある。

課題を解決するための手段及び発明の効果

本発明のエピタキシャルウェーハの製造方法は、
リンがドープされた低抵抗率のシリコン単結晶基板を準備する工程と、
シリコン単結晶基板をアルゴン雰囲気中において１０００℃以上１２００℃未満の温度で３０分以上１２０分以下の時間、熱処理する工程と、
熱処理する工程後に、シリコン単結晶基板の主表面を塩化水素ガスにより０．０２５μｍ以上、気相エッチングする工程と、
気相エッチングする工程後に、シリコン単結晶基板にエピタキシャル層を成長する工程と、
を備えることを特徴とする。

本発明のエピタキシャルウェーハの製造方法では、熱処理する工程と、その熱処理する工程後に、気相エッチングする工程を備える。ここで、熱処理する工程においては、シリコン単結晶基板に発生した結晶欠陥等の積層欠陥核の分解が起こると同時に積層欠陥核のソース（発生源）であるリンが外方拡散し、リンの濃度が低下する。よって、熱処理する工程後に、積層欠陥核が再生成してもリン濃度が低下していることで、積層欠陥核が低濃度になる。そして、熱処理する工程後に、気相エッチングする工程を行うことで、シリコン単結晶基板の主表面にゲッタリングされて残存する一定数の積層欠陥核を除去することができる。そのため、熱処理する工程と気相エッチングする工程を経た後のシリコン単結晶基板にエピタキシャル層を成長することで、積層欠陥が抑制されたエピタキシャルウェーハを製造することができる。なお、熱処理する工程の温度範囲を上記の範囲外にすると積層欠陥核の分解速度が低下するため、積層欠陥の抑制効果が低下する。

本明細書において、「低抵抗率のシリコン単結晶基板」とは、例えば、リンが５×１０^１９ａｔоｍｓ／ｃｍ^３以上ドープされたシリコン単結晶基板でもよいし、リンが８×１０^１９ａｔоｍｓ／ｃｍ^３以上ドープされたシリコン単結晶基板でもよい。リンが８×１０^１９ａｔоｍｓ／ｃｍ^３以上ドープされたシリコン単結晶基板を用いる場合は、より効果的にエピタキシャルウェーハの積層欠陥を低減することができる。

本発明の実施態様では、気相エッチングする工程は、エッチング量が、１．０００μｍ以下である。

これによれば、エピタキシャルウェーハの生産性を高めることができる。

本発明の一例のエピタキシャルウェーハの製造方法における各工程を説明する図。 図１の熱処理工程の熱処理の温度（℃）と、その熱処理工程を経て作製されたエピタキシャルウェーハの積層欠陥の密度（個／ｃｍ^２）との関係を示すグラフ。 図１のエッチング工程のエッチング量（μｍ）と、そのエッチング工程を経て作製されたエピタキシャルウェーハの積層欠陥の密度（個／ｃｍ^２）との関係を示すグラフ。 実施例及び比較例１〜３で作製したエピタキシャルウェーハに発生した積層欠陥の密度（個／ｃｍ^２）を示すグラフ。

以下、リンをドープしたシリコン単結晶基板にシリコンエピタキシャル層を成長するシリコンエピタキシャルウェーハの製造方法を説明する。以下においては、エピタキシャルウェーハを製造する周知の気相成長装置（以下、「気相成長装置」とする）を用いてエピタキシャルウェーハを製造する方法を説明する。

気相成長装置を用いてシリコンエピタキシャルウェーハを製造するためには、先ずは、エピタキシャル層を成長させる成長用基板となるシリコン単結晶基板を作製する。例えば、石英るつぼに多結晶シリコンと、抵抗率を調整するために赤燐の形でリンを入れて溶融させた溶融液の液面に種結晶シリコン棒を漬けて引き上げ、シリコン単結晶インゴットを作製する。このシリコン単結晶インゴットの作製時には、ドーパントとしてリンが５×１０^１９ａｔоｍｓ／ｃｍ^３以上添加される（例えば、リンが１×１０^２０ａｔоｍｓ／ｃｍ^３添加される）。そして、作製したシリコン単結晶インゴットに図１の工程Ｓ１を施す。

Ｓ１では、作製したシリコン単結晶インゴットを所定の厚さに切り出した後、ラッピング、液相エッチング、ドナーキラー熱処理などのＣＷ工程を行い、ＣＷ工程が施されたＣＷウェーハを得る。

次に、Ｓ１のＣＷ工程で得られたＣＷウェーハに粗研磨を施す（図１のＳ２）。

Ｓ２の粗研磨工程が終了した後、アルゴン雰囲気において、１０００℃以上１２００℃未満の温度で３０分以上１２０分以下の時間、熱処理を施す（図１のＳ３）。

Ｓ３の熱処理工程が終了した後に鏡面研磨を施してＰＷウェーハを得る（図１のＳ４）。図１では、Ｓ３の熱処理工程後にＳ４の鏡面研磨工程を行っているが、この順序は熱処理を実施するアニール炉の置かれた場所と各工程の進捗との兼ね合いによるものであり、Ｓ４とＳ３の順序は逆でもよい。以下、Ｓ１〜Ｓ４の工程を経てリンがドーパントとして５×１０^１９ａｔоｍｓ／ｃｍ^３以上添加されたＰＷウェーハを基板Ｗとする。

作製された基板Ｗは、気相成長装置の反応炉に搬送され、図１のＳ５〜Ｓ８の工程が行われる。反応炉に搬送された基板Ｗは、雰囲気ガスに水素を用いた反応炉内に投入される。反応炉に投入された基板Ｗは、気相成長装置により、例えば、１０００℃以上の温度で数十秒間、加熱されるベーク工程（Ｓ５）が施され、基板Ｗの表面の自然酸化膜が除去される。

次いで、基板Ｗに気相エッチングを施すエッチング工程を行う（Ｓ６）。エッチング工程では、反応炉内の基板Ｗの主表面上に塩化水素ガス（ＨＣｌガス）を供給し、基板Ｗの主表面を気相エッチングする。具体的には、エッチング量が、０．０２５μｍ以上、かつ、１．０００μｍ以下になるように塩化水素ガスの供給時間及び供給量が設定される。積層欠陥核は、基板Ｗの主表面から基板Ｗの深さ方向（厚さ方向）に０．０２５μｍ以上の領域に局在するため、エッチング量が０．０２５μｍ以上であることにより積層欠陥を効果的に抑制できる。一方、エッチング量が１．０００μｍを超えると、エピタキシャルウェーハを製造する生産性が低下するため、エッチング量は、０．０２５μｍ以上、かつ、１．０００μｍ以下の範囲に設定される。なお、エッチング速度は、例えば、０．０４μｍ／ｍｉｎ以上、かつ、０．３７μｍ／ｍｉｎ以下となるように設定される。

Ｓ６のエッチング工程が終了すると、反応炉内の塩化水素ガスを反応炉の外に排出するパージ工程（Ｓ７）を行う。

Ｓ７のパージ工程が終了すると、基板Ｗにエピタキシャル層を成長する気相成長工程（Ｓ８）を行う。気相成長工程では、反応炉内の基板Ｗの主表面に原料ガスとなる、例えば、トリクロロシラン（ＴＣＳ）と、そのトリクロロシランを希釈するキャリアガスとなる水素ガスを供給し、基板Ｗの主表面上にエピタキシャル層を気相成長する。具体的には、反応炉内（基板Ｗ）の温度を、例えば、１０００℃以上にしてエピタキシャル層を成長する。このようにエピタキシャル層を基板Ｗに成長し、シリコンエピタキシャルウェーハが製造される。

以上、基板Ｗにエピタキシャル層を成長してエピタキシャルウェーハが製造される一連の流れを説明した。このようなエピタキシャルウェーハのもとになる基板Ｗは、シリコン単結晶インゴットの作製時にドーパントのリンが５×１０^１９ａｔоｍｓ／ｃｍ^３以上（例えば、１×１０^２０ａｔоｍｓ／ｃｍ^３）添加される。そのため、シリコン単結晶インゴットから切り出したシリコン単結晶基板の主表面には結晶欠陥等の積層欠陥核が多数、存在するため、この基板にエピタキシャル層を成長すると、積層欠陥核がエピタキシャルウェーハに積層欠陥を引き起こす。

そこで、本発明者は、ＣＷウェーハを粗研磨した後に熱処理（図１のＳ３）する温度と、その温度で熱処理した基板Ｗに図１のＳ６のエッチング工程で０．０２μｍのエッチング量のエッチングを行った後にエピタキシャル層を成長したエピタキシャルウェーハに形成される積層欠陥の密度（個／ｃｍ^２）との関係について精査した。その精査した結果が図２に示される。図２では、抵抗率が０．７４ｍΩ・ｃｍ（リンの濃度が１×１０^２０ａｔоｍｓ／ｃｍ^３に相当する抵抗率）のシリコン単結晶基板を使用して９５０℃から１２００℃の範囲で選択した温度で９０分、熱処理（図１のＳ３）した基板Ｗをもとにエピタキシャルウェーハを作製した。そして、作製したエピタキシャルウェーハの主表面に発生した積層欠陥の密度（個／ｃｍ^２）をパーティクルカウンタ（レーザーテック社製のＭＡＧＩＣＳ）を用いて計測した。図２において、横軸が図１のＳ３の熱処理温度（℃）を示し、縦軸が作製したエピタキシャルウェーハの主表面に発生した積層欠陥の密度（個／ｃｍ^２）を示す。図２に示すように熱処理温度が１０００℃未満の場合には、積層欠陥の密度が１０００（個／ｃｍ^２）以上となる。また、熱処理温度が１０００℃から増加すると、積層欠陥の密度が低下する。熱処理温度が１２００℃になると、積層欠陥の密度の改善効果がみられるものの、熱処理温度が１１７０℃の場合に比べて積層欠陥を抑制する効果は低くなる。このような熱処理工程を行うことで、シリコン単結晶基板に発生した結晶欠陥等の積層欠陥核の分解が起こると同時に積層欠陥核の発生源であるリンが外方拡散し、リン濃度が低下する。その結果、熱処理工程後に、積層欠陥核が再生成してもリン濃度が低下していることから再生成する積層欠陥核が低濃度になり、エピタキシャルウェーハの積層欠陥を抑制することができる。具体的には、アルゴン雰囲気下で、温度を１０００℃以上１２００℃未満にして３０分以上１２０分以下（図２では９０分）の時間、シリコン単結晶基板に熱処理をすることで、作製されるエピタキシャルウェーハの積層欠陥を抑制することが可能である。

また、本発明者は、図１のＳ３の１１７０℃の熱処理をした基板Ｗの主表面に対してエッチング（図１のＳ６）をするエッチング量と、そのエッチング量をエッチングした基板Ｗにエピタキシャル層を成長したエピタキシャルウェーハに形成された積層欠陥の密度（個／ｃｍ^２）の関係について精査した。その精査した結果が図３に示される。図３においては、基板Ｗの主表面から基板Ｗの厚さ方向に所定量（μｍ）、エッチングをした基板Ｗをもとにエピタキシャルウェーハを作製した。そして、作製したエピタキシャルウェーハの主表面に発生する積層欠陥の密度（個／ｃｍ^２）をパーティクルカウンタ（レーザーテック社製のＭＡＧＩＣＳ）を用いて計測した。図３では、基板Ｗのエッチング量が０．０２５μｍ以上であると、積層欠陥の密度が低減していることが分かる。これは、基板Ｗの表面にゲッタリングされて残存する積層欠陥核が、基板Ｗの主表面から深さ方向に０．０２５μｍ以内の領域に局所的に存在し、この残存する積層欠陥核が積層欠陥の発生原因になるからである。図３には示されていないが、エッチング量が１．０００μｍを超えると、エッチング時間が長くなるため、エピタキシャルウェーハの生産性が低下する。したがって、図１のＳ６のエッチング工程においては、エッチング量が０．０２５μｍ〜１．０００μｍの範囲に設定することで、作製するエピタキシャルウェーハの積層欠陥を抑制することが可能となるとともに、生産性を向上することができる。

以上から、図１のＳ３の熱処理工程と、図１のＳ６のエッチング工程を行った基板Ｗをもとにエピタキシャルウェーハを作製すると、積層欠陥を抑制したエピタキシャルウェーハを作製することが可能となる。具体的な熱処理工程としては、シリコン単結晶基板をアルゴン雰囲気中において１０００℃以上１２００℃未満の温度で３０分以上１２０分以下の時間、熱処理すると、積層欠陥を抑制したエピタキシャルウェーハを作製できる。また、具体的なエッチング工程としては、基板Ｗの主表面を塩化水素ガスにより０．０２５μｍ以上、エッチングすると、積層欠陥を抑制したエピタキシャルウェーハを作製できる。

本発明の効果を確認するために以下に示す実験を行った。以下において、実施例と比較例を挙げて本発明を具体的に説明するが、これらは本発明を限定するものではない。

（比較例）
比較例１では、抵抗率が０．７１ｍΩ・ｃｍとなるようにリンをドープした直径２００ｍｍのシリコン単結晶インゴットを準備した。次に、このシリコン単結晶インゴットに図１に示すＳ１及びＳ２の工程を行った。その後、図１のＳ３の熱処理工程は行わずにＳ４の鏡面研磨工程を行い、厚さ７３５μｍ、抵抗率０．７１ｍΩ・ｃｍの基板Ｗを作製した。そして、基板Ｗを気相成長装置の反応炉に搬入し、図１のＳ５とＳ８の工程のみを行った（図１のＳ６、Ｓ７の工程は行わなかった）。Ｓ５のベーク工程では、反応炉内に水素ガスを流しながら、基板Ｗを１１５０℃にまで加熱した。Ｓ８の気相成長工程では、基板Ｗの温度を１１５０℃に保持してトリクロロシラン（ＳｉＨＣｌ_３）を導入し、成長速度４．０μｍ／ｍｉｎにしてエピタキシャル層を３．０μｍ成長し、エピタキシャルウェーハを作製した。そして、作製したエピタキシャルウェーハの主表面に発生した積層欠陥の密度（個／ｃｍ^２）をパーティクルカウンタ（レーザーテック社製のＭＡＧＩＣＳ）を用いて計測した。

比較例２では、図１のＳ３の熱処理工程を行う以外は、比較例１と同様にエピタキシャルウェーハを作製し、作製したエピタキシャルウェーハの主表面に発生した積層欠陥の密度（個／ｃｍ^２）を計測した。なお、Ｓ３の熱処理条件としては、アルゴン雰囲気中で熱処理温度１１７０℃にして９０分間、熱処理を行った。

比較例３では、図１のＳ６のエッチング工程とＳ７のパージ工程を行う以外は、比較例１と同様にエピタキシャルウェーハを作製し、作製したエピタキシャルウェーハの主表面に発生した積層欠陥の密度（個／ｃｍ^２）を計測した。なお、Ｓ６のエッチング工程では、エッチング速度を０．０９０μｍ／ｍｉｎ、エッチング量を０．１００μｍに設定した。そして、Ｓ７のパージ工程では、塩化水素ガスの除去を目的として基板Ｗの温度を１１５０℃に保持したまま、水素ガスを３０秒間流した。

（実施例）
実施例では、図１のＳ３の熱処理工程を行う以外は、比較例３と同様にエピタキシャルウェーハを作製し、作製したエピタキシャルウェーハの主表面に発生した積層欠陥の密度（個／ｃｍ^２）を計測した。なお、Ｓ３の熱処理条件としては、比較例２の熱処理工程と同じ条件にした。

図４は、比較例１〜３及び実施例で作製したエピタキシャルウェーハに発生した積層欠陥の密度を示す。比較例１では積層欠陥の密度が１００５（個／ｃｍ^２）であり、比較例２では積層欠陥の密度が２６０（個／ｃｍ^２）であり、比較例３では積層欠陥の密度が９９（個／ｃｍ^２）となった。それに対して、実施例では積層欠陥の密度が５５（個／ｃｍ^２）となった。

図４の比較例１のように熱処理工程とエッチング工程の両方を行わないと、積層欠陥数が十分に抑制されず、積層欠陥の密度が１０００（個／ｃｍ^２）を超えることとなった。また、図４の比較例２のようにエッチング工程を行わずに熱処理工程を行うと、比較例１よりも積層欠陥数が抑制されるものの、積層欠陥の密度が２６０（個／ｃｍ^２）となった。そして、図４の比較例３のように熱処理工程を行わずにエッチング工程を行うと、比較例２よりも積層欠陥数が抑制されるものの、積層欠陥の密度が９９（個／ｃｍ^２）となった。それに対し、図４の実施例のように熱処理工程とエッチング工程の両方を行うことで、積層欠陥数を大幅に低減することができ、積層欠陥の密度が５５（個／ｃｍ^２）となった。よって、実施例では、積層欠陥を抑制したエピタキシャルウェーハを製造することができた。なお、発明を実施するための形態に開示した実験と、実施例に開示した実験とでは、リンの添加量が異なるため、両者の間で積層欠陥の絶対数は異なっている。

以上、本発明の実施例を説明したが、本発明はその具体的な記載に限定されることなく、例示した構成等を技術的に矛盾のない範囲で適宜組み合わせて実施することも可能であるし、またある要素、処理を周知の形態に置き換えて実施することもできる。

Ｗ 基板（シリコン単結晶基板）

Claims (6)

1. リンがドープされた低抵抗率のシリコン単結晶基板を準備する工程と、
   前記シリコン単結晶基板をアルゴン雰囲気中において１０００℃以上１２００℃未満の温度で３０分以上１２０分以下の時間、熱処理する工程と、
   前記熱処理する工程後に、反応炉において前記シリコン単結晶基板の主表面を塩化水素ガスにより０．０２５μｍ以上、気相エッチングする工程と、
   前記気相エッチングする工程後に、前記反応炉から塩化水素ガスを排出するパージ工程と、
   前記パージ工程後に、前記シリコン単結晶基板にエピタキシャル層を成長する工程と、
   を備え、
   前記準備する工程は、
   シリコン単結晶インゴットから切り出された前記シリコン単結晶基板に対して、ラッピング、液相エッチング、及びドナーキラー熱処理を行うＣＷ工程と、
   前記ＣＷ工程後の前記シリコン単結晶基板に粗研磨を施す粗研磨工程と、
   前記粗研磨工程後の前記シリコン単結晶基板に鏡面研磨を施す鏡面研磨工程とを備え、
   前記熱処理する工程は、前記粗研磨工程後、前記鏡面研磨工程前に実施し、
   前記気相エッチングする工程は前記鏡面研磨工程後に実施することを特徴とするエピタキシャルウェーハの製造方法。
2. 前記気相エッチングする工程は、エッチング量が、１．０００μｍ以下である請求項１に記載のエピタキシャルウェーハの製造方法。
3. 前記準備する工程は、前記リンが５×１０^１９ａｔｏｍｓ／ｃｍ^３以上ドープされた前記シリコン単結晶基板を準備する請求項１又は２に記載のエピタキシャルウェーハの製造方法。
4. 前記準備する工程は、前記リンが８×１０^１９ａｔｏｍｓ／ｃｍ^３以上ドープされた前記シリコン単結晶基板を準備する請求項１ないし３のいずれか１項に記載のエピタキシャルウェーハの製造方法。
5. 前記熱処理する工程の温度が１１００℃以上１２００℃未満である請求項１ないし４のいずれか１項に記載のエピタキシャルウェーハの製造方法。
6. 前記熱処理する工程後に、前記反応炉内に水素ガスを流しながらシリコン単結晶基板を加熱するベーク工程を備え、
   前記気相エッチングする工程は、前記ベーク工程後に実施する請求項１ないし５のいずれか１項に記載のエピタキシャルウェーハの製造方法。

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