JP5246065B2 - エピタキシャルシリコンウェーハとその製造方法 - Google Patents

Description

本発明は、半導体回路に供されるエピタキシャルシリコンウェーハとその製造方法に関し、電気抵抗率調整用のｎ型ドーパントとしてリンがドープされ、かつゲルマニウムをドープしたシリコン結晶基板の裏面側にポリシリコン層を形成し、シリコン結晶基板の表面に、シリコンエピタキシャル層を形成したエピタキシャルシリコンウェーハとその製造方法に関する。

例えば、パワーＭＯＳトランジスタ用のエピタキシャルシリコンウェーハには、そのシリコン結晶基板の電気抵抗率が非常に低いことが要求される。シリコン結晶基板の電気抵抗率を十分に低くするために、ウェーハの素材であるシリコン結晶インゴットの引き上げ工程で（すなわち、シリコン結晶の育成時に）、溶融シリコンに抵抗率調整用のｎ型ドーパントとして砒素（Ａｓ）やアンチモン（Ｓｂ）をドープする技術が知られている。しかし、これらのドーパントは非常に蒸発しやすいので、シリコン結晶中のドーパント濃度を十分に高くすることが難しく、要求される程度に低い抵抗率をもつシリコン結晶基板を製造することが難しい。

そこで、揮発性の低い性質をもつｎ型ドーパントとしてリン（Ｐ）を高濃度にドープした電気抵抗率が非常に低いシリコン結晶基板が使用されつつある。

ところが、高濃度にリンがドープされたシリコン結晶基板上にシリコンのエピタキシャル層を形成すると、シリコン結晶基板とシリコンエピタキシャル層との界面部分でのリンの濃度差に起因する転位欠陥（ミスフィット転位）が発生するという問題がある。ミスフィット転位は、シリコン結晶基板の界面部分からシリコンエピタキシャル層の表面にまで伝播し、目視で細長く薄いラインが密集したものとして観測され、半導体素子の電気的性能を低下させる原因となる。ミスフィット転位の原因は、シリコンの原子半径が１．１７Å（オングストローム）であるのに対して、リンの原子半径はシリコンよりかなり小さい１．１０Åであり、このような両者の共有結合半径の大きな相違が結晶内に無用な歪を生じさせることにある（因みに、砒素の原子半径は、シリコンにかなり近い１．１８Åであるため、ミスフィット転位は非常に少ない）。

この問題を解決するために、シリコン単結晶インゴット引き上げ工程において、原子半径がシリコンより大きい１．２２Åであるゲルマニウム（Ｇｅ）をリンと同時にドーピングすることにより、リンによって生じたシリコン結晶格子の歪をゲルマニウムで緩和して、ミスフィット転位の発生を抑制する技術が知られている（特許文献１参照）。

エピタキシャルウェーハは、高温でエピタキシャル成長が行なわれるために、シリコン単結晶インゴットの育成段階で結晶内に形成された酸素析出物（ＢＭＤ）や酸素析出核などが高温熱処理によって消滅してしまい、ゲッタリング能力が低いという問題がある。

ゲッタリング不足を解消するために対策としてのゲッタリング方法としては、ＩＧ（イントリンシックゲッタリング）法や、ＥＧ（エクストリンシックゲッタリング）法が知られている（非特許文献１参照）。

例えば、ウェーハに対して酸素析出核形成熱処理を行って、酸素析出核密度を増大させた後、エピタキシャル成長を行う技術が知られている（特許文献２参照）。

また、ウェーハの裏面にポリシリコン層を形成させて、基板との界面等にできる歪み場や格子不整合を利用するＥＧ法の一例としてのポリバックシール（ＰＢＳ）法が、エピタキシャル成長処理前に行う技術が知られている（特許文献３、特許文献４参照）。

特開平９−７９６１号公報 特開平１０−２２３６４１号公報 特開２０００−３１１５３号公報 特開２００１−１６７９９５号公報

ＵＣＳ半導体基盤技術研究会、「シリコンの科学」、株式会社リアライズ社、１９９６年６月２８日、Ｐ５８６−Ｐ５８７

特許文献１で示されるように、シリコン結晶育成時に高濃度のリンとゲルマニウムをドープしたシリコン結晶基板上にＣＶＤ（Chemical Vapor Deposition）法によりシリコンエピタキシャル層を成長させた場合、上記のミスフィット転位は防止されるものの、本発明者らの実験によれば、別の副作用が新たに生じることが判明した。その副作用とは、積層欠陥（スタッキングフォルト、以下ＳＦという。）がシリコンエピタキシャル層に発生し、そのＳＦが段差としてウェーハ表面に現れて、ウェーハ表面のＬＰＤ（Light Point Defect：ライト・ポイント・デフェクト）レベルが悪化することである。特に、ポリバックシールをシリコン結晶基板の裏面側に施した後、シリコンエピタキシャル層を成長させた場合には、ウェーハ表面のＬＰＤレベルが悪く、ＳＦによるＬＰＤの総数が非常に多いことが判明した。例えば、直径２００ｍｍのエピタキシャルシリコンウェーハにおいて、ＳＦ（Ｓｔａｃｋｉｎｇ Ｆａｕｌｔ）によるＬＰＤの総数は数千個程度或いはそれ以上となることもあり、実用に供することができない場合がある。このＳＦの発生原因は今のところ明確になっていないが、リンとゲルマニウムが高濃度にドープされたシリコン結晶基板にシリコンエピタキシャル層を形成する際の特有の問題である。

本発明は、上記課題に鑑みなされたものであり、その目的は、電気抵抗率調整用のｎ型ドーパントとしてリン（Ｐ）がドープされ、かつゲルマニウム（Ｇｅ）がドープされたシリコン結晶基板をベースにし、シリコン結晶基板の裏面側にポリシリコン層が形成されたエピタキシャルシリコンウェーハにおける、ミスフィット転位発生とスタッキングフォルト（ＳＦ）発生の双方を抑制することにある。

本発明の第１の観点に係るエピタキシャルシリコンウェーハの製造方法は、エピタキシャルシリコンウェーハの製造方法において、電気抵抗率調整用のｎ型ドーパントとしてリンがドープされ、かつゲルマニウムがドープされたシリコン結晶基板を用意する第１ステップと、シリコン結晶基板の裏面上に６００℃未満の温度でポリシリコン層を形成する第２ステップと、シリコン結晶基板の表面上にシリコンエピタキシャル層を形成する第３ステップとを有する。

係る製造方法によれば、リンが高濃度にドープされたシリコン結晶基板上にシリコンエピタキシャル層を形成するときに問題となるミスフィット転位の発生を抑制することができる。また、シリコン結晶基板の裏面上に６００℃未満でポリシリコン層を形成することにより、十分なゲッタリング能力を得ることができ、以降のシリコンエピタキシャル層を形成する際における、ＳＦの発生を効果的に抑制して、シリコンエピタキシャル層表面（ウェーハ表面）上のＬＰＤの個数を非常に少なくすることができる。例えば、シリコンエピタキシャル層表面における表面積１００ｃｍ^２当りのＬＰＤの個数が３２個以下（直径２００ｍｍのウェーハであれば、ウェーハＬＰＤ総数が１００個以下）のウェーハを製造することができる。

上記エピタキシャルシリコンウェーハの製造方法において、第１ステップで用意するシリコン結晶基板のリン濃度を４．７×１０^１９〜９．４７×１０^１９ａｔｏｍｓ／ｃｍ^３の範囲とし、かつシリコン結晶基板のゲルマニウム濃度を７．０×１０^１９〜１．０×１０^２０ａｔｏｍｓ／ｃｍ^３の範囲に調整すると共に、第２ステップにおける温度を５５０℃以下とすることが望ましい。リンおよびゲルマニウム濃度を上記濃度範囲に設定することにより、ミスフィット転位の発生を効果的に抑制することができ、５５０℃以下の温度でポリシリコン層を形成することで、よりＬＰＤの発生個数をより少なくすることができる。特に５００℃以下が望ましい。

また、上記エピタキシャルシリコンウェーハの製造方法において、第３ステップにおいて、１０００〜１０９０℃の範囲内の温度でシリコン結晶基板上にシリコンエピタキシャル層を形成するようにしてもよい。エピタキシャル成長温度を低く設定することにより、ＳＦの発生を抑制することができ、シリコンエピタキシャル層表面上のＬＰＤの個数を低減させることができる。

上記エピタキシャルシリコンウェーハの製造方法において、第１ステップで用意されるシリコン結晶基板のゲルマニウムの濃度が７．０×１０^１９〜１．０×１０^２０ａｔｏｍｓ／ｃｍ^３の範囲内であってもよい。係る製造方法においては、通常であれば、ＳＦに起因するＬＰＤの発生個数が多くなるシリコン結晶基板であっても、ＳＦの発生が効果的に抑制され、シリコンエピタキシャル層表面上のＬＰＤの個数を非常に少なくすることができる。

また、本発明の第２の観点に係るエピタキシャルシリコンウェーハは、電気抵抗率調整用のｎ型ドーパントとしてリンがドープされ、かつゲルマニウムがドープされたシリコン結晶基板と、シリコン結晶基板の表面に形成されたシリコンエピタキシャル層と、シリコン結晶基板の裏面側に形成されたポリシリコン層とを備え、シリコンエピタキシャル層の表面上のライト・ポイント・デフェクトの個数が、表面積１００ｃｍ^２当り３２個以下である。

上記エピタキシャルシリコンウェーハにおいて、シリコン結晶基板のリン濃度が４．７×１０^１９〜９．４７×１０^１９ａｔｏｍｓ／ｃｍ^３の範囲に調整され、ゲルマニウムの濃度が７．０×１０^１９〜１．０×１０^２０ａｔｏｍｓ／ｃｍ^３の範囲内に調整される。

このような本発明に係るエピタキシャルシリコンウェーハは、従来技術に係る製造方法で製造することはできず、本発明に係る製造方法によって初めて製造することができる。すなわち、従来、上記のように電気抵抗率の非常に低いｎ型のシリコン結晶基板の製品は開発されていなかった。最近になり、そのような製品の必要性が生じたため、電気抵抗率が十分に低くなるよう、シリコン結晶育成時にリンが高濃度にドープされたシリコン結晶基板上にシリコンエピタキシャル層を有するエピタキシャルシリコンウェーハが必要となり、それに伴い、ミスフィット転位の発生を抑制するために、ゲルマニウムを高濃度にドープする必要がある。ところが、リンおよびゲルマニウムを高濃度にドープしたシリコン結晶基板にシリコンエピタキシャル層を形成した場合に、エピタキシャル層にスタッキングフォルトが発生し、ＬＰＤ密度が増加してしまう問題があることを本発明者らは知見した。従来は、リンおよびゲルマニウムが高濃度にドープされたエピタキシャルシリコンウェーハでのスタッキングフォルトの問題を解決する技術は全く開発されていなかった。従って、本発明に係るエピタキシャルシリコンウェーハは従来にはない新規なものである。

本発明の一実施形態に係るエピタキシャルシリコンウェーハの製造方法を示すフローチャートである。 本発明の一実施形態に係るＰＢＳ形成工程の温度と、ウェーハの表面上のＬＰＤ個数との関係を示す図である。 本発明の一実施形態に係るエピタキシャル成長工程のプロセス温度と、ウェーハの表面上のＬＰＤ個数との関係を示す図である。 シリコン結晶基板の表面上で観察された代表的な微小ピットの様子を示す図である。

以下、本発明に係るエピタキシャルシリコンウェーハの製造方法について詳細に説明する。

従来技術では、前述したとおり、シリコン結晶育成時にリン（Ｐ）とゲルマニウム（Ｇｅ）がドープされた（特に、パワーＭＯＳトランジスタ用に要求されるような非常に低い電気抵抗率を実現できる程度の高濃度にリンとゲルマニウムがドープされた）シリコン結晶基板の裏面側にポリシリコン層を形成させた後（ポリバックシール形成処理（ＰＢＳ形成処理）後）に、シリコン結晶基板の表面上にシリコンエピタキシャル層を成長させると、そのシリコンエピタキシャル層に多数のＳＦ（スタッキングフォルト）が発生する。

発明者は、エピタキシャルウェーハの製造工程を精査することにより、エピタキシャル成長後に発生しているＳＦは、エピタキシャル成長前（プリベーク後）のウェーハ表面に存在する微小ピット（微小凹部）を起点に発生していることを見出した。

図４は、リンとゲルマニウムを高濃度にドープしたシリコン結晶基板の裏面側にポリシリコン層を形成させた後に、エピタキシャル成長の前処理としてシリコンウェーハを水素雰囲気中でプリベークした後、シリコン結晶基板の表面を原子間力顕微鏡（ＡＦＭ）を用いて観察したときに、シリコン結晶基板の表面上で観察された代表的な微小ピットの様子を示す図である。

この微小ピットは、ｐ型ドーパントとしてボロン（Ｂ）を高濃度に添加し、かつゲルマニウムを添加したシリコンウェーハにプリベーク処理を施しても観察されないことから、ウェーハの結晶内に高濃度にドープしたリンが関与している可能性が高いと考えられる。

例えば、赤燐は酸素析出を促進させる働きがあることが確認されてきており、ポリバックシール形成処理がシリコン結晶内に酸素析出核が形成される温度域である６５０℃前後で行なわれることから、結晶内に微小な酸素析出核が多量に形成され、プリベークの高温熱処理を受けた際に、酸素析出核を起点に微小ピットが形成されているという可能性が高い。また、酸素析出物とゲルマニウムとの複合体（クラスター化）が形成され、ゲルマニウムが比較的低温で昇華するために、プリベークの高温熱処理を受けた際に、複合体が昇華してウェーハ表面から飛び出し、当該部分が微小ピットとなるという可能性も考えられるが、まだ明確ではない。

そこで、本発明者らは、リンとゲルマニウムが高濃度にドープされたシリコン結晶基板に対して、その裏面側にポリシリコン層を形成し、その後、シリコン結晶基板の表面上にシリコンエピタキシャル層の成長を行ってエピタキシャルシリコンウェーハを製造するものであって、ポリシリコン層を形成する処理を行う工程（ＰＢＳ形成工程）と、エピタキシャル成長を行わせる工程（エピタキシャル成長工程）とにおける条件を種々に変更しながら実験を積み重ねた結果、ミスフィット転位を抑制しながら、さらにＳＦの発生をも抑制することができる最適なＰＢＳ形成工程の条件及びエピタキシャル成長工程の条件が存在することを見出した。

図１は、本発明の一実施形態に係るエピタキシャルシリコンウェーハの製造方法を示す図である。

先ず、シリコン結晶育成時にリンとゲルマニウムが一緒に高濃度にドープされたシリコン結晶基板を用意する（ステップＳ１）。その典型的な方法の一つは、リンとゲルマニウムが高濃度にドープされた溶融シリコンから、チョクラルスキー法を用いて、リンとゲルマニウムが高濃度にドープされたシリコン単結晶インゴットを引き上げ、そして、そのシリコン単結晶インゴットから公知の加工技術（切断、研削、研磨、洗浄、エッチング）によりシリコン結晶基板を製作する、という方法である。

ここで、シリコン結晶基板のリンの濃度は４．７×１０^１９〜９．４７×１０^１９
ａｔｏｍｓ／ｃｍ^３の範囲内であり、ゲルマニウムの濃度が７．０×１０^１９〜１．０×１０^２０
ａｔｏｍｓ／ｃｍ^３の範囲内あることが好ましい。シリコン結晶基板の素材であるシリコンインゴットの引き上げプロセスにおいて、インゴットが引き上げられる元の溶融シリコンにリンとゲルマニウムを同時にドープするときのそれぞれの濃度を調整することにより、上記のような範囲内で高濃度のリンとゲルマニウムを含んだシリコン結晶基板を得ることができる。上記のような範囲内の高濃度のリンとゲルマニウムとがドープされたシリコン結晶基板の電気抵抗率は０．８×１０^−３〜１．５×１０^−３
Ω・ｃｍの範囲内であり、この電気抵抗率は、パワーＭＯＳトランジスタ用のウェーハに要求される抵抗率条件を満たすものである。

リンとともにドープされたゲルマニウムの作用で、シリコンエピタキシャル層を成長させたときのミスフィット転位の発生が抑止される。

次に、シリコン結晶基板の裏面（本実施形態では、後の工程でシリコンエピタキシャル層を形成させない側の面）側に対して、ポリシリコン層を形成するＰＢＳ形成工程が行われる（ステップＳ２）。

ＰＢＳ形成工程は、例えば、通常の縦型反応炉を用いて減圧化学気相成長法により行うことができる。ＰＢＳ形成工程においては、例えば、原料ガスをＳｉＨ_４とし、圧力２６．６６ｐａとし、生成する膜厚としては、０．１μｍ以上としている。なお、生産性の観点から生成する膜厚は、２μｍ以下が好ましい。ＰＢＳ形成工程におけるプロセス温度は、例えば、６００℃未満とすることができ、好ましくは、５５０℃以下、或いは５００℃以下としてもよく、また、略５５０℃としてもよい。このようなプロセス温度にすることにより、ウェーハに発生するＬＰＤ数を低減することができる。なお、ＰＢＳ形成工程のプロセス温度は、製造対象のエピタキシャルシリコンウェーハに許容されるＬＰＤ数に応じて決定すればよい。なお、プロセス温度と発生するＬＰＤ数との具体的な関係は、後述する。本実施形態では、ＰＢＳ形成工程において、ウェーハの全面にポリシリコン層を形成し、研磨処理・エッチング処理などを行って、ウェーハの表面やウェーハの面取り部に形成されたポリシリコン層を除去することにより、ウェーハの裏面にポリシリコン層が形成されたウェーハを形成している。

ＰＢＳ形成工程の終了後に、ＣＶＤ法によりシリコン結晶基板上にシリコンエピタキシャル層を成長させる処理工程（エピタキシャル成長工程）が実行される（ステップＳ３）。このエピタキシャル成長工程では、シリコン結晶基板の表面へのエピタキシャル層の形成に先立ち、シリコン結晶基板表面の清浄化（基板表面に付着する自然酸化膜、パーティクルの除去）を目的に、シリコン結晶基板に対して高温・短時間の熱処理（プリベーク）を施す。このプリベーク処理は、１１５０〜１２００℃の水素ガス、又はアルゴンのような不活性ガス、の雰囲気中で行われ、プリベーク時間は３５秒以上（例えば最短の３５秒）である。

次に、プリベーク処理の後に、シリコン結晶基板の表面にシリコンエピタキシャル層を形成する。ここで、エピタキシャル成長工程のプロセス温度は、１０００〜１０９０℃の範囲内であり、望ましくは、１０５０〜１０８０℃の範囲内である。因みに、従来技術では、エピタキシャル成長工程のプロセス温度は１１００℃程度である。この従来のプロセス温度からやや低温の上記の範囲のプロセス温度を採用することにより、ＳＦの発生量を大幅に低減することができる。尚、プロセス温度の１０００℃以下の範囲は実用的でない。そのようなプロセス温度では、シリコンエピタキシャル層の成長速度が遅くなるとともに品質が劣化するからである。

以上の製造プロセスにより、シリコン結晶基板の電気抵抗率が０．８×１０^−３〜１．５×１０^−３
Ω・ｃｍの範囲内で非常に低く、かつ、シリコンエピタキシャル層のミスフィット転位が極めて少なく、かつ、ＳＦ（スタッキングフォルト）に起因するＬＰＤの個数が少ないエピタキシャルシリコンウェーハを製造することができる。例えば、パーティクルカウンターであるＫＬＡ−Ｔｅｎｃｏｒ社製ＳＰ−１のＤＣＮモードで測定した場合に、ウェーハ表面（シリコンエピタキシャル層の表面）における面積１００ｃｍ^２当たり３２個以下（２００ｍｍウェーハの表面（３１４ｃｍ^２）において、１００個以下）、好ましくはウェーハ表面の表面積１００ｃｍ^２当たり１０個程度（２００ｍｍウェーハの表面において、略３０個）、という、パワーＭＯＳトランジスタ用として利用できるエピタキシャルシリコンウェーハが製造される。

このようにシリコン結晶基板の電気抵抗率が非常に低く、かつ、ＳＦ（スタッキングフォルト）に起因するＬＰＤも非常に少ない高品質のエピタキシャルシリコンウェーハは、従来の製造方法では製造不可能であり、上述した本発明に従う製造方法によって製造可能となった新規なものである。

図２は、本発明の一実施形態に係るＰＢＳ形成工程の温度と、ウェーハの表面上のＬＰＤ個数との関係を示す図であり、ＰＢＳ形成工程の温度を変えて実験した場合における温度と、ＳＦに起因してウェーハ表面に出現するＬＰＤの個数との関係を示している。横軸は、ＰＢＳ形成工程時の温度及び縦型反応炉内でのウェーハの位置を示し、縦軸は、ウェーハ１枚当りのＬＰＤ個数を示している。

ここで、縦軸に示されたウェーハ１枚当りのウェーハ表面のＬＰＤ個数は、ＫＬＡ−Ｔｅｎｃｏｒ社製ＳＰ−１のＤＣＮモードで測定し、０．１３μｍサイズ以上であるＬＰＤを検出して計数した結果の個数を示している。因みに、ＳＦに起因して生じるＬＰＤの一辺の寸法は１０〜１５μｍ程度の範囲内であることが多いので、図２に示されたＬＰＤ個数には、実質的にＳＦに起因して生じるＬＰＤのすべての個数が含まれているといえる。また、縦型反応炉内のウェーハの位置としては、縦型反応炉内に収容されるボートにおける上側の位置（反応炉内で上側となる位置）をＴＯＰとし、ボートにおける下側の位置（反応炉内で下側となる位置）をＢＯＴとしている。

図２からわかるように、プロセス温度が６００℃よりも高い温度であれば、ＬＰＤの個数が８０００個以上となっており、プロセス温度が６００℃の場合には、ＬＰＤが７００個〜１１００個となり、６００度未満となれば、ＬＰＤの数がそれ以下となる。また、プロセス温度を５５０℃近傍とすることにより、ＬＰＤの数を最大でも２００個程度まで低減することができ、ウェーハの載置場所がボートにおける下側であれば、ＬＰＤを１００個以下（例えば、１０個程度）にすることができる。また、プロセス温度が５００℃近傍とすると、ウェーハの載置位置に関わらず、ＬＰＤを１０個程度にすることができる。

したがって、ＬＰＤの数を低減するためには、プロセス温度を６００℃未満とすることが好ましく、略５５０℃又は５５０℃以下とすることが好ましく、更には、５００℃以下とすることが好ましい。

図３は、本発明の一実施形態に係るエピタキシャル成長工程のプロセス温度と、ウェーハの表面上のＬＰＤ個数との関係を示す図であり、ＰＢＳ形成工程のプロセス温度を、例えば、５００℃とし、エピタキシャル成長工程のプロセス温度（ＥＰ成長実温度）を変えて実験した場合における、エピタキシャル成長工程のプロセス温度と、ＳＦに起因してウェーハ表面に出現するＬＰＤの個数との関係を示している。横軸は、エピタキシャル成長工程のプロセス温度を示し、縦軸は、ウェーハ１枚当りのウェーハ表面のＬＰＤ個数を示している。

ここで、縦軸に示されたウェーハ１枚当りのＬＰＤ個数は、ＫＬＡ−Ｔｅｎｃｏｒ社製ＳＰ−１のＤＣＮモードで測定し、０．１３μｍサイズ以上であるＬＰＤを検出して計数した結果の個数を示している。因みに、ＳＦに起因して生じるＬＰＤの一辺の寸法は１０〜１５μｍ程度の範囲内であることが多いので、図３に示されたＬＰＤ個数には、実質的にＳＦに起因して生じるＬＰＤのすべての個数が含まれているといえる。

また、本実験では、シリコン結晶育成時に上述した濃度範囲でリンとゲルマニウムが一緒にドープされた直径２００ｍｍのシリコン結晶基板を用いた。プロセス温度毎に２５枚のシリコン結晶基板上にシリコンエピタキシャル層の形成を行った。図３に示される各プロセス温度でのＬＰＤ個数は、それらの２５枚のウェーハのＬＰＤ個数の平均値である。

図３から分かるように、プロセス温度の範囲は、１１１０℃以上の範囲と、１１１０〜１０９０℃の範囲と、１０９０℃以下（但し、１０００℃以上）の範囲に大別できる。１１１０℃以上の範囲では、ＬＰＤ個数は一万個以上と非常に多い。プロセス温度を下げていくと、１１１０〜１０９０℃の範囲でＬＰＤ個数急激に低下する。１１００℃〜１０９０℃の範囲では、ＬＰＤ個数が多めに見ても略１００個以下（ウェーハ表面の面積１００ｃｍ^２当たり３２個以下）と少ない。更に、１０９０℃以下（但し、１０００℃以上）の範囲では、ＬＰＤ個数が多めに見ても３０個以下（ウェーハ表面の面積１００ｃｍ^２当たり１０個以下）と非常に少ない。従って、エピタキシャル成長時のプロセス温度は、１１００℃以下が好ましく、１０００℃〜１０９０℃の範囲内がより好ましい。特に、１０５０℃〜１０８０℃の範囲は、ＬＰＤ個数が１０個程度（ウェーハの表面の面積１００ｃｍ^２当たり４個程度）と極めて少なく、かつ、プロセス温度が１０００℃以下の場合における上記の問題も少ないので、最適なプロセス温度範囲といえる。

以上、本発明の好適な実施形態を説明したが、これは本発明の説明のための例示であり、本発明の範囲をこの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない範囲で、上記実施形態とは異なる種々の態様で実施することができる。

Claims (4)

1. エピタキシャルシリコンウェーハの製造方法において、
   電気抵抗率調整用ｎ型ドーパントとしてリンがドープされ、かつゲルマニウムがドープされたシリコン結晶基板を用意する第１ステップと、
   前記シリコン結晶基板の裏面上に６００℃未満の温度でポリシリコン層を形成する第２ステップと、
   前記シリコン結晶基板の表面上にシリコンエピタキシャル層を形成する第３ステップと
   を有し、
   前記第１ステップで用意される前記シリコン結晶基板のリン濃度が４．７×１０ ^１９ 〜９．４７×１０ ^１９ ａｔｏｍｓ／ｃｍ ^３ の範囲、かつ前記シリコン結晶基板のゲルマニウム濃度が７．０×１０ ^１９ 〜１．０×１０ ^２０ ａｔｏｍｓ／ｃｍ ^３ の範囲にあり、前記第２ステップにおける前記温度が５５０℃以下である
   エピタキシャルシリコンウェーハの製造方法。
2. 前記第２ステップにおける前記温度が５００℃以下である
   請求項１に記載のエピタキシャルシリコンウェーハの製造方法。
3. 前記第３ステップにおいて、１０００〜１０９０℃の範囲内の温度で前記シリコン結晶基板上にシリコンエピタキシャル層を形成する
   請求項１又は請求項２に記載のエピタキシャルシリコンウェーハの製造方法。
4. 電気抵抗率調整用ｎ型ドーパントとしてリンがドープされ、かつゲルマニウムがドープされたシリコン結晶基板と、
   前記シリコン結晶基板の表面に形成されたシリコンエピタキシャル層と、
   前記シリコン結晶基板の裏面側に形成されたポリシリコン層とを備え、
   ＫＬＡ−Ｔｅｎｃｏｒ社製ＳＰ−１のＤＣＮモードで測定した場合に、前記シリコンエピタキシャル層の表面上の０．１３μｍサイズ以上のライト・ポイント・デフェクトの個数が、表面積１００ｃｍ^２当り３２個以下であり、
   前記シリコン結晶基板のリン濃度が４．７×１０ ^１９ 〜９．４７×１０ ^１９ ａｔｏｍｓ／ｃｍ ^３ の範囲、かつ前記シリコン結晶基板のゲルマニウム濃度が７．０×１０ ^１９ 〜１．０×１０ ^２０ ａｔｏｍｓ／ｃｍ ^３ の範囲内である
   エピタキシャルシリコンウェーハ。

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