WO2022172368A1 - シリコン単結晶の製造方法 - Google Patents

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剛士 仙田
進 前田
真吾 成松
吉亮 安部
尚 松村
高志 石川
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グローバルウェーハズ・ジャパン株式会社
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    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/02—Single-crystal growth by pulling from a melt, e.g. Czochralski method adding crystallising materials or reactants forming it in situ to the melt
    • C30B15/04—Single-crystal growth by pulling from a melt, e.g. Czochralski method adding crystallising materials or reactants forming it in situ to the melt adding doping materials, e.g. for n-p-junction
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/20—Controlling or regulating
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon

Definitions

  • the present invention relates to a method for manufacturing a low-resistivity silicon single crystal to which phosphorus is added.
  • Epitaxial silicon wafers for power MOSFETs metal oxide semiconductor field effect transistors
  • substrates with a resistivity of 1 m ⁇ cm or less are known up to now.
  • arsenic (As) or antimony (Sb) as an n-type dopant for adjusting resistivity to molten silicon in the process of pulling a silicon single crystal ingot.
  • Sb antimony
  • these dopants are highly volatile, it is difficult to increase the dopant concentration in the silicon single crystal, and as a result, the substrate resistivity cannot be lowered sufficiently. Therefore, the n-type dopant species has migrated from As and Sb to phosphorus (P), and its concentration is about 1 ⁇ 10 20 atoms/cc.
  • SF stacking faults
  • Patent Document 1 in a method for manufacturing an epitaxial silicon wafer in which an epitaxial film is grown on the surface of a silicon wafer to which phosphorus is added so that the resistivity is 0.6 to 0.9 m ⁇ cm, in the crystal cooling process, Using a wafer cut from a portion of a silicon single crystal ingot where the passing temperature of each crystal portion does not exceed 200 minutes for passing temperature 570 ⁇ 70 ° C., and removing the back surface oxide film of the silicon wafer to remove PO clusters. Later, it is described that an argon annealing step of performing heat treatment at a temperature of 1200 to 1220° C. in an argon gas atmosphere is introduced before epitaxial growth.
  • Patent Document 2 a step of forming an oxide film on the back surface of a silicon single crystal wafer manufactured by the Czochralski method, a step of removing the back surface oxide film, and a silicon wafer from which the back surface oxide film has been removed are:
  • a method for producing an epitaxial silicon wafer is disclosed, which includes the steps of heat-treating in an argon gas atmosphere and forming an epitaxial film on the surface of the silicon wafer after argon annealing.
  • the epitaxial film forming step includes a pre-baking step of etching the surface layer of the silicon wafer by heat-treating the silicon wafer in a gas atmosphere containing hydrogen and hydrogen chloride, and after the pre-baking step and growing an epitaxial film on the surface of the silicon wafer, the argon annealing step dissolves clusters of phosphorus and oxygen present on the surface layer of the silicon wafer, and the pre-baking step removes a removal amount from the surface layer of the silicon wafer.
  • a method for producing an epitaxial silicon wafer is disclosed in which the argon annealing step is performed so that the clusters are less than the thickness of the solutionized surface layer.
  • Patent Documents 1 and 2 have the opposite effect in suppressing SF after epitaxial growth because argon annealing at a high temperature before epitaxial growth causes regrowth of P-related defects at this time. .
  • Patent Document 3 discloses a method for pulling a silicon single crystal, in which a seed crystal is brought into contact with a dopant-added melt obtained by adding red phosphorus to a silicon melt and then pulled.
  • a straight body portion having a length of 550 mm or less is formed so that the resistivity of the silicon single crystal is 0.9 m ⁇ cm or less, and a length of 100 to 140 mm is formed at the lower end of the straight body portion. and the silicon single crystal is separated from the dopant-added melt while the upper end of the straight body is set to 590° C. or higher.
  • Patent Document 4 red phosphorus is added to a silicon melt so that the silicon single crystal has a resistivity of 0.7 to 0.9 m ⁇ cm, and an evaluation silicon wafer obtained from the silicon single crystal is heated at 1200 ° C. A silicon single crystal is pulled while controlling the pulling temperature within a time of 570° C. ⁇ 70° C. so that the number of pits generated after heating for 30 seconds in a hydrogen atmosphere is 0.1/cm 2 or less. A method for pulling a single crystal is disclosed.
  • Non-Patent Documents 1 to 3 It is known that Si—P defects, in which P aggregates in an amount of atomic % order, exist inside a silicon single crystal (Non-Patent Documents 1 to 3). It is presumed that this defect cannot be completely eliminated by the heat treatment before epitaxial growth, and also generates stacking faults, which remain in the vicinity of the surface layer before epitaxial growth, and propagate through the deposited layer during epitaxial film formation to generate SF. be done.
  • the present invention suppresses the growth of Si—P defects that occur during the pulling of a silicon single crystal ingot, and is capable of stably producing epitaxial substrates without depending on variations in epitaxial growth methods and processes.
  • the object is to provide a manufacturing method.
  • the present invention consists of the following matters.
  • phosphorus is added as a dopant in the Czochralski (CZ) method, and during the growth of the silicon single crystal, the passage time of each single crystal portion at 700 to 600 ° C. is monitored during the cooling process. and adjusting, a silicon single crystal having an electrical resistivity of 0.6 to 1.0 m ⁇ cm is produced.
  • the transit time of 700 to 600° C. during silicon single crystal growth is preferably less than 300 minutes.
  • the length of the tail portion produced in the final stage of silicon single crystal growth is preferably 0 to 50 mm.
  • Si and P form Si—P defects, the average value of the maximum side length of the Si—P defects is 50 nm or less, and the maximum side length of the Si—P defects is 35 nm or more.
  • the density is preferably 3 ⁇ 10 11 pieces/cm 3 or less.
  • the growth of Si—P defects is effectively suppressed and generated in the epitaxial layer after epitaxial growth.
  • SF can be controlled.
  • the average maximum side length of Si—P defects is set to 50 nm or less, and the density of Si—P defects having a maximum side length of 35 nm or more is set to 3 ⁇ 10 11 pieces/cm 3 or less.
  • the occurrence of SF can be reduced in an epitaxial silicon wafer using the silicon wafer.
  • FIG. 1 shows the dependence of the average size of Si—P defects in a silicon single crystal ingot on the cooling time when the silicon single crystal ingot is pulled while adjusting the passing time from 700 to 600° C. in the cooling process. It is a graph showing.
  • FIG. 2 is a graph showing the relationship between the number of SFs observed on the surface of the epitaxial wafer and the passage time of 700 to 600° C. in the cooling process.
  • FIG. 3 is a graph showing the relationship between the number of SFs observed on the epitaxial wafer surface and the density of Si—P defects having a maximum side length of 35 nm or more.
  • phosphorus is added as a dopant in the Czochralski (CZ) method, and during the growth of the silicon single crystal, by adjusting the passing time at 700 to 600 ° C. in the cooling process, It is characterized by forming a silicon single crystal with a resistivity of 0.6 to 1.0 m ⁇ cm.
  • the CZ method is used for manufacturing the silicon single crystal of the present invention.
  • a quartz crucible is filled with polycrystalline silicon, heated and melted with a heater, and a small single crystal that is the source of crystal growth is immersed as a seed crystal in the liquid surface of the silicon melt.
  • a large-diameter crystal ingot is pulled up while rotating the quartz crucible and the seed crystal.
  • oxygen atoms melted from the quartz crucible gather together at a high temperature. Therefore, in the CZ method, by controlling the temperature of the crucible, the number of revolutions of the quartz crucible and the seed crystal, and the like, it is possible to produce a raw material silicon wafer containing oxygen at a desired concentration.
  • a normal silicon single crystal contains ⁇ 10 8 /cm 3 and ⁇ 10 6 /cm 3 of oxygen precipitates and void-like defects (COP), which are aggregates of vacancies. Since COPs cause deterioration of the breakdown voltage of the gate oxide film and increase in junction leakage current, it is desirable to completely remove the COPs from the wafer surface to the device formation depth (up to 10 ⁇ m).
  • a dopant such as P to the silicon melt at a high concentration during the growth of the silicon single crystal ingot has the effect of reducing the COP.
  • the dopant is P, Si—P defects are generated, which is counterproductive in suppressing SF after epitaxial growth.
  • Phosphorus includes yellow phosphorus, purple phosphorus, black phosphorus, red phosphorus and red phosphorus, but red phosphorus is usually used.
  • the amount of phosphorus added is 0.10 to 0.30 wt%, preferably 0.15 to 0.25 wt%, relative to the silicon melt. When the amount of phosphorus added is within the above range, the pulled silicon single crystal can achieve the low resistivity required for power MOSFETs.
  • the pulling of the silicon single crystal is performed while monitoring and adjusting the passing time of 700 to 600°C in the cooling process of pulling the silicon single crystal.
  • the growth of Si--P defects is accelerated when the temperature approaches 700.degree. C. in this cooling process. Therefore, by pulling the silicon single crystal while monitoring and managing the passing time around 700 ° C. in the cooling process using the process information of the radiation thermometer and the pulling device, the size and density of Si-P defects can be adjusted.
  • the monitoring and adjustment range is preferably 700 to 600°C.
  • the temperature to be monitored and adjusted if the temperature is less than 600°C, the growth of Si--P defects slows down and the effect on defect growth becomes small.
  • the passing time of the silicon single crystal is less than 300 minutes under the temperature range of 700 to 600°C for monitoring and adjusting the passing time in the cooling process.
  • the average maximum side length of Si—P defects is 50 nm or less.
  • FIG. 1 shows that the average maximum side length of Si--P defects is 50 nm or less when the transit time at 700-600° C. during the cooling process is less than 300 minutes.
  • the average value of the maximum side length of Si-P defects is 50 nm or less, both Si-P defects and the reduction of SF generated thereby are achieved, and the incidence of defective products in the inspection process and shipping stage is low.
  • a silicon wafer can be manufactured with a high yield.
  • the density of Si—P defects having a maximum side length of 35 nm or more is preferably 3 ⁇ 10 11 cm ⁇ 3 or less.
  • the density of Si—P defects having a maximum side length of 35 nm or more is 3 ⁇ 10 11 cm ⁇ 3 or less, SF after epitaxial growth can be suppressed.
  • the silicon wafer is In the epitaxial silicon wafer used, generation of SF after epitaxial growth can be reduced.
  • FIG. 2 shows that the SF density is about 1 ⁇ 10 3 cm ⁇ 2 or less when the passage time from 700 to 600° C. in the cooling process is increased in less than 300 minutes, which is sufficiently reduced. ing.
  • the length of the tail portion formed in the final stage of silicon single crystal growth is preferably 0 to 50 mm.
  • a silicon single crystal ingot consists of a body portion with a constant crystal diameter and a tail portion with a gradually decreasing crystal diameter.
  • the length of the body portion is usually about 500 to 2000 mm, but if the length of the body portion is less than 1200 mm, the yield is low and profitability deteriorates. Therefore, it is preferable that the length of the body portion is 1200 to 2000 mm.
  • the pulling time of the silicon single crystal at 700 to 600° C., which is the growth temperature of Si—P defects is shortened. Growth of defects is suppressed, SF after epitaxial growth is reduced, and this leads to stable production of epitaxial wafers.
  • the electrical resistivity of the obtained silicon single crystal is 0.6 to 1.0 m ⁇ cm, specifically 0.7 to 0.9 m ⁇ cm.
  • the electrical resistivity of 0.6 to 1.0 m ⁇ cm is the optimum resistivity for application to advanced power MOSFETs.
  • the electrical resistivity is the bulk resistivity measured using a four-probe method on a silicon single crystal ingot or a wafer cut from the silicon single crystal ingot.
  • Si epitaxial growth is usually performed on a CZ substrate by chemical vapor deposition (CVD) using gases such as hydrogen (H 2 ) as a carrier gas and trichlorosilane (SiHCl 3 ) as a source gas. It forms single crystal Si.
  • SF occurs after epitaxial growth due to Si—P defects caused by high-concentration P doping, but in the present invention, the average maximum side length of Si—P defects is set to 50 nm or less.
  • an epitaxial silicon wafer having a low SF density can be manufactured. As described above, such a silicon single crystal ingot can be stably produced by pulling the silicon single crystal while passing the temperature from 700 to 600° C. for less than 300 minutes in the cooling process.
  • Example 1 Using the CZ method, a single crystal ingot with a diameter of 200 mm and a crystal orientation (001) was pulled from a silicon melt to which phosphorus was added as an n-type dopant by monitoring and controlling the transit time of 700 to 600° C. during the cooling process.
  • the phosphorus concentration is about 0.7 ⁇ so that the silicon wafer cut out from the single crystal ingot has a resistivity of 1.1 to 0.6 m ⁇ cm. 10 20 to 1.3 ⁇ 10 20 atoms/cm 3 and an oxygen concentration of 1.2 ⁇ 10 18 to 0.7 ⁇ 10 18 atoms/cm 3 .
  • the time required for each single crystal portion to pass through 700 to 600°C in the cooling process was obtained.
  • the passage time at 700 to 600° C. and arbitrary bulk crystal defects in each single crystal portion were observed with a transmission electron microscope (TEM) to obtain an average maximum side length of Si—P defects.
  • TEM transmission electron microscope
  • the average maximum side length of Si—P defects was 50 nm or less at the sites that passed through in less than 300 minutes.
  • a single crystal ingot was sliced into wafers with a wire saw. Next, the silicon wafer was chamfered, the distorted layer was removed, and the silicon wafer was etched by a known method, and then the wafer surface was mirror-finished.
  • single crystal Si was epitaxially grown to a thickness of 10 ⁇ m.
  • the density of SF present on the surface of the obtained epitaxial silicon wafer was visually measured with a microscope. As shown in FIG. 2, the SF was about 1 ⁇ 10 3 cm ⁇ 2 or less at the sites that passed in less than 300 minutes, which was reduced.

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Abstract

シリコン単結晶インゴット引き上げ時に発生するＳｉ－Ｐ欠陥の成長を抑制して、エピタキシャル成長の方法やそのプロセスにおけるばらつきに依存せず、安定的なエピタキシャル基板の生産が可能なシリコン単結晶の製造方法を提供する。チョクラルスキー法により育成するシリコン単結晶の製造方法であって、ドーパントとしてリンを添加し、シリコン単結晶育成中、冷却過程における各単結晶部位の７００～６００℃の通過時間をモニタリングおよび調節することにより、電気抵抗率が０．６～１．０ｍΩ・ｃｍのシリコン単結晶を作製することを特徴とするシリコン単結晶の製造方法。

Description

シリコン単結晶の製造方法
　本発明は、リンが添加された低抵抗率のシリコン単結晶の製造方法に関する。
　パワーＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）用エピタキシャルシリコンウェーハでは、基板の低抵抗率化が要求されており、現在までに１ｍΩ・ｃｍ以下の基板が知られている。シリコンウェーハの基板抵抗率を低くするには、シリコン単結晶のインゴットの引き上げ工程で溶融シリコンに抵抗率調整用のｎ型ドーパントとしてヒ素（Ａｓ）やアンチモン（Ｓｂ）添加する方法がある。しかし、これらのドーパントは非常に揮発しやすいために、シリコン単結晶中のドーパント濃度を高くすることが難しく、結果的に基板抵抗率を充分に下げることができない。そのため、ｎ型ドーパント種はＡｓやＳｂからリン（Ｐ）へと移行しており、その濃度は約１×１０20ａｔｏｍｓ／ｃｃ程度となっている。
　しかしながら、単結晶インゴット成長時に高濃度のＰを添加して、例えば、抵抗率を１．１ｍΩ・ｃｍ以下にした場合、このような単結晶インゴットから切り出したシリコンウェーハにエピタキシャル膜を成長させると、エピタキシャル膜に積層欠陥（スタッキングフォルト、以下「ＳＦ」ともいう。）が多数発生する。このＳＦが段差としてエピタキシャルシリコンウェーハの表面に現れて、該ウェーハ表面のライトポイントデフェクト（ＬＰＤ）の数が増加する。
　エピタキシャル成長後のＳＦの発生原因は、結晶引き上げ中に生ずるＰと酸素（Ｏ）とのクラスター欠陥にあり、シリコン単結晶インゴット成長方法、およびその後の熱処理やエピタキシャル成長でのＳＦ抑制技術が報告されている。例えば、特許文献１では、抵抗率が０．６～０．９ｍΩ・ｃｍとなるようにリンを添加したシリコンウェーハの表面にエピタキシャル膜を成長させたエピタキシャルシリコンウェーハの製造方法において、結晶冷却過程における各結晶部位の通過温度５７０±７０℃が通過時間２００分を超えないシリコン単結晶インゴットの部位から切り出したウェーハを用いること、および、Ｐ－Ｏクラスター除去のため、シリコンウェーハの裏面酸化膜を除去後、エピタキシャル成長前に、アルゴンガス雰囲気下において１２００～１２２０℃の温度で熱処理を行うアルゴンアニール工程を導入すること、が記載されている。
　特許文献２では、チョクラルスキー法により製造されたシリコン単結晶のウェーハの裏面に酸化膜を形成する工程と、前記裏面酸化膜を除去する工程と、裏面酸化膜を除去したシリコンウェーハに対し、アルゴンガス雰囲気下において熱処理を行う工程と、アルゴンアニール後のシリコンウェーハの表面にエピタキシャル膜を形成する工程とを備えるエピタキシャルシリコンウェーハの製造方法が開示されている。さらに特許文献２では、前記エピタキシャル膜形成工程は、シリコンウェーハに対し、水素および塩化水素を含むガス雰囲気下において熱処理を行うことで、前記シリコンウェーハの表層をエッチングするプリベーク工程と、前記プリベーク工程後のシリコンウェーハの表面にエピタキシャル膜を成長する工程とを有し、前記アルゴンアニール工程はシリコンウェーハに表層に存在するリンと酸素とのクラスターを溶体化し、前記プリベーク工程は、シリコンウェーハ表層の取代がアルゴンアニール工程でクラスターが溶体化される表層の厚さよりも小さくなるように行う、エピタキシャルシリコンウェーハの製造方法が開示されている。
　しかしながら、特許文献１および２の技術とも、エピタキシャル成長前の高温でのアルゴンアニールを行うことで、この際にＰに関連する欠陥が再成長するため、エピ後のＳＦの抑制においては逆効果である。
　特許文献３では、シリコン融液に赤リンを添加したドーパント添加融液に種結晶を接触させて引き上げるシリコン単結晶の引き上げ方法が開示されている。特許文献３の方法では、シリコン単結晶の抵抗率が０．９ｍΩ・ｃｍ以下となるように、長さが５５０ｍｍ以下の直胴部を形成すること、直胴部の下端に長さ１００～１４０ｍｍのテール部を形成すること、および、直胴部の上端を５９０℃以上にした状態で該シリコン単結晶をドーパント添加融液から切り離している。
　しかしながら、１００～１４０ｍｍのテール部を形成すると、ＰおよびＳｉから形成される凝集（Ｓｉ－Ｐ）欠陥の成長を充分に抑制することができず、エピタキシャル成長後のＳＦが増加し、エピタキシャルウェーハの安定的な生産が困難である。また、直胴部の長さが５５０ｍｍであると、生産性低下による採算性の悪化の懸念もある。
　特許文献４では、シリコン単結晶の抵抗率が０．７～０．９ｍΩ・ｃｍとなるように、シリコン融液に赤リンを添加し、前記シリコン単結晶から得られる評価シリコンウェーハを１２００℃の水素雰囲気中、３０秒加熱した後に発生するピット数が０．１個／ｃｍ2以下となるように、引き上げ温度が５７０℃±７０℃となる時間内に制御しながらシリコン単結晶を引き上げる、シリコン単結晶の引き上げ方法が開示されている。
特許第５８４５１４３号公報 特許第６４７７２１０号公報 特許第５８９２２３２号公報 国際公開第２０１４／１７５１２０号
29th International Conference on Defects in Semiconductors, Atomic structures of grown-in Si-P precipitates in red-phosphorus heavily doped CZ-Si crystals　(TuP-16) 第78回　応用物理学会秋季学術講演会　赤燐高ドープCZ-Si結晶における Si-P析出物の構造解析 (7p-PB6-6) 第6回　パワーデバイス用シリコンおよび関連半導体材料に関する研究会　（2018年12月17日(月)～18日(火)、電力中央研究所）　「赤燐高ドープCZ-Si 結晶におけるSi-P 析出物の構造解析　仙田剛士（グローバルウェーハズ・ジャパン）」
　シリコン単結晶の内部には、Ｐがａｔｏｍｉｃ％オーダーの量で凝集したＳｉ－Ｐ欠陥が存在することがわかっている（非特許文献１～３）。この欠陥が、エピタキシャル成長前の熱処理で完全に消滅できず、また積層欠陥を生じ、これがエピタキシャル成長前の表層付近に残存することで、エピタキシャル膜の形成時には成膜層を伝搬してＳＦを生じると推定される。
　本発明は、シリコン単結晶インゴット引き上げ時に発生するＳｉ－Ｐ欠陥の成長を抑制して、エピタキシャル成長の方法やそのプロセスにおけるばらつきに依存せず、安定的なエピタキシャル基板の生産が可能なシリコン単結晶の製造方法を提供することを目的とする。
　本発明は、以下の事項からなる。
　本発明のシリコン単結晶の製造方法は、チョクラルスキー（ＣＺ）法において、ドーパントとしてリンを添加し、シリコン単結晶育成中、冷却過程における各単結晶部位の７００～６００℃の通過時間をモニタリングおよび調節することにより、電気抵抗率が０．６～１．０ｍΩ・ｃｍのシリコン単結晶を作製することを特徴とする。
　シリコン単結晶育成中の７００～６００℃の通過時間は、３００分未満であることが好ましい。
　シリコン単結晶育成の最終段階で作製されるテール部の長さは０～５０ｍｍとすることが好ましい。
　シリコン単結晶育成中、ＳｉおよびＰがＳｉ－Ｐ欠陥を形成し、前記Ｓｉ－Ｐ欠陥の最大辺長さの平均値が５０ｎｍ以下であり、最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度が３×１０11個／ｃｍ3以下であることが好ましい。
　本発明によれば、シリコン単結晶インゴットを、冷却過程における７００～６００℃の通過時間を調節しながら引き上げることで、Ｓｉ－Ｐ欠陥の成長を効果的に抑制し、エピタキシャル成長後のエピタキシャル層に発生するＳＦを制御することができる。具体的には、この発明により、Ｓｉ－Ｐ欠陥の最大辺長さの平均値を５０ｎｍ以下とし、最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度を３×１０11個／ｃｍ3以下とすることが可能となり、前記シリコンウェーハを用いたエピタキシャルシリコンウェーハにおいて、ＳＦの発生を低減することができる。
　本発明のシリコンウェーハを用いることで、エピタキシャル成長の方法やそのプロセスにおけるばらつきに依存しない、安定的なエピタキシャル基板の生産が可能となる。
図１は、シリコン単結晶インゴットを、冷却過程における７００～６００℃の通過時間を調節しながら引き上げた場合における、同通過時間に対するシリコン単結晶インゴット内のＳｉ－Ｐ欠陥の平均サイズの依存性を示すグラフである。 図２は、エピタキシャルウェーハ表面で観察されるＳＦの個数と、冷却過程における７００～６００℃の通過時間との関係を表すグラフである。 図３は、エピタキシャルウェーハ表面で観察されるＳＦの個数と、最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度との関係を示すグラフである。
　本発明のシリコン単結晶の製造方法は、チョクラルスキー（ＣＺ）法において、ドーパントとしてリンを添加し、シリコン単結晶育成中、冷却過程における７００～６００℃の通過時間を調節することにより、電気抵抗率が０．６～１．０ｍΩ・ｃｍのシリコン単結晶を形成することを特徴とする。
　本発明のシリコン単結晶の製造にはＣＺ法が用いられる。ＣＺ法とは、石英るつぼに多結晶シリコンを充填し、ヒーターで加熱・融解し、そのシリコン融液の液面（湯面）に、結晶成長の元となる小さな単結晶を種結晶として浸し、石英るつぼおよび種結晶を回転させながら大口径の結晶棒を引き上げる方法である。ＣＺ法によって、シリコン単結晶を製造すると、石英るつぼから溶け込んだ酸素原子が高温下に互いに集合する。したがって、ＣＺ法では、るつぼの温度や、石英るつぼおよび種結晶の回転数などを制御することで、酸素を所望の濃度で含む原料シリコンウェーハを製造することができる。
　通常のシリコン単結晶には、酸素析出物や、空孔の集合体であるボイド状欠陥（ＣＯＰ）がそれぞれ～１０8個／ｃｍ3および～１０6個／ｃｍ3含まれる。ＣＯＰは、ゲート酸化膜の耐圧劣化や接合リーク電流の増大などを引き起こすことから、ウェーハ表面からデバイス形成深さ（～１０μｍ）までは完全に除去することが望ましい。
　低抵抗率のシリコンウェーハを製造するため、シリコン単結晶インゴットの成長時にＰをはじめとするドーパントをシリコン融液中に高濃度に添加すると、ＣＯＰを低減する効果がある一方で、前記のとおり、ドーパントがＰの場合には、Ｓｉ－Ｐ欠陥が発生するので、エピ後のＳＦの抑制においては逆効果である。
　これについて、本発明では、ドーパントとしてＰを添加したシリコン融液からの単結晶インゴットの引き上げの冷却過程における温度条件およびその条件下での単結晶インゴットの通過時間を調整することで、Ｓｉ－Ｐ欠陥の発生を抑制している。
　リンには、黄リン、紫リン、黒リン、赤リンおよび紅リンなどがあるが、通常は赤リンが用いられる。リンの添加量は、シリコン融液に対して０．１０～０．３０ｗｔ％、好ましくは０．１５～０．２５ｗｔ％である。リンの添加量が前記範囲内にあるとき、引き上げたシリコン単結晶が、パワーＭＯＳＦＥＴに要求される低い抵抗率を達成できる。
　シリコン単結晶の引き上げは、シリコン単結晶引き上げの冷却過程における７００～６００℃の通過時間をモニタリングおよび調節しながら行う。Ｓｉ－Ｐ欠陥はこの冷却過程の７００℃に近い温度になると成長が促進される。よって、冷却過程における７００℃周辺の通過時間を、放射温度計や引き上げ装置のプロセス情報などを使用し、モニタリングおよび管理しながらシリコン単結晶の引き上げを行うことで、Ｓｉ－Ｐ欠陥のサイズおよび密度を調整することができる。Ｓｉ－Ｐ欠陥の成長温度領域からすると、モニタリングおよび調整範囲は７００～６００℃とするのが好ましいと言える。
　上記モニタリングおよび調整すべき温度に関して、６００℃未満であると、Ｓｉ－Ｐ欠陥の成長が遅くなり、欠陥成長への影響度は小さくなる。
　冷却過程における通過時間モニタリングおよび調節する温度範囲７００～６００℃の条件下、シリコン単結晶の同通過時間は３００分未満とすることが好ましい。引き上げ時間が３００分未満であるとき、Ｓｉ－Ｐ欠陥の最大辺長さの平均値は５０ｎｍ以下となる。図１に、冷却過程における７００～６００℃の通過時間が３００分未満であるとき、Ｓｉ－Ｐ欠陥の最大辺長さの平均値が５０ｎｍ以下となることが示されている。Ｓｉ－Ｐ欠陥の最大辺長さの平均値が５０ｎｍ以下であると、Ｓｉ－Ｐ欠陥、そしてこれにより発生するＳＦの低減とが両立され、検査工程および出荷段階で不良品の発生率が低いシリコンウェーハを歩留まりよく製造することができる。
　また、最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度は３×１０11ｃｍ-3以下であることが好ましい。最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度が３×１０11ｃｍ-3以下であることで、エピタキシャル成長後のＳＦを抑制することができる。
　Ｓｉ－Ｐ欠陥の最大辺長さの平均値を５０ｎｍ以下とし、最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度を３×１０11個／ｃｍ3以下とすることで、前記シリコンウェーハを用いたエピタキシャルシリコンウェーハにおいて、エピタキシャル成長後のＳＦの発生を低減することができる。図２に、冷却過程における７００～６００℃の通過時間を３００分未満の時間で引き上げた場合のＳＦ密度が約１×１０３cm-2以下であり、充分に低減されていることが示されている。
　シリコン単結晶育成の最終段階で形成されるテール部の長さは０～５０ｍｍとすることが好ましい。シリコン単結晶インゴットは、結晶直径が一定であるボディー部と、結晶直径が徐々に減少するテール部とからなる。ボディー部の長さは、通常５００～２０００ｍｍ程度であるが、ボディー部の長さが１２００ｍｍを下回る場合に、収率が悪く、採算性が悪化する。よって、ボディー部の長さは１２００～２０００ｍｍとするのが好ましい。一方、テール部の長さを０～５０ｍｍとすることで、Ｓｉ－Ｐ欠陥の成長温度である７００～６００℃でのシリコン単結晶の引き上げ時間が短縮されることとなり、結果として、Ｓｉ－Ｐ欠陥の成長が抑制され、エピタキシャル成長後のＳＦが低減され、エピタキシャルウェーハの安定的生産に繋がる。
　得られるシリコン単結晶の電気抵抗率は、０．６～１．０ｍΩ・ｃｍ、具体的には０．７～０．９ｍΩ・ｃｍである。電気抵抗率０．６～１．０ｍΩ・ｃｍは、先端パワーＭＯＳＦＥＴに適用するに最適な抵抗率である。なお、電気抵抗率は、シリコン単結晶インゴットまたは該シリコン単結晶インゴットを切り出したウェーハを四探針法を用いて測定したバルク抵抗率である。
　Ｓｉエピタキシャル成長は、通常ＣＺ基板の上に、例えば、キャリアガスである水素（Ｈ2）およびソースガスであるトリクロロシラン（ＳｉＨＣｌ3）などのガスを使用し、化学気相成長法（ＣＶＤ）で、単結晶Ｓｉを形成するものである。従来のシリコンウェーハでは、高濃度Ｐドープに起因したＳｉ－Ｐ欠陥のためにエピタキシャル成長後にＳＦが発生していたが、本発明では、Ｓｉ－Ｐ欠陥の最大辺長さの平均値を５０ｎｍ以下とし、最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度を３×１０11個／ｃｍ3以下とすることで、ＳＦが低密度のエピタキシャルシリコンウェーハを製造することができる。そして、このようなシリコン単結晶インゴットは、前記のとおり、冷却過程における７００～６００℃の通過時間を３００分未満としてシリコン単結晶を引き上げることで、安定した生産が可能である。
　以下、実施例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
　［実施例１］
　ＣＺ法により、ｎ型ドーパントとしてリンを添加したシリコン融液から、冷却過程における７００～６００℃の通過時間をモニタリングおよび制御し、直径２００ｍｍで結晶方位（００１）の単結晶インゴットを引き上げた。
　ここで、得られる単結晶インゴットから切り出したシリコンウェーハの抵抗率が１．１～０．６ｍΩ・ｃｍとなるように、単結晶インゴットのヘッドからテールにかけて、それぞれ、リン濃度を約０．７×１０20～１．３×１０20ａｔｏｍｓ／ｃｍ3とし、酸素濃度を１．２×１０18～０．７×１０18ａｔｏｍｓ／ｃｍ3とした。
　シリコン単結晶の引き上げ時の温度プロファイルより、冷却過程における各単結晶部位の７００～６００℃を通過する時間を求めた。この７００～６００℃での通過時間と、各単結晶部位の任意のバルク部結晶欠陥を透過電子顕微鏡（ＴＥＭ）で観察し、Ｓｉ－Ｐ欠陥の最大辺長さの平均値を求めた。図１に示すように、３００分未満の時間で通過した部位では、Ｓｉ－Ｐ欠陥の最大辺長さの平均値が５０ｎｍ以下であった。
　単結晶インゴットをワイヤソーでウェーハにスライスした。次いで、シリコンウェーハに対して、公知の方法により、面取り、歪み層の除去、エッチングを施した後、ウェーハ表面を鏡面加工した。
　Ｈ2ベイキングで、鏡面加工したウェーハ表面を清浄化した後に、厚さ１０μｍになるように単結晶Ｓｉのエピタキシャル成長を行った。得られたエピタキシャルシリコンウェーハの表面に存在するＳＦの密度を、顕微鏡で目視計測した。図２より、３００分未満の時間で通過した部位では、ＳＦが約１×１０3cm-2以下であり、低減されていた。
　Ｓｉ－Ｐ欠陥のサイズとＬＰＤとの相関性を確認したところ、３５ｎｍ以上のＳｉ－Ｐの影響が大きいことがわかった（図３）。なお、Ｓｉ－Ｐ欠陥の分布を正規分布と仮定した。

Claims (4)

  1. 　チョクラルスキー法により育成するシリコン単結晶の製造方法であって、
    　ドーパントとしてリンを添加し、
    　シリコン単結晶育成中、冷却過程における各単結晶部位の７００～６００℃の通過時間をモニタリングおよび調節することにより、
    　電気抵抗率が０．６～１．０ｍΩ・ｃｍのシリコン単結晶を作製することを特徴とするシリコン単結晶の製造方法。
  2. 　シリコン単結晶育成中の７００～６００℃の通過時間が３００分未満であることを特徴とする請求項１に記載のシリコン単結晶の製造方法。
  3. 　シリコン単結晶育成の最終段階で作製されるテール部の長さが０～５０ｍｍであることを特徴とする請求項１に記載のシリコン単結晶の製造方法。
  4. 　シリコン単結晶育成中、ＳｉおよびＰがＳｉ－Ｐ欠陥を形成し、
    　前記Ｓｉ－Ｐ欠陥の最大辺長さの平均値が５０ｎｍ以下であり、
    　最大辺長さが３５ｎｍ以上のＳｉ－Ｐ欠陥の密度が３×１０11個／ｃｍ3以下であることを特徴とする請求項１～３のいずれか一項に記載のシリコン単結晶の製造方法。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5890587B2 (ja) * 2013-04-24 2016-03-22 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 単結晶の製造方法およびシリコンウェーハの製造方法
JP2019186449A (ja) * 2018-04-13 2019-10-24 信越半導体株式会社 エピタキシャルウェーハの製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5845143U (ja) 1981-09-24 1983-03-26 天龍工業株式会社 座席における格納可能な肘掛け
JPS5892232U (ja) 1981-12-15 1983-06-22 大日本印刷株式会社 丁合機折丁自動供給装置
JPH0539534Y2 (ja) 1987-11-12 1993-10-07

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5890587B2 (ja) * 2013-04-24 2016-03-22 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 単結晶の製造方法およびシリコンウェーハの製造方法
JP2019186449A (ja) * 2018-04-13 2019-10-24 信越半導体株式会社 エピタキシャルウェーハの製造方法

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
NAKAMURA, KOZO ET AL.: "Formation mechanism of the As-grown SiP in CZ -Si crystals with heavily doped phosphorus", PROCEEDINGS OF THE 67TH JSAP, 2020 *
NAKAMURA, KOZO ET AL.: "Point defect reaction in the heavily doped n type CZ -Si during crystal growth process", PROCEEDINGS OF THE 80TH JSAP AUTUMN MEETING, 2019 *
SENDA, TAKESHI ET AL.: "Atomic structures of grown-in Si-P precipitates in red-phosphorus heavily doped CZ -Si crystals", PROCEEDINGS OF THE 78TH JSAP AUTUMN MEETING, 2017 *
SENDA, TAKESHI ET AL.: "Formation behavior of SiP precipitates in CZ -Si crystals with heavily doped phosphorus", PROCEEDINGS OF THE 67TH JSAP SPRING MEETING, 2020 *

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