JP6358472B2 - エピタキシャルウェーハの製造方法 - Google Patents

Description

本発明は、エピタキシャルウェーハの製造方法に関する。

例えば、モバイル端末等に用いる半導体素子にエピタキシャルウェーハが用いられる。このようなウェーハには、半導体素子のオン抵抗を下げるため、高濃度にドーパントをドープした低抵抗率のシリコン単結晶基板にエピタキシャル層を成長させた低抵抗率のエピタキシャルウェーハが必要とされる。このエピタキシャルウェーハの元になるシリコン単結晶基板は、高濃度のドーパントをドープして引き上げたインゴットを元に作製されるが、引き上げの際にドープしたドーパントが蒸発してしまう。そのため、エピタキシャル層を成長させるシリコン単結晶基板がｎ型ならば、揮発性が比較的低いリン（赤燐）をドーパントとしてドープしたシリコン単結晶基板が用いられる。そして、このようなシリコン単結晶基板の主表面上にエピタキシャル層を気相成長することにより、低抵抗率のエピタキシャルウェーハが製造される。

しかし、高濃度にリンがドープされた低抵抗率のシリコン単結晶基板にエピタキシャル層を成長すると、気相成長後のエピタキシャルウェーハの主表面に多くのスタッキングフォルト（積層欠陥）が発生する。この積層欠陥が発生したエピタキシャルウェーハを用いて半導体素子を作製すると、半導体素子（デバイス）の特性が低下してしまう。そのため、積層欠陥の発生数をデバイスの特性に影響のない水準にまで低減する必要がある。

エピタキシャルウェーハの主表面で観察される積層欠陥は、低抵抗率のシリコン単結晶基板とエピタキシャル層との界面で発生した結晶欠陥等がエピタキシャルウェーハの主表面に伝搬することで観察される。そのため、積層欠陥の発生には、低抵抗率のシリコン単結晶基板における基板表面の状態が影響すると考えられている。

そこで、低抵抗率のシリコン単結晶基板にエピタキシャル層を成長する前に、そのシリコン単結晶基板の主表面を塩化水素ガスで気相エッチングして基板表面の清浄化し、積層欠陥の発生を抑制する対策が採られている。このような気相エッチング処理では、エッチング処理のシーケンスとして、気相エッチングの直後に反応炉内に水素ガスを供給して３０秒以下の時間で塩化水素ガスをパージするパージ処理が施される。このパージ処理は、実質的にシリコン単結晶基板に熱処理を施すことに相当している。

しかし、このような一連の処理（エッチング処理、熱処理）が施された低抵抗率のシリコン単結晶基板に気相成長をしても、依然としてデバイスの特性に悪影響を与える程の積層欠陥がエピタキシャルウェーハに生じる。

そこで、特許文献１には、このような一連の処理における熱処理の時間を１０分間とした場合のエピタキシャルウェーハの製造方法が開示される。

特開平４−７２７１８号公報

しかし、特許文献１の方法は、オートドープを防止する製造方法であり、エピタキシャルウェーハの積層欠陥を抑制するための製造方法ではない。

本発明の課題は、積層欠陥を抑制可能なエピタキシャルウェーハの製造方法を提供することにある。

課題を解決するための手段及び発明の効果

本発明のエピタキシャルウェーハの製造方法は、
低抵抗率のシリコン単結晶基板の主表面を塩化水素ガスにより気相エッチングするエッチング工程と、
エッチング工程後のシリコン単結晶基板に対して熱処理を、３０秒を超え、かつ、５分以内の時間施す熱処理工程と、
を備えることを特徴とする。

本発明によれば、エッチング工程によりシリコン単結晶基板の主表面が清浄化される。よって、エピタキシャルウェーハに積層欠陥を発生させる原因となるもの（以下、「積層欠陥核」とする）をシリコン単結晶基板の主表面から除去することができる。このエッチング工程の効果を確認するために本発明者らは、抵抗率が、例えば、０．８２ｍΩ・ｃｍのシリコン単結晶基板（直径２００ｍｍ）を用意し、用意した基板にエッチング工程を施した。そして、そのエッチング工程を施した基板にエピタキシャル層を成長させてエピタキシャルウェーハを作製したところ、作製されたエピタキシャルウェーハ１枚中における積層欠陥の数が数十個程度にまで低減することを本発明者らは確認した。

このようにエッチング工程で積層欠陥の数を大幅に低減できるものの、エッチング工程後には一部の積層欠陥核が、例えば、ピット状にシリコン単結晶基板に残存する。そこで、シリコン単結晶基板に残存する、例えば、ピット状の積層欠陥核を熱処理工程で均して平坦状にし、シリコン単結晶基板の主表面を改質する。この熱処理工程により積層欠陥核が積層欠陥核から積層欠陥が発生しにくい構造となる（積層欠陥核が不活性化される）。熱処理工程における熱処理の時間が３０秒以下であると、シリコン単結晶基板の主表面が十分に改質せず、また、熱処理の時間が５分を超えると、生産性が悪化する。そのため、熱処理による十分な効果を得るとともに、生産性を確保するため、熱処理の時間は３０秒を超え、かつ、５分以下となる。よって、このような熱処理工程及び上記のエッチング工程を施したシリコン単結晶基板をもとにエピタキシャルウェーハを製造すると、積層欠陥を抑制可能なエピタキシャルウェーハを製造することが可能となる。

本明細書において、「低抵抗率のシリコン単結晶基板」とは、例えば、抵抗率が１．２ｍΩ・ｃｍ以下のシリコン単結晶基板でもよいし、例えば、抵抗率が０．８ｍΩ・ｃｍ以下のシリコン単結晶基板でもよい。抵抗率が０．８ｍΩ・ｃｍ以下のシリコン単結晶基板を用いる場合には、効果的にエピタキシャルウェーハの積層欠陥を抑制することが可能となる。

本発明の実施態様では、熱処理の温度を１１００℃以上にして熱処理工程を行う。これにより、積層欠陥核を効果的に不活性化させることが可能となる。

また、本発明の実施態様では、エッチング量が２５ｎｍ以上、かつ、１０００ｎｍ以下の範囲になるように気相エッチングを行う。これにより、シリコン単結晶基板の主表面における積層欠陥核を効果的に除去することが可能となる。

更に、本発明の実施態様では、熱処理工程後のシリコン単結晶基板にシリコンエピタキシャル層を成長する成長工程を備える。これにより、積層欠陥を抑制したエピタキシャルウェーハを製造できる。

本発明の一例のエピタキシャルウェーハの製造方法における各工程を説明する図。 実施例及び比較例で作製したエピタキシャルウェーハに発生した積層欠陥の数（個／ウェーハ）を示すグラフ。 主表面に気相エッチング処理を施したシリコン単結晶基板に１２０秒の熱処理を施すことで、そのシリコン単結晶基板の主表面に形成された代表的な微小ピットの様子を示す図。

以下、例えば、抵抗率が１．２ｍΩ・ｃｍ以下のシリコン単結晶基板にシリコンエピタキシャル層を成長することで製造されるシリコンエピタキシャルウェーハの製造方法を説明する。以下の説明では、エピタキシャルウェーハを製造する周知の気相成長装置を用いてエピタキシャルウェーハを製造する方法を説明する。

周知の気相成長装置は、試料となるシリコン単結晶基板を反応させる反応炉を備える。反応炉では、シリコン単結晶基板に対して、例えば、図１に示す工程Ｓ１〜Ｓ８が行われ、シリコン単結晶基板にシリコンエピタキシャル層を成長してシリコンエピタキシャルウェーハを製造する。図１は、エピタキシャルウェーハの製造工程が、製造工程の時間経過及びシリコン単結晶基板の温度推移とともに示される。図１の工程Ｓ１〜Ｓ８の下側に示されるＨ_２は反応炉内の雰囲気ガスを示し、ＨＣｌ及びＴＣＳは各工程Ｓ３、Ｓ６で、それぞれ反応炉内に供給されるガスを示す。

上記の気相成長装置を用いて抵抗率が１．２ｍΩ・ｃｍ以下のシリコン単結晶基板にエピタキシャル層を気相成長してエピタキシャルウェーハが製造される。

先ず、エピタキシャル層を成長させる成長用基板となるシリコン単結晶基板を作製する。例えば、石英るつぼに多結晶シリコンと抵抗率を調整するためのリンを入れて溶融させた溶融液の液面に種結晶シリコン棒を漬けて引き上げ、シリコン単結晶インゴットを作製する。次に、作製したシリコン単結晶インゴットを所定の厚さに切り出し、切り出したウェーハに粗研磨、エッチング、研磨等を施したシリコン単結晶基板を作製する。このシリコン単結晶基板は、シリコン単結晶インゴットの作製時にドーパントとして添加したリン（赤燐）により抵抗率が、例えば、１．２ｍΩ・ｃｍ以下となるように調整される。以下、リンが添加されて抵抗率が１．２ｍΩ・ｃｍ以下に調整されたシリコン単結晶基板を基板Ｗとする。なお、基板Ｗのもとになるシリコン単結晶インゴットは、ＣＺ法に限らず、ＦＺ法など他の方法を採用してもよい。

作製された基板Ｗは、気相成長装置の反応炉に向けて搬送され、図１に示す一連の工程が行われる。反応炉に搬送された基板Ｗは、雰囲気ガスに水素を用いた反応炉内に投入される（Ｓ１）。反応炉に投入された基板Ｗは、気相成長装置により基板Ｗの温度が一定の昇温速度で昇温するように加熱され、基板Ｗを気相エッチングするのに適した温度（例えば、１０５０℃〜１２００℃）になるまで基板Ｗが加熱される（Ｓ２）。

気相エッチングをするのに適した温度に基板Ｗが到達すると、基板Ｗの温度を維持した状態で、基板Ｗに気相エッチングを施すエッチング工程を行う（Ｓ３）。エッチング工程では、反応炉内の基板Ｗの主表面上に塩化水素ガス（ＨＣｌガス）を供給し、基板Ｗの主表面を気相エッチングする。また、基板Ｗのエッチング量は、基板Ｗの主表面から基板Ｗの深さ方向に向かう方向を基準に、例えば、２５ｎｍ以上、かつ、１０００ｎｍ以下になるように供給される塩化水素ガスの供給時間及び供給量が設定される。

エッチング工程が終了すると、基板Ｗの温度は維持したまま、基板Ｗに熱処理を施す熱処理工程を行う（Ｓ４）。熱処理工程では、基板Ｗの温度をエッチング工程時における基板Ｗの温度に維持した状態で、反応炉内に水素ガスを供給し、３０秒を超え、かつ、５分以下の時間、熱処理を施す。

熱処理工程が終了すると、基板Ｗの温度を一定の降温速度で降温させ、基板Ｗの温度を基板Ｗにエピタキシャル層を成長させるための成長温度（例えば、１０５０℃〜１２００℃）にする（Ｓ５）。そして、基板Ｗの主表面に原料ガスとなる、例えば、トリクロロシラン（ＴＣＳ）と、そのトリクロロシランを希釈するキャリアガスとなる水素ガスを供給し、基板Ｗの主表面上にエピタキシャル層を気相成長する（Ｓ６）。これにより、抵抗率が低いシリコンエピタキシャルウェーハが製造され、その後、製造されたウェーハの温度を一定の降温速度で降温させ（Ｓ７）、反応炉から取り出される（Ｓ８）。以上のような製造工程でエピタキシャルウェーハが製造される。

以上、基板Ｗにエピタキシャル層を成長してエピタキシャルウェーハが製造される一連の流れを説明した。このようなエピタキシャルウェーハのもとになる基板Ｗは、抵抗率が１．２ｍΩ・ｃｍ以下であり、基板Ｗの主表面に多数の積層欠陥核が存在する。よって、基板Ｗにエピタキシャル層を成長すると、基板Ｗの主表面の積層欠陥核がエピタキシャルウェーハに積層欠陥を引き起こす。そのため、積層欠陥核が存在する基板Ｗの主表面を気相エッチングで除去して積層欠陥核を取り除く必要がある。

基板Ｗの主表面を気相エッチングすることで、基板Ｗの主表面における積層欠陥核が大幅に取り除かれるものの、気相エッチング後に依然として一部の積層欠陥核が、例えば、極めて微小なピット状に基板Ｗに残存する。そのため、気相エッチング後の基板Ｗにエピタキシャル層を成長しても、例えば、基板Ｗの主表面等の積層欠陥核がエピタキシャルウェーハに積層欠陥を引き起こしてしまう。

そこで、本実施態様では、気相エッチング後に基板Ｗに対して熱処理を施すことで、基板Ｗに残存する、例えば、微小なピット状の積層欠陥核を均して平坦状にし、構造的に積層欠陥核を不活性化させる。具体的には、基板Ｗの主表面を十分に改質するために３０秒を超える間、熱処理をする。また、生産性の観点から熱処理の時間の上限を５分とする。このような熱処理を気相エッチング後の基板Ｗにすることで、積層欠陥核が不活性となる基板Ｗが得られる。そして、得られた基板Ｗを成長用基板とすることで、積層欠陥を抑制したエピタキシャルウェーハを製造することが可能となる。

以下、実施例と比較例を挙げて本発明を具体的に説明するが、これらは本発明を限定するものではない。

（実施例）
実施例では、抵抗率が０．７３ｍΩ・ｃｍ〜０．７５ｍΩ・ｃｍとなる直径２００ｍｍの基板Ｗを４枚用意した。次に、用意した４枚の基板Ｗのそれぞれに周知の気相成長装置を用いて図１に示す工程Ｓ１〜Ｓ８を施し、４枚のシリコンエピタキシャルウェーハを作製した。作製条件としては、Ｓ４のエッチング工程では、塩化水素ガスの流量を１．０ｓｌｍ、基板Ｗのエッチング量を５００ｎｍに設定した。Ｓ５の熱処理工程では、熱処理の温度を１１３０℃に設定し、用意した２枚の基板Ｗに６０秒の熱処理を施し、残る２枚の基板Ｗに３００秒の熱処理を施した。Ｓ７の気相成長工程では、抵抗率が０．２８Ω・ｃｍ、かつ、層厚が４μｍのシリコンエピタキシャル層を成長した。そして、以上の条件で作製した各エピタキシャルウェーハを欠陥測定装置（レーザーテック社製のＭＡＧＩＣＳ）で測定し、各エピタキシャルウェーハに発生した積層欠陥を測定した。

実施例では、別途、Ｓ５の熱処理工程までは上記と同様の条件（ただし、熱処理の時間は１２０秒）にして熱処理まで行った基板Ｗを用意し、用意した基板Ｗの主表面を原子間力顕微鏡で観察した。

（比較例）
比較例では、熱処理の時間以外は実施例と同様の条件でエピタキシャルウェーハを３枚作製した。具体的には、用意した２枚の基板Ｗに３０秒の熱処理を施し、残る１枚の基板Ｗに０秒の熱処理を施した（熱処理を実施しない）。そして、実施例と同様に各エピタキシャルウェーハに発生した積層欠陥を測定した。

図２には、実施例及び比較例で作製したエピタキシャルウェーハに発生した積層欠陥の数が示される。実施例で６０秒の熱処理を施した場合は、積層欠陥の数が１０９１（個／ウェーハ）、１３１４（個／ウェーハ）となった。同様に３００秒の熱処理を施した場合は、積層欠陥の数が２７５（個／ウェーハ）、２８７（個／ウェーハ）となった。比較例で３０秒の熱処理を施した場合は、積層欠陥の数が３１１９（個／ウェーハ）、３３６０（個／ウェーハ）となった。同様に０秒の熱処理の場合は、積層欠陥の数が３８９９５（個／ウェーハ）となった。なお、図２では、３００秒の熱処理のプロットが重なり、図面上では１つのプロットで示される。

図２に示すように比較例のように熱処理の時間が３０秒以下であると、積層欠陥の数が十分に抑制されないのに対して、実施例のように熱処理の時間が３０秒を超えることで積層欠陥の数を十分に抑制できる。よって、熱処理の時間が３０秒を超えることで、エピタキシャルウェーハの主表面の状態を積層欠陥が少ない良好なものにできる。

図３は、実施例で観察した基板Ｗの主表面上に形成された代表的な微小ピットの様子を示す。図３に示す微小ピットは、気相エッチング後の熱処理の時間を延長することで観測数が増加することが本発明者らにより確認されている。そのため、図３に示す微小ピットは、積層欠陥核が熱処理で変化した結果生じたピットと考えらえる。また、観測できるピットの元になる積層欠陥核は、極めて微小であるため直接観測できず、熱処理により微小ピットとなることで初めて観測が可能となる。積層欠陥核が図３に示す微小ピットになることにより積層欠陥核が不活性化された可能性が高いと考えられる。

以上、本発明の実施例を説明したが、本発明はその具体的な記載に限定されることなく、例示した構成等を技術的に矛盾のない範囲で適宜組み合わせて実施することも可能であるし、またある要素、処理を周知の形態に置き換えて実施することもできる。

Ｗ 基板（シリコン単結晶基板）

Claims (4)

1. 抵抗率が１．２ｍΩ・ｃｍ以下となるようリンがドープされたシリコン単結晶基板の主表面を塩化水素ガスにより気相エッチングするエッチング工程と、
   前記エッチング工程後の前記シリコン単結晶基板に対して１１００℃以上の熱処理を、３０秒を超え、かつ、５分以内の時間施す熱処理工程と、
   前記熱処理工程後の前記シリコン単結晶基板の主表面にシリコンエピタキシャル層を成長する成長工程と、
   を備えることを特徴とするエピタキシャルウェーハの製造方法。
2. 前記シリコン単結晶基板の抵抗率が０．８ｍΩ・ｃｍ以下である請求項１に記載のエピタキシャルウェーハの製造方法。
3. エッチング量が２５ｎｍ以上、かつ、１０００ｎｍ以下の範囲になるように前記気相エッチングを行う請求項１又は２に記載のエピタキシャルウェーハの製造方法。
4. 前記成長工程の後に、２回目の前記エッチング工程、前記熱処理工程及び前記成長工程は実施しないことを特徴とする請求項１ないし３のいずれか１項に記載のエピタキシャルウェーハの製造方法。