JP5099023B2 - エピタキシャルウエーハの製造方法及び固体撮像素子の製造方法 - Google Patents

エピタキシャルウエーハの製造方法及び固体撮像素子の製造方法 Download PDF

Info

Publication number
JP5099023B2
JP5099023B2 JP2009015035A JP2009015035A JP5099023B2 JP 5099023 B2 JP5099023 B2 JP 5099023B2 JP 2009015035 A JP2009015035 A JP 2009015035A JP 2009015035 A JP2009015035 A JP 2009015035A JP 5099023 B2 JP5099023 B2 JP 5099023B2
Authority
JP
Japan
Prior art keywords
epitaxial
wafer
ion implantation
single crystal
crystal substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009015035A
Other languages
English (en)
Other versions
JP2010177233A (ja
Inventor
彰一 高見澤
隆司 佐山
偉峰 曲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shin Etsu Handotai Co Ltd
Original Assignee
Shin Etsu Handotai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shin Etsu Handotai Co Ltd filed Critical Shin Etsu Handotai Co Ltd
Priority to JP2009015035A priority Critical patent/JP5099023B2/ja
Publication of JP2010177233A publication Critical patent/JP2010177233A/ja
Application granted granted Critical
Publication of JP5099023B2 publication Critical patent/JP5099023B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Solid State Image Pick-Up Elements (AREA)

Description

本発明は、エピタキシャルウエーハの製造方法及び固体撮像素子の製造方法に関し、具体的には、半導体装置、主として撮像素子の作製に好適なエピタキシャルウエーハの製造方法に関する。
半導体装置、例えば撮像素子を形成するための半導体基板としては、CZ基板やMCZ基板の表面にエピタキシャル層を形成したエピタキシャルウエーハが従来から用いられている。
ところで撮像素子は、DRAMやSRAM等のメモリのように冗長回路を用いることが出来ず、また、不純物汚染にその電気特性が非常に敏感であるため、基板製造、デバイス製造の工程では汚染管理を厳しく行っている。
そのため、基板そのものにゲッタリング能力を持たせて、汚染された金属元素をデバイス特性に影響しない領域に形成されたゲッタリング層に偏析させるといった手法も一般的に用いられている。
また、撮像素子にエピタキシャルウエーハを用いた場合、基板側から素子領域への電子、正孔の拡散を防止するため、或いは、デバイス領域近傍にゲッタリング層を形成する(近接ゲッタリング)ために、素子直下にボロン、砒素、アンチモンや炭素などをイオン注入して、低抵抗層やゲッタリング層を形成することが増えてきている。
しかし、イオン注入工程を追加することで汚染の機会も増えるので、この工程では汚染防止が重要な技術となっている。
その一方で、微量な汚染の評価は難く、更に評価に長い時間を必要とするものが多い。比較的短時間で測定可能なSPV(表面光電圧)法やμPCD(光導電減衰)法についても前処理が必要なため破壊測定となり、製品そのものの汚染を正確に把握することは困難であった。
従って、この工程で汚染が起こらないようにすることは、重要な技術課題である。図7に示すように、一般的には、準備したシリコン単結晶基板に対してイオン注入を行う前にチャネリング防止、或いは、パーティクル付着を防止するために200〜300Å(20〜30nm)の酸化膜を一般的には形成したり、イオン注入後に、イオン注入で悪化した結晶性を回復させるために回復熱処理が行われる(例えば特許文献1参照)。しかし、この過程で金属汚染の機会が生じてしまうことがしばしば問題となっていた。
特許第4092961号公報
また、これらの熱処理工程を行うことによって、エピタキシャルウエーハが不純物、特に金属不純物に汚染される可能性は増えるが、それを評価、検査する適切な方法がない点も問題であった。
上述のようなエピタキシャルウエーハの汚染源には様々なものがある。高温処理を施す装置内での汚染が主たる汚染原因と考えられているが、ウエーハのハンドリングに用いた真空チャックやサセプター等のウエーハの保持・搬送部材から汚染されることも多く、エピタキシャルウエーハを汚染させないためには、汚染の機会、すなわちウエーハ処理工程を極力減らすことが最も有効である。
本発明は、上記問題に鑑みなされたものであって、必要最低限のプロセスでイオン注入層を有したエピタキシャルウエーハを製造でき、汚染の低減と共に、コスト低減を両立させたエピタキシャルウエーハの製造方法を提供することを目的とする。
上記課題を解決するため、本発明では、エピタキシャルウエーハの製造方法であって、少なくとも、シリコン単結晶基板を準備した後、該シリコン単結晶基板に対してボロン、炭素、アルミニウム、砒素、アンチモンのうち少なくとも1種類をドーズ量5×1014〜1×1016atoms/cmの範囲でイオン注入し、その後、該イオン注入を行った前記シリコン単結晶基板に対して回復熱処理を行わずに洗浄を行った後、枚葉式エピタキシャル装置を用いて1100℃以上の温度でエピタキシャル層を形成することを特徴とするエピタキシャルウエーハの製造方法を提供する。
このように本発明においては、上記目的を達成するために、汚染の可能性のある工程を少なくするために、注入イオン種をボロン、炭素、アルミニウム、砒素、アンチモンのうち少なくとも1種類とし、ドーズ量を5×1014〜1×1016atoms/cmとする。また回復熱処理を独立して行うことなく、枚葉式エピタキシャル装置を用いて1100℃以上の温度でエピタキシャル層の形成を行う際に、昇温からプレベークシーケンス中にイオン注入で生じた結晶性の劣化を回復させてからエピタキシャル成長を開始する。
これによって、回復熱処理を独立して行うことなくイオン注入ダメージを回復させることができ、従って極力熱処理を少なくすることができ、金属不純物に対するゲッタリング能力を十分高くすることを目的として製造されたエピタキシャルウエーハの汚染を極力低減させることができる。また、工程を少なくすることで、拡散層上にエピタキシャル層が形成されたウエーハの製造コスト低減も達成することができる。
ここで、前記シリコン単結晶基板を準備した後でかつ前記イオン注入前に、前記シリコン単結晶基板の表面に酸化膜を形成し、前記イオン注入後かつ前記洗浄前に、前記酸化膜を除去することが好ましい。
このように、酸化膜を形成した後にイオン注入を行うことで、酸化膜を保護膜として利用し、イオン注入工程でシリコン単結晶基板が金属汚染されること、及び異物の強固な付着を確実に抑制することができる。
また、洗浄前にその酸化膜を除去することによって、付着した異物をリフトオフにより除去するとともにエピタキシャル層形成の際に酸化膜が障害となることを抑制することができる。
ここで形成する酸化膜はシリコン単結晶基板の表面の自然酸化膜に比べて厚さの厚い酸化膜のことであり、この酸化膜の形成方法としては、例えば酸化性雰囲気での熱処理や、CVDによる堆積が挙げられる。
また、前記洗浄の後に、前記イオン注入を行った前記シリコン単結晶基板を前記枚葉式エピタキシャル装置に導入した後、少なくとも700〜1000℃までの範囲は毎秒20℃以上の昇温速度で加熱し、その後1100〜1150℃の温度帯で30秒以上保持した後に、前記エピタキシャル成長を行うことが好ましい。
イオン注入により、一部シリコン原子が結晶格子位置から外れ、空孔や格子間シリコンなどの点欠陥が形成され、又、注入イオンも殆どが格子間を占めていると考えられている。ドーズ量が多くなるとアモルファス層も形成されるようになる。結晶性の悪化は注入イオン種、注入エネルギー、ドーズ量などによって変化するので、その条件に適した回復熱処理によって、固相エピタキシャル的な過程で再び単結晶化される。
この再結晶化は空孔、格子間シリコンの平衡濃度、拡散係数が大きくなる高温で安定的に進む。700〜900℃の温度帯では上記条件が必ずしも十分でなく、又、表面酸化による過剰な格子間シリコンの供給で空孔濃度が減少する条件下では、不安定な格子構造に再配置される、つまり、結晶欠陥が生成される確率が高くなる。
近年、ウエーハを短時間で高温まで昇温させるRTA(ラピッドサーマルアニール)装置で、イオン注入の回復熱処理が行われることが増えている。この場合、700〜900℃の温度帯の滞留時間が少ないので、適切な回復熱処理条件が簡単に得られる。但し、生産性の問題があり、限定的に実用化されている。
一方、輻射加熱型の枚葉式エピタキシャル装置では、RTAの昇温速度の2分の1程度までの高速加熱が可能である。また、エピタキシャル層の成長前にシリコン単結晶基板表面の自然酸化膜を除去するために、1100〜1150℃の温度範囲で30秒以上保持するので、イオン注入のダメージを回復するために十分な時間がある。ただ、RTA程の急速加熱はできない。無理に急速加熱をするとオーバーシュートしてしまうということもあり、フルパワーで加熱することもできない。回復熱処理という点からすると、1000℃を越えてしまえば急速加熱はそれほど重要ではないため、700〜1000℃までの温度領域で急速加熱し、以降はオーバーシュートしないように昇温することはできる。
このような熱処理の実現は、ランプの性能、サセプターの薄型等、若干の既存装置の改造により、エピタキシャル成長の生産性を悪化させることは殆どなく、工程短縮と汚染防止を同時に実現できる。
また、本発明では、上記のいずれかの製造方法で製造されたエピタキシャルウエーハのエピタキシャル層に、固体撮像素子を形成することを特徴とする固体撮像素子の製造方法を提供する。
一般的にイオン注入層や拡散層を形成した後、エピタキシャル成長を行う製品において、本発明のエピタキシャルウエーハの製造方法は、品質のみならず、工程削減、コスト低減に有効なエピタキシャルウエーハを製造することができる。取り分け、撮像素子に対して、本方法は高性能な撮像素子の低コストでの量産技術として有効である。
本発明によれば、エピタキシャル層直下にイオン注入によるダメージを有したイオン注入層や拡散層が形成されたエピタキシャルウエーハの製造において、エピタキシャル層形成条件を制御し、またエピタキシャル層形成の際に回復熱処理を兼ねた昇温を行うことにより、イオン注入前後の熱処理を行わなくとも結晶性の良好なエピタキシャルウエーハを製造することが可能となる。
このことは、製造工程の簡略化によるコスト低減に寄与するばかりではなく、イオン注入前後の熱処理中に生ずる金属汚染の可能性をなくすことができるので、特にその電気特性が不純物汚染に敏感な撮像素子を製造する際において、イオン注入による素子特性への影響を低減させたり、不純物をゲッタリングして素子領域でのリーク電流の低減を行うことができる。そしてこれらに関連する付加的な工程における汚染を最小限とすることができ、本来の目的を着実に達成することができるようになる。
本発明のエピタキシャルウエーハの製造方法の一例を示した工程フローである。 本発明の実施例1、比較例1,2の温度プロファイルを示したグラフである。 実施例1、比較例1,2のエピタキシャルウエーハのLPDの様子を示した図である。 実施例2、比較例3,4のエピタキシャルウエーハのウエーハライフタイムの面内分布を示した図である。 実施例2のエピタキシャルウエーハのLPDの様子を示した図である。 シリコン単結晶基板に対して炭素を注入した場合の、拡散炉とRTAによる回復熱処理の効果の比較を示した図である。 従来のエピタキシャルウエーハの製造方法の一例を示した工程フローである。
以下、本発明についてより具体的に説明する。
前述のように、必要最低限のプロセスでイオン注入層を有したエピタキシャルウエーハを製造でき、汚染の低減と共に、コスト低減を両立させたエピタキシャルウエーハの製造方法の開発が待たれていた。
そこで、本発明者らは、イオン注入条件やエピタキシャル層の形成条件について鋭意検討を重ねた。
例えば、イオン注入では、その条件にも依存するが、注入イオンにより結晶構造が乱される。そしてドーズ量を増やすと局所的にアモルファス化した領域ができる。こうした結晶欠陥はその後の工程で、新たな結晶欠陥生成の起点となりやすい。そのため、適切な条件でアニールを行って固相エピタキシャル的過程によって結晶性を回復させるのが一般的である。この結晶性の回復には、拡散深さの調整を含め、長時間の回復熱処理が必要となり拡散炉で熱処理を行うのが一般的であったが、近年では、浅い拡散に対しRTA(ラピッド・サーマル・アニール)も用いられるようになっている。
撮像素子の場合は、抵抗縞のないエピタキシャルウエーハが用いられることが大半なので、前述のように、ゲッタリング用のイオン注入をした後にエピタキシャル成長を行う手法も実用化されている。
その場合も、一般的にはイオン注入の欠陥がエピタキシャル成長時、及び、その後の素子形成工程で更なる結晶欠陥を形成しないように、通常、イオン注入の後、拡散炉でアニールすることで結晶性の回復が行われる。
回復アニールは、イオン注入層の厚さ(拡散層の厚さ)を所定の厚さにするために行われるのではなく、結晶性回復が目的である。また、酸化性ガス雰囲気中では格子間シリコンが供給される為、欠陥を成長させてしまうこともあるので、一般的には不活性ガス雰囲気で行われることが多い。RTAでは、短時間で高温に昇温するので、欠陥発生に関わる温度帯の滞留時間が少なく結晶性の回復に対してはマージンが大きいといえる。
ところで、現在、広く用いられる枚葉式のエピタキシャル装置では、比較的高速でウエーハを加熱することが可能であり、エピタキシャル装置内で、RTAと同様な回復熱処理を行うことも不可能ではなくなっている。本発明者らは、イオン注入後、枚葉式エピタキシャル装置を用い昇温速度を管理することでイオン注入による結晶欠陥の生成を防ぐことが出来、回復熱処理による汚染の機会をなくすことができることを発想した。
また、イオン注入条件についても、注入イオン種をボロン、炭素、アルミニウム、砒素、アンチモンのうち少なくとも1種類、ドーズ量を5×1014〜1×1016atoms/cmとすることによって、エピタキシャル層直下に低抵抗層を形成するとともに、金属不純物に対するゲッタリング能力が十分に高いエピタキシャルウエーハを、枚葉式エピタキシャル装置内でのエピタキシャル層形成のための昇温過程を高速化することによってエピタキシャル層に欠陥が発生しない程度に結晶性を回復させて製造することができることを知見し、本発明を完成させた。
以下、本発明について図面を参照してより具体的に説明するが、本発明はこれらに限定されるものではない。
図1は本発明のエピタキシャルウエーハの製造方法の一例を示した工程フローである。図7は、従来、イオン注入により拡散層を形成し、その上にエピタキシャル成長を行う場合の標準的な工程であり、図1(a)、(b)は本発明におけるエピタキシャルウエーハの製造工程フロー図である。以下基本的に図1(a)を中心に工程の概略を説明する。
まずシリコン単結晶基板を準備する。
この時準備するシリコン単結晶基板は、一般的に用いられているものであれば良く、例えばCZ法で育成したシリコン単結晶棒からスライスして作製したものを用いればよい。またその導電型や抵抗率などの電気特性値や結晶方位や結晶径等は、設計する半導体素子に適したものとなるように適宜選択することができる。
次に、準備したシリコン単結晶基板に対してイオン注入を行う。
この時、注入するイオン種はボロン、炭素、アルミニウム、砒素、アンチモンのうち少なくとも1種類、ドーズ量を5×1014〜1×1016atoms/cmとする。このイオン注入は例えば大電流イオン注入装置を用いればよい。
このように、注入イオン種をボロン、炭素、アルミニウム、砒素、アンチモンのうち少なくとも1種類とし、またドーズ量を5×1014〜1×1016atoms/cmとすることで、後の枚葉式エピタキシャル装置での加熱処理でイオン注入ダメージを十分に回復させることができ、また金属不純物に対するゲッタリング能力の高いエピタキシャルウエーハとすることができる。
ここで、ドーズ量が5×1014atoms/cm未満の場合、不純物に対するゲッタリング能力が低く、不純物濃度を十分に減少させることができないため、ドーズ量の下限は5×1014atoms/cmとする。またドーズ量が1×1016atoms/cmより大きい場合、後の枚葉式エピタキシャル装置での加熱処理でイオン注入ダメージを安定して回復させることができなくなるため、ドーズ量の上限は1×1016atoms/cmとする。
イオン注入後、回復熱処理を行わず、エピタキシャル成長前に洗浄を行う。
この洗浄として、例えばRCA洗浄がある。この場合、イオン注入層がエッチングされないようにSC1洗浄を高温で長時間行わないようにすることが望ましい。
ここで、図1(b)に示したように、上述のイオン注入の前に、シリコン単結晶基板の表面に酸化膜を形成し、このエピタキシャル成長前洗浄の前に酸化膜を除去することができる。
イオン注入装置の形式にもよるが、シリコン単結晶基板にイオン注入を行う際には、通常、イオン注入時の除電、放熱に有利な金属系、或いは、シリコンコートされた金属のホルダーにシリコン単結晶基板を保持してイオン注入が行われる。また、イオンのパイルアップを防ぐためプラズマで除電することもしばしば行われることもある。
このような場合には、シリコン単結晶基板に酸化膜を形成してからイオン注入を行うことによって金属不純物による汚染をより確実に防止することができる。
またエッチング洗浄後に、イオン注入を行ったシリコン単結晶基板を枚葉式エピタキシャル装置に導入し、炉内を水素ガスで置換した段階で、少なくとも700〜1000℃までの範囲は毎秒20℃以上の昇温速度で加熱し、その後1100〜1150℃の温度帯で30秒以上保持し、自然酸化膜を除去することができる。その後、トリクロロシランを供給してエピタキシャル層を成長させる。
ここで、シリコン単結晶基板に対して炭素をイオン注入した場合の拡散炉とRTAによる回復熱処理の効果を評価するために、パーティクルカウンターでシリコン単結晶基板表面のLPD(Light Point Defect)を評価し、その結果を図6に示した。パーティクルカウンターで輝点として観察される欠陥を総称してLPDと呼ぶ。このようにして成長されたイオン注入された基板上のエピタキシャル層に結晶欠陥が発生する場合、その欠陥はいわゆる積層欠陥である場合が大半である(時として転位の場合もある)。その積層欠陥は表層に段差ができるのでエピタキシャル成長状態でパーティクルカウンターでLPDとして観察される。比較のために、イオン注入及び回復熱処理無しのシリコン単結晶基板の評価結果も示した。ここで図6の(1)、(2)はイオン注入量が異なり、(1)では1×1014atoms/cm、(2)は1×1016atoms/cmとした。そして回復熱処理条件は同じである。
図6に示すように、拡散炉での回復熱処理に比べてRTAによる回復熱処理によって基板の結晶性が安定して回復しており、イオン注入及び回復熱処理無しの場合とさほど変わらない水準にできることが判った。拡散炉での回復熱処理に関しては、更に細かな条件の設定が必要であるが、RTAでは標準的なレシピでイオン注入による結晶性の回復が容易に達成されていることが判る。
しかし、従来主流であった縦型エピタキシャル装置ではRTAと同様の条件の熱処理を行うことはできないが、近年主流となっている枚葉式エピタキシャル装置では、かなりの高速加熱が可能である。
この枚葉式エピタキシャル装置では、通常カーボンサセプターが用いられるので、熱容量的にRTAのような昇温速度の高速加熱は難しいにしても、パワーのかけ方、サセプターの最適化等により、RTAに近い高速加熱を実現することは可能である。
ただし、枚葉式エピタキシャル装置で急速加熱をするとオーバーシュートしてしまうということもあり、フルパワーで加熱することは問題がある。しかし前述の回復熱処理で行われる再結晶化の原点に立ち返れば、1000℃を越える温度では急速に加熱する必要性は低く、それほど重要ではない。そのため1000℃までは枚葉式エピタキシャル装置で急速加熱し、以降はオーバーシュートしないように保持温度である1100℃まで昇温しても問題はないと考えられる。
また、1100℃以上で30秒以上保持した後にエピタキシャル層を形成することができるが、これによってイオン注入によって乱れたシリコン単結晶基板の結晶性をより確実に回復させることができるだけでなく、シリコン単結晶基板表面に形成される自然酸化膜を完全に除去することができるため、この後エピタキシャル層を形成する時にエピタキシャル層に結晶欠陥が発生することを更に抑制することができると考えられる。
本発明では、通常のエピタキシャル成長と同様に、700℃前後の温度で水素ガス雰囲気に置換してから昇温を開始することができる。水素ガス雰囲気では、ウエーハ表面が酸化されるといった現象は起こらない。
また、1100℃前後で自然酸化膜がSiOになって蒸発し、Siの表面が露出し、エピタキシャル成長が始まる段階では、イオン注入による結晶性の乱れは表面においては完全に回復されていると推定される。つまり、RTA装置で不活性ガス中で回復アニールされた場合と比較して結晶性の回復を阻害する要因はないと推定される。エピタキシャル成長過程では、表面から基板側に格子間シリコンが供給されると考えられるが、その段階では、イオン注入による結晶性の乱れは、1100℃以上の高温水素雰囲気下で30秒以上保持されることにより回復されて、エピタキシャル層に結晶欠陥を生じさせることはない。
そして、枚葉式エピタキシャル装置を用いて、自然酸化膜が除去されたシリコン単結晶基板の主表面上に1100℃以上の温度でエピタキシャル層を形成する。
シリコンソースに金属不純物が最も少ないといわれるトリクロロシランを用いてエピタキシャル成長する場合は、エピタキシャル層の形成温度が1100℃以上で、2〜4μm/minの成長速度であれば、良好なエピタキシャル層が得られる。
このように、イオン注入後に独立して回復熱処理を行うことなく、またエピタキシャル層形成の際の加熱の条件を調整して、当該加熱の際に結晶性の回復を図ることによって、極力熱処理を少なくすることができ、これによって製造されたエピタキシャルウエーハが不純物、特に金属不純物に汚染されることを極力避けることができる。
そして回復熱処理を独立で行わずにすむため、工程を少なくすることができ、イオン注入層や拡散層上にエピタキシャル層が形成されたウエーハの製造コストを低減することができる。
また、本発明のエピタキシャルウエーハのエピタキシャル層の上に固体撮像素子を形成することができる。このように、本発明のエピタキシャルウエーハは、不純物濃度、特に金属不純物濃度が低く、またゲッタリング能力が高いものである。更に低コストで製造することができ、固体撮像素子を歩留りよく且つ低コストで製造することができる。
以下、実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
(実施例1、比較例1,2)
図1(a)に示すようなフローに従って、エピタキシャルウエーハを製造した。
まず、シリコン単結晶基板として、直径200mm、p型、抵抗率5ΩcmのCZ法で成長させたポリシュドウエーハを6枚準備した。
その後、大電流イオン注入装置を用いて、150keV、傾斜0°、ドーズ量2×1015atoms/cmで砒素のイオン注入をシリコン単結晶基板に行った。
その後、イオン注入したポリシュドウエーハをRCA洗浄した。
そして、ランプ加熱型の枚葉式エピタキシャル装置を用いて、トリクロロシランをソースガスとして、1130℃の温度で抵抗率10Ωcm、厚さ5μmのエピタキシャル層を成長させて、エピタキシャルウエーハを製造した。この際、昇温条件を後述する3パターン準備し、各パターン2枚エピタキシャル層を形成して、エピタキシャルウエーハを計6枚製造した。
この時のエピタキシャル成長前のシリコン単結晶基板の加熱条件は、昇温条件を、通常の条件(比較例2、昇温速度毎秒5℃/min)及びパワー的に可能な範囲で最も高速な条件(実施例1、昇温速度毎秒20℃/min)、及び低速条件(比較例1、昇温速度毎秒10℃/min)の3種類の条件で行った。
その後、1130℃で60秒保持し自然酸化膜を除去してから、同じ温度でエピタキシャル成長を行った。
上記の3種類のエピタキシャル成長の条件の概要を図2に示す。図2において(A)は実施例1、(B)が比較例1、(C)が比較例2である。
このようにして製造した6枚のエピタキシャルウエーハ表面の結晶欠陥を評価するために、パーティクルカウンターを用いて測定されたエピタキシャルウエーハ表面のLPDの面内分布を評価し、その結果を図3に示した。図3は実施例1、比較例1,2のエピタキシャルウエーハのLPDの様子を示した図であり、図3(A)は実施例1、(B)は比較例1、(C)は比較例2である。
図3のこのLPDは、殆どが積層欠陥であり、イオン注入に起因しているものである。
図3(A)に示すように、実施例1のエピタキシャルウエーハのLPDはウエーハ1枚当たり5〜50程度であり、積層欠陥がほとんど発生していないことが判った。
また、図3(B)(C)に示すように、比較例1,2のエピタキシャルウエーハのLPDの数は500を超えており、積層欠陥が多く発生していた。このように、エピタキシャル層を成長させるための加熱を枚葉式エピタキシャル装置内で高速で行うことによって、エピタキシャル層に結晶欠陥が発生することを抑制できる程度にイオン注入ダメージを回復できることが判った。
(実施例2、比較例3,4)
直径200mm、p型、抵抗率5ΩcmのCZ法によって作製したシリコン単結晶基板を10枚準備し、その後縦型熱処理炉を用いて900℃で、100分、酸素ガス中で熱処理して、シリコン単結晶基板の表裏面に200Åの熱酸化膜を形成した。
その後、実施例1と同様に大電流イオン注入装置を用いて150keVでドーズ量2×1015atoms/cmで砒素を酸化膜を介してシリコン単結晶基板の表面にイオン注入した。
イオン注入後のシリコン単結晶基板をフッ酸水溶液(体積濃度5%)により酸化膜をエッチング除去した後、SC1、SC2洗浄液で洗浄した。
そして、エピタキシャル成長を行った。エピタキシャル成長条件は、実施例1、比較例1,2と同様の条件(各々実施例2、比較例3,4)を用いて、実施例2を8枚、比較例3,4それぞれ1枚ずつ計10枚エピタキシャルウエーハを製造した。
製造したエピタキシャルウエーハに対して、ライフタイム法を用いてウエーハライフタイムの面内分布測定を行った。その結果を図4に示す。図4は、実施例2と比較例3,4のエピタキシャルウエーハのウエーハライフタイムの面内分布を示した図である。図4(a)は実施例2、(b)は比較例3、(c)は比較例4である。図4ではライフタイムが低い部分が暗く表示されている。
図4(a)に示したように、実施例2のエピタキシャルウエーハのライフタイムはウエーハ全面で良好な値を保っており、金属不純物の少ないエピタキシャルウエーハであることが判った。これに対し、比較例3,4のエピタキシャルウエーハはウエーハ中央部でライフタイムが低く、金属不純物の低減が十分に達成できていないことが判った。
図5は、実施例2のエピタキシャルウエーハのLPDの面内分布の一例を示した図である。
実施例2の全8枚のエピタキシャルウエーハにおいて、エピタキシャルウエーハ表面のLPDは7〜43個/ウエーハ(1枚のウエーハ当たりの0.12ミクロン以上のLPDの数)となり、積層欠陥が少なく、図5に8枚のうちの2枚の結果を示したように、ウエーハ表面にLPDはほとんど発見されず、異常はなかった。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (3)

  1. エピタキシャルウエーハの製造方法であって、
    少なくとも、シリコン単結晶基板を準備した後、
    該シリコン単結晶基板に対してボロン、炭素、アルミニウム、砒素、アンチモンのうち少なくとも1種類をドーズ量5×1014〜1×1016atoms/cmの範囲でイオン注入し、
    その後、該イオン注入を行った前記シリコン単結晶基板に対して回復熱処理を行わずに洗浄を行った後、
    枚葉式エピタキシャル装置を用いて1100℃以上の温度でエピタキシャル層を形成するにあたり、
    前記洗浄の後に、前記イオン注入を行った前記シリコン単結晶基板を前記枚葉式エピタキシャル装置に導入した後、少なくとも700〜1000℃までの範囲は毎秒20℃以上の昇温速度で加熱し、その後1100〜1150℃の温度帯で30秒以上保持した後に、前記エピタキシャル成長を行うことを特徴とするエピタキシャルウエーハの製造方法。
  2. 前記シリコン単結晶基板を準備した後でかつ前記イオン注入前に、前記シリコン単結晶基板の表面に酸化膜を形成し、
    前記イオン注入後かつ前記洗浄前に、前記酸化膜を除去することを特徴とする請求項1に記載のエピタキシャルウエーハの製造方法。
  3. 請求項1または請求項2に記載された製造方法で製造されたエピタキシャルウエーハのエピタキシャル層に、固体撮像素子を形成することを特徴とする固体撮像素子の製造方法。
JP2009015035A 2009-01-27 2009-01-27 エピタキシャルウエーハの製造方法及び固体撮像素子の製造方法 Active JP5099023B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009015035A JP5099023B2 (ja) 2009-01-27 2009-01-27 エピタキシャルウエーハの製造方法及び固体撮像素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009015035A JP5099023B2 (ja) 2009-01-27 2009-01-27 エピタキシャルウエーハの製造方法及び固体撮像素子の製造方法

Publications (2)

Publication Number Publication Date
JP2010177233A JP2010177233A (ja) 2010-08-12
JP5099023B2 true JP5099023B2 (ja) 2012-12-12

Family

ID=42707916

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009015035A Active JP5099023B2 (ja) 2009-01-27 2009-01-27 エピタキシャルウエーハの製造方法及び固体撮像素子の製造方法

Country Status (1)

Country Link
JP (1) JP5099023B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6136205B2 (ja) * 2012-11-13 2017-05-31 株式会社Sumco エピタキシャル成長装置炉内の汚染評価方法および汚染評価用テストウェーハ
JP5799935B2 (ja) 2012-11-13 2015-10-28 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP5799936B2 (ja) 2012-11-13 2015-10-28 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP5776670B2 (ja) 2012-11-13 2015-09-09 株式会社Sumco エピタキシャルシリコンウェーハの製造方法、エピタキシャルシリコンウェーハ、および固体撮像素子の製造方法
JP5776669B2 (ja) 2012-11-13 2015-09-09 株式会社Sumco エピタキシャルシリコンウェーハの製造方法、エピタキシャルシリコンウェーハ、および固体撮像素子の製造方法
JP6065279B2 (ja) * 2013-05-01 2017-01-25 信越半導体株式会社 半導体デバイスの製造方法
JP6248359B2 (ja) 2013-12-20 2017-12-20 住友電工デバイス・イノベーション株式会社 半導体層の表面処理方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008109143A (ja) * 1993-03-30 2008-05-08 Sony Corp 半導体基板の製造方法
JPH10242153A (ja) * 1997-02-26 1998-09-11 Hitachi Ltd 半導体ウエハ、半導体ウエハの製造方法、半導体装置および半導体装置の製造方法
JP4753075B2 (ja) * 2006-02-16 2011-08-17 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
JP2008103605A (ja) * 2006-10-20 2008-05-01 Matsushita Electric Ind Co Ltd エピタキシャル基板、エピタキシャル基板の製造方法、固体撮像素子及び固体撮像素子の製造方法

Also Published As

Publication number Publication date
JP2010177233A (ja) 2010-08-12

Similar Documents

Publication Publication Date Title
JP5099023B2 (ja) エピタキシャルウエーハの製造方法及び固体撮像素子の製造方法
KR100573473B1 (ko) 실리콘 웨이퍼 및 그 제조방법
KR100319413B1 (ko) 반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법
JP6945805B2 (ja) エピタキシャルウェーハの製造方法
JP5938969B2 (ja) エピタキシャルウエーハの製造方法および固体撮像素子の製造方法
JP5246065B2 (ja) エピタキシャルシリコンウェーハとその製造方法
JPH10229093A (ja) シリコンエピタキシャルウェーハの製造方法
JPH1050715A (ja) シリコンウェーハとその製造方法
JP5099024B2 (ja) エピタキシャルウエーハの製造方法及び半導体装置の製造方法
JP2011009614A (ja) エピタキシャルシリコンウェーハとその製造方法
JP4465141B2 (ja) シリコンエピタキシャルウェーハ及びその製造方法
JP4244411B2 (ja) シリコンエピタキシャルウェーハの製造方法
JPH10223641A (ja) 半導体シリコンエピタキシャルウェーハ及び半導体デバイスの製造方法
JPH11204534A (ja) シリコンエピタキシャルウェーハの製造方法
WO2014057741A1 (ja) シリコンエピタキシャルウェーハ及びそれを用いた固体撮像素子の製造方法
JP6358472B2 (ja) エピタキシャルウェーハの製造方法
JP2002020200A (ja) エピタキシャルシリコンウェーハの製造方法
JP2001322893A (ja) シリコンエピタキシャルウェーハの製造方法
JP4647732B2 (ja) P/p−エピタキシャルウェーハの製造方法
JP2008270592A (ja) Soi基板の製造方法
JP2008227060A (ja) アニールウエハの製造方法
TW201909246A (zh) 晶圓製造方法和晶圓
TWI741950B (zh) 矽晶圓的製造方法
JPS6312376B2 (ja)
JP4826993B2 (ja) p型シリコン単結晶ウェーハの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110817

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120619

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120731

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120828

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120910

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20151005

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5099023

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250