KR100319413B1 - 반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법 - Google Patents

반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법 Download PDF

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고지마 마타오
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Abstract

본 발명은 1050℃를 경계로 저온 또는 고온의 어느 쪽 디바이스 공정에 서도 BMD의 형성을 기대할 수 없는 비저항이 10 mΩ·cm 이상인 에피택셜 웨이퍼에 게터링능을 부여하는 것으로, 디바이스 수율이 향상되는 반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법의 제공을 목적으로 하며, 디바이스 제조 공정에 있어서의 공정 온도에 따라 열처리 시간을 선택하여 에피택셜막 형성전에 650℃∼900℃의 저온 열처리를 행함으로써, 비저항이 10 mΩ·cm 이상인 에피택셜 웨이퍼라도 1050℃를 경계로 저온 또는 고온의 어느 쪽 디바이스 공정에서도 게터링에 충분한 BMD를 형성할 수 있어, 디바이스 공정에서 혼입되는 중금속 오염을 충분히 게터링할 수가 있고, 오염에 의한 디바이스 특성의 열화를 방지할 수 있고, 디바이스의 고수율이 실현된다.

Description

반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR SILICON EPITAXIAL WAFER AND SEMICONDUCTOR DEVICE}
ULSI 디바이스 제조 공정에서는, 디바이스의 구성에 따른 여러가지 공정 과정이 시행되지만, 예를 들면 고온에서의 열처리 공정 등에서, Fe, Ni, Cu로 대표되는 중금속 오염이 있어 이들 중금속 오염에 의해 웨이퍼 표면 부근에 결함이나 전기적인 준위가 형성되면 디바이스의 특성이 열화하기 때문에 이들 중금속 오염을 웨이퍼 표면 부근으로부터 제거하기 위해서 IG(Intrinsic gettering)나 각종의 EG(Extrinsic gettering)의 게터링 수법이 종래부터 사용되고 있다.
일반적으로, 쵸크랄스키법 또는 마그네틱 쵸크랄스키법(이하, CZ 법이라고 칭함)에 의해서 육성된 실리콘 단결정 중에는 오염의 게터링능이 될 수 있는 산소 석출핵이 많이 점재(点在)하고 있다. 이 산소 석출핵은 실리콘 단결정이 육성되는 과정에서 도입되는 것이지만 함유 산소가 많을수록 산소 석출핵도 많이 점재하고 있다.
종래의 웰 드라이브(Well Drive) 공정을 갖는 고온의 디바이스 공정에서는 디바이스 공정의 열처리에 있어서 비교적 용이하게 산소 석출이 일어나 벌크 중에 게터링에 필요한 BMD가 충분히 형성되기 때문에, NIG(Natural IG), DZ(Denuded Zone)-IG 라고 하는 IG를 사용한 게터링이 널리 사용되어 왔다.
금후의 디바이스 공정은 한층 더한 고집적화와 고에너지 이온 주입을 사용하는 공정의 저온화가 진행될 것이고, 그 경우 공정에서 공정 저온화때문에 BMD의 형성이 곤란하게 될 것이다.
따라서, 저온 공정에서는 고온 공정에 비하여 충분한 IG 효과를 얻는 것이 곤란하다. 또한, 공정은 저온화하더라도, 고에너지 이온 주입 등에서의 중금속 오염은 피하기 어려워 게터링 기술은 필수적이라고 생각된다.
한편, 고집적화에 대해서는 한층 더 웨이퍼 표면 부근의 고품질화가 요구되고 있고, CZ-Si 웨이퍼에 대비하여 성장시(grown-in) 결함이 에피택셜층 중에는 전혀 존재하지 않기 때문에 에피택셜 웨이퍼는 고품질의 표면 완전성을 갖지만, 지금까지는 그 웨이퍼 비용의 문제 때문에 그다지 사용되지 않았다.
그러나, 집적화가 더욱 발달한 차세대 디바이스(64 MB, 256 MB DRAM 세대)에서는 성장시 결함의 문제때문에 에피택셜 웨이퍼가 본격적으로 사용될 가능성이 극히 높고, 또한 12 인치 웨이퍼에 있어서도 에피택셜 웨이퍼가 가장 유력시되고 있다.
통상의 CZ-Si 웨이퍼의 고품질화에 대하여는, 지금까지 DZ-IG 처리가 널리 사용되고 있고, 이 방법은 웨이퍼를 1100℃ 내지 1200℃ 정도의 온도에서 고온 열처리함으로써 웨이퍼 표면 부근의 산소를 외측으로 확산시켜 미소 결함의 핵이 되는 격자간의 산소를 감소시켜 디바이스 활성 영역에 결함이 없는 DZ(Denuded Zone)층을 형성시킨다. 그 후, 600℃ 내지 900℃의 저온 열처리로, 웨이퍼 벌크 중에 산소 석출핵을 형성한다고 하는 고온과 저온의 2단의 열처리가 행해지고 있다. 단지, DZ-IG 처리에서는 성장시 결함이 디바이스 활성 영역에 존재한다.
이 웨이퍼를 고온의 디바이스 공정에 투입하면, 공정에서의 고온 열처리에 의해 산소 석출핵으로부터 산소 석출물이 성장하여 충분한 IG 효과가 발휘된다. 단지, DZ-IG 처리에서는 성장시 결함이 디바이스 활성 영역에 잔존하고 저온의 디바이스 공정에서는 공정 중에 충분한 산소 석출물의 성장이 일어나지 않는다고 하는 문제가 최첨단의 디바이스 공정에서 발생하고 있다.
p/p++, p/p+, p/p-라고 하는 에피택셜 웨이퍼의 산소 석출 작용을 비교하여 보면 기판의 B 농도가 높은 p/p++ 에피택셜 웨이퍼(기판 비저항<10 mΩ·cm) 등에서는 고농도의 B의 효과에 의해 산소 석출이 매우 일어나기 쉽고, 도 3에 도시되는 바와 같이 기판의 비저항이 6 mΩ·cm 미만의 에피택셜 웨이퍼에서는 저산소 농도의 기판([Oi]= 12×1017atoms/㎤ old ASTM, 이하 생략)에서, 그리고 비저항이8∼10mΩ·cm의 에피택셜 웨이퍼에서는 고산소 농도의 기판([Oi]= 15×1017atoms/㎤)에서, 그리고 저온 공정에서도 게터링에 충분한 BMD가 형성되어 충분한 IG 효과를 기대할 수 있다.
또, 도 3은 외경 8 인치의 p(100) B 도핑 기판의 초기 산소 농도가 12× 1017atoms/㎤ 및 15×1017atoms/㎤로 기판의 비저항이 다른 여러가지의 에피택셜 웨이퍼를 준비하여, 도 1에 나타내는 패턴의 저온 공정 열 시뮬레이션을 시행한 후, 웨이퍼에 선택 에칭(Wright Etch 5분)을 행하고 BMD 밀도를 광학 현미경으로 계측한 결과를 나타낸다.
또한, 고온 공정 과정에서 에피택셜 웨이퍼와 연마된 웨이퍼의 산소 석출 작용을 비교한 결과를 도 4에 나타낸다. 도 4는 외경 8 인치의 p(100) B 도핑 기판으로 기판의 비저항이 10∼20 mΩ·cm(p+) 및 10Ω·cm(p-)의 2종류로 초기 산소 농도를 11∼17×1017atoms/㎤(old ASTM)의 범위에서 변화시킨 경면 연마된 웨이퍼(mirror polished wafer) 및 동일 로트(lot) 웨이퍼에 에피택셜 성장을 한 에피택셜 웨이퍼를 준비하고, 도 2에 나타내는 패턴의 고온 공정 과정의 열 시뮬레이션을 시행한 후 웨이퍼에 선택 에칭(Wright Etch 5분)을 하여 BMD 밀도를 광학 현미경으로 계측한 결과를 나타낸다.
경면 연마된 웨이퍼에서는 고온의 디바이스 공정에 투입하면, 공정에서의 고온 열처리에 의해 산소 석출핵으로부터 산소 석출물이 성장하여 충분한 IG 효과가 발휘된다.
한편, 비저항이 10 mΩ·cm 이상의 에피택셜 웨이퍼에서는 에피택셜 성장시의 고온의 열이력(熱履歷)에 의해 산소 석출핵의 축소, 소멸이 일어나고, 경면 연마된 웨이퍼에 비하여 산소 석출이 상당히 억제되는 것이 분명해지고, 저온 공정 및 고온 공정에 있어서도 상당히 고산소 농도의 기판을 사용하여도 기판 비저항이 10 mΩ·cm 이상인 에피택셜 웨이퍼에서는 거의 BMD가 형성되지 않고, IG 효과를 기대할 수 없는 것이 분명해졌다.
충분한 IG 효과를 얻기 위해서 에피택셜 성장 전에 열처리를 하는 방법은 이미 검토되고 있고, H.Tsuya et al.:APPI.Phys.Lett.36(1980)658.에서는 620℃ 내지 1150℃까지의 온도에서 산소 분위기하에서 16시간 내지 64시간까지의 열처리 조건의 검토가 이루어지고 있고, 820℃에서 16시간의 열처리가 게터링에 유효한 것으로 나타났다. 그러나, BMD의 평가는 고온 공정을 상정한 1140℃에서 2시간의 열처리후에 이루어지고, 저온 공정에서의 효과가 명확하지 않으며, 열처리 시간이나 16시간 이상으로 지극히 길다고 하는 문제가 있었다.
또한, 일본 특허 공고 평4-56800호에서는, 에피택셜 성장 전에 저온 열처리(500∼900℃)후, 고온 열처리(1000∼1100℃)를 가한 2단 열처리에 의한 방법이 보고되어 있으나, 고온+저온이라는 2단의 열처리이고, 고비용으로 장시간의 열처리이고, 또한 고온 열처리에서의 누출 및 오염의 문제도 고려된다.
일본 특허 공개 공보 평8-97220호에서는, 에피택셜 성장 공정의 온도 상승 과정중 800℃ 내지 1000℃의 온도 범위에서 온도 상승 속도를 15℃/min 이하로 하거나, 또는 임의의 온도로 5∼100분 유지하는 방법이 제안되고 있지만, 이 방법에서는 에피택셜의 처리량(throughput)은 분명히 저하하기 때문에 에피택셜 웨이퍼를 저비용으로 안정적으로 제조하는 것이 요구되고 있는 상황에서는 이 방법도 문제가 있다.
전술한 바와 같이, 차세대 디바이스 대응 웨이퍼로서, 유망시되고 있는 에피택셜 웨이퍼, 특히 기판의 비저항이 10 mΩ·cm 이상인 p형(B 도핑) 웨이퍼에서는 종래 가령 고산소 기판을 사용하여도 저온의 디바이스 공정에 있어서는 충분한 IC 효과를 얻는 것이 곤란하였다.
본 발명은 각종 반도체 디바이스의 기판으로서 사용되는 실리콘 에피택셜웨이퍼에 게터링 능력을 부여하는 제조 방법에 관한 것으로, 인상(引上)한 실리콘 단결정 잉곳(ingot)에 소정의 저온 열처리를 시행하거나 혹은 에피택셜막을 형성하기 전에 웨이퍼에 소정의 저온 열처리를 시행함으로써 1050℃ 이하의 저온 공정 과정 혹은 1050℃ 이상의 고온 공정 과정을 거치는 반도체 디바이스 제조 공정에서 게터링에 필요한 BMD(Bulk Micro Defect)가 웨이퍼 중에 형성되어, 충분한 IG(Intrinsic gettering) 효과를 발휘할 수 있게 되고, 디바이스 수율이 향상되는 반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법에 관한 것이다.
도 1은 본 발명의 실험에서 사용한 저온 공정의 열 시뮬레이션 패턴을 나타내는 그래프이다.
도 2는 이 실험에서 사용한 반도체 디바이스 공정인 고온 공정의 열 시뮬레이션 패턴을 나타내는 그래프이다.
도 3은 8 인치 기판에서 초기 산소 농도 및 비저항이 다른 각종 에피택셜 웨이퍼에 도 1의 저온 공정 열 시뮬레이션을 시행한 후, 웨이퍼에 선택 에칭을 행하여, BMD 밀도를 광학 현미경으로 계측한 결과를 나타내는 초기 산소 농도와 BMD 밀도의 그래프이다.
도 4는 8 인치의 p(100) B 도핑 CZ-Si 기판에서 기판의 비저항이 10∼20 mΩ·cm(p+) 및 10Ω·cm(p-)의 두 종류로, 초기 산소 농도가 다른 미러 폴리시 웨이퍼 및 동일 로트(lot)의 웨이퍼에 에피택셜막 두께가 3 ㎛인 에피택셜 성장을 한 에피택셜 웨이퍼를 준비하고, 도 2의 고온 공정 열 시뮬레이션을 시행한 후, 웨이퍼에 선택 에칭(Wright Etch 5분)을 행하여, BMD 밀도를 광학 현미경으로 계측한 결과를 나타내는, 초기 산소 농도와 BMD 밀도의 그래프이다.
도 5는 6 인치 기판에서 초기 산소 농도가 다른 각종 웨이퍼에 각종 열처리를 시행하고 에피택셜 웨이퍼를 제작한 후 도 1의 저온 공정 열 시뮬레이션을 시행한 후 웨이퍼에 선택 에칭을 하여 BMD 밀도를 광학 현미경으로 계측한 결과를 나타내는 초기 산소 농도와 BMD 밀도의 그래프이다.
도 6은 8 인치의 p(100) B 도핑(비저항 10 Ω·cm) CZ-Si 기판에서 초기 산소 농도가 15×1017atoms/㎤(old ASTM)인 웨이퍼에 각종 조건의 저온 전(前)열처리를 질소 분위기 중에서 에피택셜 성장 전에 시행하고, 에피택셜막 두께가 3 ㎛인 에피택셜 성장을 한 에피택셜 웨이퍼를 제작한 후에, 도 2의 고온 공정 과정의 열 시뮬레이션을 시행하고, 웨이퍼에 선택 에칭(Wright Etch 5분)을 행하여, BMD 밀도를 광학 현미경으로 계측한 결과를 나타내는 각종 조건의 예열 처리의 시간과 BMD밀도의 그래프이다.
도 7은 실시예에 있어서의 저온 공정 열 시뮬레이션을 시행한 후, MOS-Ct 법에 의한 발생 라이프 타임을 측정한 결과를 나타내는 그래프이다.
도 8은 8 인치의 p(100) B 도핑(비저항 10 Ω·cm) CZ-Si 기판에서 초기산소 농도가 다른 웨이퍼에 800℃에서 2시간의 열처리를 시행한 후, 에피택셜막 두께가 3 ㎛인 에피택셜 성장을 한 에피택셜 웨이퍼를 제작하고, 이들 에피택셜 웨이퍼에 도 2의 고온 공정 과정의 열 시뮬레이션을 시행하고, 웨이퍼에 선택 에칭(Wright Etch 5분)을 행하여, BMD 밀도를 광학 현미경으로 계측한 결과를 나타내는 초기 산소 농도와 BMD 밀도의 그래프이다.
본 발명은 상술한 에피택셜 웨이퍼의 게터링(IG)의 문제점을 감안하여, 1050℃ 이하의 저온 공정 과정에 따른 디바이스 제조 공정, 혹은 1050℃ 이상의 고온 공정 과정에 의한 디바이스 제조 공정에서도 충분한 게터링 효과(IG)를 발휘할 수 있고, 디바이스 수율이 향상되는 반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법의 제공을 목적으로 하고 있다.
또한, 본 발명은 마찬가지로 저비용화를 도모하기 위해서 공정을 가능한 한 간소화하고, 또한 웨이퍼로 분할한후에 EG 효과를 기대할 수 있는 처리를 일체 시행하지 않고, CZ법을 이용한 인상 처리만으로 디바이스 제조 공정에 있어서도 충분한 게터링 효과(IG)를 발휘할 수 있고, 디바이스 수율이 향상되는 반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법의 제공을 목적으로 하고 있다.
발명자들은, 1050℃ 이하의 저온의 디바이스 제조 공정, 혹은 1050℃ 이상의 고온 공정 과정에 의한 디바이스 제조 공정에 있어서도 충분한 게터링 효과(IG)를발휘할 수 있는 반도체 실리콘 에피택셜 웨이퍼의 제공을 목적으로, 에피택셜막 을 형성하기 전에 각종 저온 열처리를 하는 것에 착안하여, 여러가지로 검토한 결과, 디바이스 제조 공정에서의 공정 온도에 따라 열처리 시간을 선택하여 에피택셜막 형성 전에 650℃∼900℃의 저온 열처리를 하면 비저항이 10 mΩ·cm 이상의 에피택셜 웨이퍼라도 1050℃를 경계로 저온 또는 고온의 어느 쪽의 디바이스 공정에서도 충분한 게터링(IG) 효과를 얻을 수 있는 것을 지견하고, 본 발명을 완성하였다.
즉, 발명자들은 비저항이 10 mΩ·cm 이상인 p 형(B 도핑) CZ-Si 웨이퍼에 있어서 웨이퍼에 에피택셜막을 형성하기 전에 650℃∼900℃의 온도로 바람직하게는 3시간 이상의 열처리를, 바람직하게는 산소 혹은 질소 분위기 및 그 혼합 가스 속에서 행한 후에 에피택셜막을 형성함으로써, 저온의 디바이스 공정에서의 열처리 공정에서 게터링에 충분한 BMD가 형성되어, 충분한 IG 능을 갖는 반도체 실리콘 에피택셜 웨이퍼를 얻을 수 있는 것을 발견하였다.
또한, 발명자들은 마찬가지로 웨이퍼에 에피택셜막을 형성하기 전에 700℃ 내지 900℃의 온도에서 바람직하게는 3시간 이하의 열처리를 상기 분위기 속에서 행한 후에 에피택셜막을 형성함으로써, 고온의 디바이스 공정에서의 열처리 공정에서 게터링에 충분한 BMD가 형성되어, 충분한 IG 효과를 갖는 반도체 실리콘 에피택셜 웨이퍼를 얻을 수 있어, 디바이스 수율이 향상하는 것을 발견하였다.
또한, 발명자 등은 반도체 실리콘 에피택셜 웨이퍼에 디바이스의 구성에 따른 공정 과정을 시행하는 반도체 디바이스의 제조 방법에 있어서, 웨이퍼로 분할되는 비저항이 10 mΩ·cm 이상인 p 형(B 도핑) CZ-Si 웨이퍼에 650℃ 내지 900℃의온도에서 바람직하게는 3시간 이상의 열처리를 하거나, 700℃ 내지 900℃의 온도에서 바람직하게는 3시간 이하의 열처리를 행하고, 그 후 에피택셜막을 형성한 반도체 실리콘 에피택셜 웨이퍼에 1050℃ 이하의 저온의 상기 공정 과정, 혹은 1050℃ 이상의 고온의 상기 공정 과정을 시행함으로써, 게터링에 필요한 BMD가 충분히 형성되어, 충분한 IG능(能)을 발휘시켜 디바이스 수율을 향상시키는 것이 가능한 반도체 디바이스의 제조 방법을 제안한다.
더욱이, 발명자들은 1050℃ 이하의 저온의 디바이스 제조 공정, 혹은 1050℃ 이상의 고온 공정 과정에 의한 디바이스 제조 공정에 있어서도 충분한 게터링 효과(IG)를 발휘할 수 있는 반도체 실리콘 에피택셜 웨이퍼의 제공을 목적으로 하고, 인상한 채로의 실리콘 단결정 잉곳 자체에 게터링능을 부여하는 것에 착안하여, 여러가지로 검토한 결과, 전술한 웨이퍼의 열처리와 동일한 수단이 채용 가능하고, 디바이스 제조 공정에 있어서의 공정 온도에 따라서 열처리 시간을 선택하여 CZ법을 이용한 인상 후에 650℃∼900℃의 저온 열처리를 하면, 실리콘 웨이퍼로 분할한후 EG 효과를 기대할 수 있는 처리를 시행하지 않고, 에피택셜막을 형성한 비저항이 10 mΩ·cm 이상인 에피택셜 웨이퍼에서도 1050℃를 경계로 저온 또는 고온의 어느쪽 디바이스 공정에 있어서도 충분한 게터링(IG) 효과를 얻을 수 있는 것을 지견하여, 본 발명을 완성하였다.
따라서, 본 발명은 비저항이 10 mΩ·cm 이상인 p 형(B 도핑) CZ-Si 웨이퍼를 얻도록 B 농도를 제어하여 CZ 법으로써 인상한 실리콘 단결정 잉곳에 저온 열처리를 행하기만 하여도 좋고, 에피택셜막의 형성시의 열편력(熱遍歷)을 받더라도 소실하지 않는 게터링능을 부여하는 것으로, 디바이스 공정에서의 열처리 공정에서 게터링에 충분한 BMD가 형성되어, 각종 오염에 대한 충분한 IG 능을 갖는 반도체 실리콘 에피택셜 웨이퍼를 얻을 수 있어, 웨이퍼로 분할한 후에 EG 효과를 기대할 수 있는 처리를 일체 시행할 필요가 없으므로 공정을 간소화할 수 있다.
즉, 본 발명은 반도체 실리콘 에피택셜 웨이퍼에 디바이스의 구성에 따른 공정 과정을 시행하는 반도체 디바이스의 제조 방법에 있어서, 비저항이 10 mΩ·cm 이상인 p형(B 도핑) CZ-Si 웨이퍼를 얻기 위해 B 농도를 제어하여 CZ 법을 이용하여 인상한 실리콘 단결정 잉곳에 650℃ 내지 900℃의 온도에서 3시간 이상의 열처리를 하거나, 700℃ 내지 900℃의 온도에서 바람직하게는 3시간 이하의 열처리를 하고, 그 후 실리콘 웨이퍼로 분할한 후 EG 효과를 기대할 수 있는 처리를 시행하지 않고 그 후 웨이퍼의 한면 또는 양면을 경면 연마하여, 소정의 표면에 기상 성장법으로써 에피택셜막을 형성한 반도체 실리콘 에피택셜 웨이퍼에 1050℃ 이하의 저온의 상기 공정 과정, 혹은 1050℃ 이상의 고온의 상기 공정 과정을 행함으로써, 게터링에 필요한 BMD가 충분히 형성되어 충분한 IG능을 발휘시켜 디바이스 수율을 향상시키는 것이 가능한 반도체 디바이스의 제조 방법이다.
본 발명은 발명자들이, p 형 CZ-Si 웨이퍼에 에피택셜막을 형성하기 전에 각종 저온 열처리를 행한 후, 에피택셜막을 형성한 후의 에피택셜 웨이퍼에 도 1에 나타내는 패턴의 저온 공정 열 시뮬레이션을 시행하여, BMD 발생 작용을 조사한 결과, 650℃∼900℃에서 바람직하게는 3시간 이상의 조건으로 에피택셜막을 형성하기 전에 저온 열처리를 행하면, 비저항이 10 mΩ·cm 이상의 에피택셜 웨이퍼라도, 저온의 디바이스 공정에서도 충분한 게터링(IG) 효과를 얻을 수 있는 것, 또한 도 2에 나타내는 패턴의 고온 공정 과정의 열 시뮬레이션을 시행한 후의 BMD 발생 작용을 조사한 결과(도 4 참조), 700℃∼900℃에서 3시간 이하의 조건으로 에피택셜 막 형성전에 저온 열처리를 행하면, 비저항이 10 mΩ·cm 이상의 에피택셜 웨이퍼에서도, 고온의 디바이스 공정으로 충분한 게터링(IG) 효과를 얻을 수 있는 것을 명백하게 한 것이다.
본 발명은 에피택셜 성장 공정 전에 1단의 저온 웨이퍼 열처리를 행하는 것을 특징으로 하며, 저비용으로 대량의 웨이퍼 처리가 가능하고, 저온 공정 혹은 고온 공정에도 충분히 대응 가능하고, 전술한 종래의 어느쪽의 처리 방법과도, 기판의 산소 농도, 비저항 및 열처리 온도, 시간, 분위기가 다른 신규 발명이다.
또한, 발명자들은 CZ 법으로써 B 농도를 제어하여 인상한 실리콘 단결정 잉곳에 여러가지의 저온 열처리를 행한 후, 웨이퍼로 분할하고, 그 웨이퍼를 경면 연마하고, 또 에피택셜막이 성형된 p 형 CZ-Si 웨이퍼에 도 1에 나타내는 패턴의 저온 공정열 시뮬레이션을 시행하여, BMD 발생 작용을 조사한 결과, 650℃∼900℃에서 바람직하게는 3시간 이상의 조건으로 인상한 후의 잉곳에 저온 열처리를 행하면, 실리콘 웨이퍼로 분할한 후 EG 효과를 기대할 수 있는 처리를 시행하지 않고 비저항이 10 mΩ·cm 이상인 에피택셜 웨이퍼라도 저온의 디바이스 공정에 있어서도 충분한 게터링(IG) 효과를 얻을 수 있다. 또한, 도 2에 나타내는 패턴의 고온 공정 과정의 열 시뮬레이션을 시행한 후 BMD 발생 작용을 조사한 결과(도 6 참조), 700℃∼900℃에서 바람직하게는 3시간 이하의 조건으로 인상한 후의 잉곳에 저온 열처리를 하면, 마찬가지로 비저항이 10 mΩ·cm 이상의 에피택셜 웨이퍼에 있어서도, 고온의 디바이스 공정에서 충분한 게터링(IG) 효과를 얻을 수 있는 것을 확인하였다. 즉, 후술의 웨이퍼에의 열처리 조건 등 실시예도 모두, 단결정 잉곳에의 열처리와 동일한 것을 확인하였다.
본 발명에 있어서, 기판의 비저항을 10 mΩ·cm 이상으로 하는 것은, 10 mΩ·cm 미만에서는 이미 설명한 대로 고농도의 B의 효과에 의해 산소 석출이 매우 촉진되기 때문에, 에피택셜 증팍시의 열 이력의 영향이 없고, 에피택셜막 형성전의 열처리 없이, 저온 공정의 지극히 초기에 게터링에 충분한 BMD가 형성되기 때문이고, 10 mΩ·cm 이상의 기판에 있어서는 에피택셜 막 형성시의 열 이력에 의해, 산소 석출이 상당히 억제되기 때문에 충분한 BMD를 얻기 위해서는 본 발명에 의한 에피택셜막 형성전의 열처리가 불가결하기 때문이다.
본 발명에 있어서, 기판의 산소 농도에 관해서는, 12×1017atoms/㎤ 이상인 것이 바람직하다. 12×1017atoms/㎤ 보다 저산소측에서는, 650℃∼900℃에서 3시간 이상의 열처리 조건에서는, 충분한 BMD 를 얻을 수 없고, 도 5에 나타내는 바와 같이, 12×1017atoms/㎤ 이상의 기판에서 충분한 BMD는 도 1에 나타내는 패턴의 저온 공정 열 시뮬레이션 후에 관찰된 것에 따른다.
본 발명에 있어서, 저온 공정용 웨이퍼에 시행하는 열처리 온도는, 650℃ 미만에서는 산소 석출핵을 에피택셜 막 형성시의 고온 열이력으로 축소되지 않는 사이즈까지 성장시키는 데 장시간의 열처리가 필요하기 때문에 바람직하지 않고, 900℃를 넘으면 온도가 지나치게 높고, 충분한 밀도의 산소 석출핵의 성장이 일어나지 않아, 그 효과를 얻을 수 없기 때문에 650℃ 이상, 900℃ 이하로 한다.
저온 공정용 웨이퍼에 시행하는 열처리 시간은, 상기의 온도 조건에서, 저온 공정에서도 게터링에 충분한 밀도의 5×104개/㎠ 이상의 BMD를 얻기 위해서는, 3시간 이상이 바람직하다.
본 발명에 있어서, 고온 공정용 웨이퍼에 시행하는 열처리 온도는, 700℃ 미만에서는 산소 석출핵을 에피택셜막 형성시의 고온 열이력으로 축소되지 않는 사이즈까지 성장시키는 데, 장시간의 열처리가 필요하기 때문에 바람직하지 않고, 900℃를 넘으면 온도가 지나치게 높아, 충분한 밀도의 산소 석출핵의 성장이 일어나지 않고, 그 효과를 얻을 수 없기 때문에, 700℃ 이상, 900℃ 이하로 한다.
고온 공정용 웨이퍼에 시행하는 열처리 시간은, 700℃의 열처리에 있어서도 3시간 이하의 처리로, 게터링에 충분한 밀도의 BMD(>5×104개/㎠)를 얻을 수 있으므로 3시간 이하로 한다.
또, 5×105개/㎠ 이상의 BMD가 고온 공정 과정의 열 시뮬레이션에서 발생하는 에피택셜 웨이퍼에서는 과잉 산소 석출에 기인한 누출 전위(slippage dislocation)가 열 시뮬레이션 후에 웨이퍼의 중심부에서 관찰되었다. 이 누출전위는 디바이스의 특성에 악영향을 미친다고 알려져 있다. 따라서, 고온의 디바이스 공정의 경우, BMD 밀도는 공정에서의 누출 전위 발생의 문제때문에 5×105개/㎠ 이하, 보다 바람직하게는 1×105개/㎠ 이하로 할 필요가 있는 것이 분명해졌다.
열처리 시간이 3시간 이하인 경우에도, 산소 농도가 15×1017atoms/㎤(old ASTM)인 기판에서는, 800℃에서 2시간 및 3시간의 에피택셜 성장전의 저온 열처리를 행한 웨이퍼이면 열 시뮬레이션 후에 5×105개/㎠이상의 BMD가 형성되고, 또한 누출 전위도 웨이퍼 중심부에서 관찰되었다. 단지 이 경우, 기판의 산소 농도를 조정함으로써, BMD 밀도의 최적화가 가능하고, 도 8에 도시하는 바와 같이 기판의 산소 농도를 낮춤으로써 최적의 BMD 밀도를 얻을 수 있고, 또한 누출 전위의 발생도 막을 수 있는 것이 확인되었다. 바람직한 기판의 산소 농도는 10∼15×1017atoms/㎤(old ASTM)이다.
분위기는, 1000℃ 이상의 고온에서의 산소 분위기에서는 표면 산화막 형 성에 수반되는 벌크 중으로의 격자간 실리콘 원자의 주입이 일어나, 산소 석출이 비산화성 분위기에 비하여 억제되지만, 900℃ 이하에서는 산소 분위기에서도 그다지 산화막의 성장이 일어나지 않고, 산소 분위기에서도 질소 분위기에서도 효과에 차는 보이지 않는 것과, 또한 본 발명에 의한 열처리에서는, 산화막 신뢰성 등의 에피택셜의 양호한 품질에 관해서, 저온 공정 열 시뮬레이션 및 고온 공정 과정의 열 시뮬레이션 후에 있어서도 전혀 영향을 미치지 않는 것을 확인하였으므로, 산소 혹은 질소 및 그 혼합 가스 분위기가 바람직하다.
실시예 1
외경 6 인치의 p(100) B 도핑(비저항 10 Ω·cm)에서 초기 산소 농도가, 12×1017atoms/㎤, 13×1017atoms/㎤, 14×1017atoms/㎤, 15×1017atoms/㎤(old ASTM)의 CZ-Si 웨이퍼를 준비하고, 이들 웨이퍼에 600℃×5 hr, 650℃× 5 hr, 700℃×1 hr, 700℃×3 hr, 800℃×1 hr, 800℃×3 hr, 900℃×3 hr, 950℃×3 hr의열처리를 에피택셜막 형성전에 질소 분위기 중에서 행하고, 열처리를 행하지 않은 웨이퍼도 포함하여 이들 웨이퍼에 낱장식 CVD 노(爐)에서 850℃의 노(爐) 내에 웨이퍼를 세트하여, 150 ℃/분으로 1150℃까지 온도 상승시키고, HCl로 에칭한 후, 1050℃에서 SiHCl3가스를 사용하여, 에피택셜의 비저항이 10 Ω·cm 이고 에피택셜 두께가 3 ㎛인 에피택셜막을 형성하여, 에피택셜 웨이퍼를 제작하였다.
이들 에피택셜 웨이퍼에 도 1에 나타내는 패턴의 저온 공정 열 시뮬레이션을 시행하고, 그 후 웨이퍼에 선택 에칭(Wright Etch 5분)을 하여, BMD 밀도를 광학 현미경으로 계측하였다. 그 결과를 도 5에 나타낸다.
도 5에 나타내는 바와 같이, 600℃에서 5시간 및 950℃에서 3시간의 열처리로는 충분한 BMD를 얻을 수 없었지만, 650℃에서 5시간, 700℃, 800℃ 및 900℃에서 3시간의 예열 처리를 한 것에서는, 도 1에 나타내는 패턴의 저온 공정열 시뮬레이션에서 게터링에 충분한 5×104개/㎠ 이상의 BMD가 관찰되었다.
또한, 초기 산소 농도가 15×1017atoms/㎤이고, 질소 분위기 중에서 800℃, 3시간의 에피택셜막 형성전에 열처리를 한 에피택셜 웨이퍼에 실제로 Ni(1×1012atoms/㎠)의 고의 오염을 행한 후, 동일 저온 공정 열 시뮬레이션을 행하여, 시뮬레이션 후에 MOS·Ct에 의한 발생 라이프 타임을 측정하였다. 결과를 도 7에 나타낸다.
발생 라이프 타임은 오염을 행하고 있지 않은 웨이퍼와 차가 보이지 않으므로 양호하고, 적절한 에피택셜막 형성전에 열처리를 한 웨이퍼에서는 저온 공정에서 충분한 게터링(IG) 효과가 있는 것이 확인되었다.
실시예 2
외경 8 인치 p(100) B 도핑(비저항 10 Ω·cm)으로 초기 산소 농도가,
15×1017atoms/㎤(old ASTM)의 CZ-Si 웨이퍼를 준비하여, 이들 웨이퍼에
1) 650℃×3 hr, 650℃×5 hr,
2) 700℃×1 hr, 700℃×3 hr, 700℃×5 hr,
3) 750℃×1 hr, 750℃×2 hr, 750℃×3 hr, 750℃×5 hr,
4) 800℃×0.5 hr, 800℃×1 hr, 800℃×2 hr, 800℃×3 hr, 800℃×5 hr,
5) 850℃×0.5 hr, 850℃×1 hr, 850℃×2 hr, 850℃×3 hr, 850℃×5 hr,
6) 900℃×0.5 hr, 900℃×3 hr, 900℃×5 hr,
7) 950℃×0.5 hr, 950℃×3 hr, 950℃×5 hr,
의 열처리를 에피택셜막 형성 공정 전에 질소 분위기에서 행하고, 이들 웨이퍼에 낱장식 CVD 노(爐)에서 850℃의 노(爐) 내에 웨이퍼를 세트하여, 150℃/분으로 1150℃까지 온도 상승시키고, HCl로 에칭한 후, 1050℃에서 SiHCl3가스를 사용하여, 에피택셜의 비저항이 10 Ω·cm이고 에피택셜층의 두께가 3 ㎛인 에피택셜막을 형성하여, 에피택셜 웨이퍼를 제작하였다.
이들 에피택셜 웨이퍼에 도 2에 나타내는 패턴의 고온 공정 과정의 열 시뮬레이션을 시행하고, 그 후 웨이퍼에 선택 에칭(Wright Etch 5분)을 행하여, BMD 밀도를 광학 현미경으로 계측하였다. 그 결과를 도 6에 나타낸다.
도 6에 나타내는 바와 같이, 650℃ 및 950℃에서는 5시간의 예열 처리로도 충분한 BMD를 얻을 수 없지만, 700℃, 750℃, 800℃, 850℃ 및 900℃에서 3시간 이하의 예열 처리를 행한 것에서는, 도 2에 나타내는 패턴의 반도체 디바이스 공정인 고온 공정 과정의 열 시뮬레이션에 있어서, 게터링(IG)에 충분한 5×104 개/㎠ 이상의 BMD가 관찰되었다. 그러나, 800℃에서 2시간 및 3시간의 예열 처리를 행한 것에서는, 5×105개/㎠ 이상의 BMD가 관찰되고, 과잉 석출에 의한 전위가 웨이퍼 중앙부에 관찰되었다. 게터링(IG)에 충분하고 또한 전위가 발생하지 않는 BMD 적정 영역은, 5×104∼5×105개/㎠이다.
실시예 3
다음에, 외경 8 인치 p(100) B 도핑(비저항 10 Ω·cm)에서 초기 산소 농도가, 13∼16×1017atoms/㎤(old ASTM)의 범위의 CZ-Si 웨이퍼를 준비하여, 이들 웨이퍼에 800℃×2 hr의 열처리를 에피택셜막 형성 공정 전에 질소 분위기에서 행하고, 이들 웨이퍼에 낱장식 CVD 노에서 850℃의 노 내에 웨이퍼를 세트하여, 150℃/분으로 1150℃까지 온도 상승시켜 HCl로 에칭한 후, 1050℃에서 SiHCl3가스를 사용하여 에피택셜의 비저항이 10 Ω.cm이고 에피택셜막이 3 ㎛인 에피택셜막을 형성하고, 에피택셜 웨이퍼를 제작하였다.
이 에피택셜 웨이퍼에 도 2에 나타내는 패턴의 고온 공정 과정의 열 시뮬레이션을 시행하고, 그 후 웨이퍼에 선택 에칭(Wright Etch 5분)을 행하여, BMD 밀도를 광학 현미경으로 계측하였다. 그 결과를 도 8에 나타낸다.
도 8에 도시되는 바와 같이, 800℃ 2시간의 예열 처리에서는, 초기 산소 농도가 13.8×1017atoms/㎤(old ASTM)의 CZ-Si 웨이퍼의 BMD 밀도는, BMD 적정 영역 내에 있고, 전위의 발생도 없는 것이 확인되었다. 그러나, 초기 산소 농도가 14.8과 15.5×1017atoms/㎤(old ASTM)의 CZ-Si 웨이퍼는 도 6의 결과와 마찬가지로 고밀도의 BMD가 발생하고, 또한 석출 과다에 의한 누출 전위가 관찰되었다. 따라서, 본 발명의 범위내의 열처리에서 BMD 밀도가 상한을 넘는 경우는 초기 산소 농도의 최적화로 적절한 밀도의 BMD를 형성하는 것이 가능하다.
본 발명은 저온 디바이스 공정 혹은 고온 디바이스 공정에서는 충분한 게터링 효과(IC)를 기대할 수 없는 비저항이 10 mΩ·cm 이상인 p 형(B 도핑) CZ-Si 웨이퍼에 게터링능을 부여하는 것으로, CZ 법으로써 인상한 잉곳에 소정의 저온 열처리를 행함으로써, 혹은 에피택셜막을 형성하기 전에 디바이스 제조 공정에서의 공정 온도에 따라 열처리 시간을 선택하여 적당한 열처리를 행함으로써, 저온 디바이스 공정 혹은 고온 디바이스 공정에서도 충분한 BMD를 발생시킬 수 있어, 공정에서 중금속 오염이 있었던 경우에도 충분히 게터링하는 것이 가능하게 된다. 또한, 본 발명의 열처리 조건에서는, 산소 석출 과다에 의한 공정 중에서의 누출 전위의 발생도 방지할 수 있다.
또한, 차세대의 12 인치 웨이퍼에서는 평면도의 문제로부터 양면 경면 연마 마무리가 되는 것이 예측되고 있지만, 웨이퍼 이면으로의 PBS(Poly-Si Back Seal) 혹은 BSD(Back Side Damage)라고 하는 EG(Extrinsic Gettering)의 부여를 위해서는 복잡한 가공 공정이 필요하다. 그러나, 본 발명은 양면이 경면 연마 마무리된 경우에도 단순한 공정으로 에피택셜 웨이퍼에 충분한 게터링 효과(IG 효과)를 부여하는 것이 가능하다.
또한, 지금까지 통상의 CZ-Si 웨이퍼에서 행하여지고 있는 DZ-IG 처리에 비하여 표면 근방의 디바이스 활성층의 완전성은 에피택셜로 확보되기 때문에 고온 열처리가 필요하고, 1단의 저온 열처리로 충분하기 때문에 저비용으로 열처리를 할 수 있다. 예컨대, 전술한 에피택셜 공정 중에 에피택셜 노(爐)에서 하는 처리(일본 특허 공개 공보 평8-97220호)에서는 대량 처리가 곤란하지만, 본 발명에 따른 방법은 통상의 열처리 노(爐)에서 행하기 때문에, 한번에 대량의 웨이퍼 처리가 가능하고, 또한 에피택셜 성장 공정 자체의 처리량에는 전혀 영향을 미치지 않는 이점이 있다.

Claims (6)

  1. 기판의 비저항이 10 mΩ·cm 이상이고 산소 농도가 14.4×1017atoms/㎤(old ASTM) 이하인 p 형(B 도핑) CZ-Si 웨이퍼에 산소 또는 질소 분위기, 또는 이들의 혼합 가스 분위기에서 650℃ 내지 900℃의 온도로 열처리를 행하여 1050℃ 이하의 저온의 디바이스 제조 공정에서 5×104개/㎠ ∼ 5×105개/㎠ 의 BMD가 생성 가능한 BMD 핵을 형성하고, 그 후 웨이퍼의 한면 또는 양면을 경면 연마하고, 적어도 하나의 연마된 표면에 기상 성장법을 이용하여 에피택셜막을 형성하는 것을 특징으로 하는 반도체 실리콘 에피택셜 웨이퍼의 제조 방법.
  2. 기판의 비저항이 10 mΩ·cm 이상이고 산소 농도가 14.4×1017atoms/㎤(old ASTM) 이하인 p 형(B 도핑) CZ-Si 웨이퍼에 산소 또는 질소 분위기, 또는 이들의 혼합 가스 분위기에서 700℃ 내지 900℃의 온도로 열처리를 행하여 1050℃ 이상의 고온의 디바이스 제조 공정에서 5×104개/㎠ ∼ 5×105개/㎠ 의 BMD가 생성 가능한 BMD 핵을 형성하고, 그 후 웨이퍼의 한면 또는 양면을 경면 연마하고, 적어도 하나의 연마된 표면에 기상 성장법을 이용하여 에피택셜막을 형성하는 것을 특징으로 하는 반도체 실리콘 에피택셜 웨이퍼의 제조 방법.
  3. 비저항이 10 mΩ·cm 이상인 p 형(B 도핑) CZ-Si 웨이퍼를 얻기 위해 B 농도를 제어하여 CZ 법으로써 인상하여 취출한 실리콘 단결정 잉곳에 650℃ 내지 900℃의 온도에서 열처리를 행하여 1050℃ 이하의 저온의 디바이스 제조 공정에서 게터링에 충분한 BMD를 형성할 수 있는 BMD 핵을 형성하고, 실리콘 웨이퍼로 분할한 후 EG 효과를 기대할 수 있는 처리를 시행하지 않고 웨이퍼의 한면 또는 양면을 경면 연마하고, 적어도 하나의 연마된 표면에 기상 성장법을 이용하여 에피택셜 막을 형성하는 것을 특징으로 하는 반도체 실리콘 에피택셜 웨이퍼의 제조 방법.
  4. 비저항이 10 mΩ·cm 이상인 p 형(B 도핑) CZ-Si 웨이퍼를 얻기 위해 B 농도를 제어하여 CZ 법으로써 인상하여 취출한 실리콘 단결정 잉곳에 700℃ 내지 900℃의 온도에서 열처리를 행하여 1050℃ 이상의 고온의 디바이스 제조 공정에서 게터링에 충분한 BMD를 형성할 수 있는 BMD 핵을 형성하고, 실리콘 웨이퍼로 분할한 후 EG 효과를 기대할 수 있는 처리는 시행하지 않고 웨이퍼의 한면 또는 양면을 경면 연마하고, 적어도 하나의 연마된 표면에 기상 성장법을 이용하여 에피택셜막을 형성하는 것을 특징으로 하는 반도체 실리콘 에피택셜 웨이퍼의 제조 방법.
  5. 제7항 또는 제8항에 있어서, 디바이스 제조 공정에 의해 생성되는 BMD 밀도가 5×104개/㎠∼5×105개/㎠인 것을 특징으로 하는 반도체 실리콘 에피택셜 웨이퍼의 제조 방법.
  6. 제7항 또는 제8항에 있어서, 잉곳의 산소 농도는 10~15×1017atoms/㎤(old ASTM)인 것을 특징으로 하는 반도체 실리콘 에피택셜 웨이퍼의 제조 방법.
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