WO1998025299A1 - Procede de fabrication d'une tranche epitaxiee semi-conductrice de silicium et d'un dispositif semi-conducteur - Google Patents

Procede de fabrication d'une tranche epitaxiee semi-conductrice de silicium et d'un dispositif semi-conducteur Download PDF

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Shinsuke Sadamitsu
Tooru Nagashima
Yasuo Koike
Masaharu Ninomiya
Takeshi Kii
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Sumitomo Metal Industries., Ltd.
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    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02—Heat treatment

Definitions

  • the present invention relates to a manufacturing method for imparting gettering capability to silicon epitaxial wafers used as substrates for various semiconductor devices, and performing a predetermined low-temperature heat treatment on the pulled silicon single crystal ingot. Or by subjecting the wafer to a predetermined low-temperature heat treatment before forming the epitaxial film,
  • BMD Bit Micro Defect
  • the present invention relates to a semiconductor silicon epitaxial wafer which can be exhibited and improve the device yield, and a method of manufacturing a semiconductor device.
  • silicon single crystals grown by the Czochralski method or the magnetic Czochralski method are dotted with many oxygen precipitation nuclei that can be a gettering ability of contamination.
  • These oxygen precipitate nuclei are introduced during the process of growing silicon single crystals. The more oxygen content, the more the oxygen precipitate nuclei are scattered.
  • IG such as DZ (Denuded Zone) -IG has been widely used.
  • next-generation devices 64 MB and 256 MB DRAM generations
  • the possibility of serious use of epitaxy wafers is extremely high due to the problem of Grown-in defects.
  • the epitaxy is the most promising.
  • DZ-IG processing has been widely used so far, and this method is to heat the wafers at a high temperature of about 1100 ° C to 1200 ° C. It diffuses oxygen near the wafer surface outward to reduce interstitial oxygen, which is the core of micro defects, and forms a defect-free DZ (Denuded Zone) layer in the device active region. After that, a low-temperature heat treatment at 600 ° C to 900 ° C is performed. Is being done. However, in DZ-IG processing, a Grown-in defect exists in the device active area.
  • Figure 3 shows that the initial oxygen concentration of a p (100) B-doped substrate with an outer diameter of 8 inches was
  • FIG. 4 shows the results of a comparison of the oxygen precipitation behavior between an epitaxial wafer and a polished wafer under a high-temperature process flow.
  • Figure 4 shows a p (100) B-doped substrate with an outer diameter of 8 inches, two types of substrate resistivity, 10 ⁇ 20 ⁇ ( ⁇ +) and 10 ⁇ ( ⁇ -), and an initial oxygen concentration of ll ⁇
  • a selective etch (Wright Etch 5 minutes) was performed on the wafer, and the BMD density was measured with an optical microscope.
  • oxygen precipitates grow from oxygen precipitate nuclei due to the high-temperature heat treatment in the process, and a sufficient IG effect is exhibited.
  • a method of performing heat treatment before epitaxial growth to obtain a sufficient IG effect has already been studied.H. Tsuya et al .: APPI.Phys.Lett. 36 (1980) 658.
  • a heat treatment condition of 16 to 64 hours in an oxygen atmosphere at a temperature of from 1 to 1150 ° C has been studied, and it has been shown that a heat treatment of 820 ° C for 16 hours is effective for gettering. ing.
  • the evaluation of the BMD was performed after heat treatment at 1140 ° C for 2 hours assuming a high temperature process, and the effect of the low temperature process was not clear, and the heat treatment time was extremely long at 16 hours or more.
  • Japanese Patent Publication No. 4-56800 reports a two-step heat treatment method in which a low-temperature heat treatment (500 to 900 ° C) and a high-temperature heat treatment (1000 to 1100 ° C) are added before epitaxial growth.
  • a low-temperature heat treatment 500 to 900 ° C
  • a high-temperature heat treatment 1000 to 1100 ° C
  • Japanese Patent Application Laid-Open No. 8-97220 discloses that during the heating process of the epitaxial growth process, the heating rate is set to 15 ° C / min or less in the temperature range of 800 ° C to 1000 ° C, or A method of holding at a temperature for 5 to 100 minutes has been proposed. This method has a problem in the current situation where the throughput of the epitaxy is clearly reduced and the stable production of epitaxy wafers is required at low cost.
  • the present invention provides a device manufacturing process using a low-temperature process flow of 1050 ° C or lower, or a device manufacturing process using a high-temperature process flow of 1050 ° C or higher.
  • the purpose of the present invention is to provide a semiconductor silicon epitaxial wafer that can exhibit a sufficient gettering effect (IG) and improve the device yield, and a method of manufacturing a semiconductor device.
  • the present invention also simplifies the process as much as possible in order to reduce the cost, and does not perform any processing that can be expected to have EG effect after cutting out the wafers, but only the processing for pulling up by the CZ method.
  • the purpose of the present invention is to provide a semiconductor silicon epitaxial wafer that can exhibit a sufficient gettering effect (IG) even in a device manufacturing process and improve device yield, and a method of manufacturing a semiconductor device.
  • the present inventors have developed a semiconductor silicon epitaxial wafer that can exhibit a sufficient gettering effect (IG) even in a device manufacturing process at a low temperature of 1050 ° C or lower or a device manufacturing process using a high-temperature process flow of 1050 ° C or higher.
  • IG gettering effect
  • a low-temperature heat treatment at 650 ° C to 900 ° C is performed before the epitaxial film formation, even if the epitaxial wafer has a specific resistance of lOmQ.cm or more, it can be used in either low-temperature or high-temperature device processes at 1050 ° C or below.
  • the inventors have found that a sufficient gettering (IG) effect can be obtained, and have completed the present invention.
  • an epitaxy film is formed to form a BMD sufficient for gettering in a heat treatment process in a low-temperature device process. It has been found that a semiconductor silicon epitaxial wafer having sufficient IG capability can be obtained.
  • the inventors similarly performed a heat treatment at a temperature of 700 ° C. to 900 ° C., preferably for 3 hours or less, in the above-mentioned atmosphere before forming an epitaxial film on the wafer. It has been found that by forming a epitaxial film, a BMD sufficient for gettering is formed in a heat treatment process in a high-temperature device process, a semiconductor silicon epitaxial wafer having a sufficient IG effect is obtained, and device yield is improved.
  • a heat treatment at a temperature of 700 ° C. to 900 ° C., preferably for 3 hours or less
  • the inventors of the present invention provide a method of manufacturing a semiconductor device in which a semiconductor silicon epitaxial wafer is subjected to a process flow according to a device configuration, wherein a specific resistance cut out and molded into the wafer is ⁇ ⁇ ' ⁇ or more.
  • ⁇ -type (doped) CZ-Si wafer is heat-treated at a temperature of 650 ° C or more and 900 ° C or less, preferably for 3 hours or more, or at a temperature of 700 ° C or more and 900 ° C or less.
  • heat treatment is performed for 3 hours or less, and thereafter, the above-mentioned process flow at a low temperature of 1050 ° C or less or the above-mentioned process port at a high temperature of 1050 ° C or more is applied to a semiconductor silicon epitaxial wafer formed by epitaxy.
  • the necessary and sufficient BMD for gettering is formed.
  • the inventors have developed a semiconductor silicon epitaxial wafer that can exhibit a sufficient gettering effect (IG) even in a device manufacturing process at a low temperature of 1050 ° C or lower or a device manufacturing process using a high-temperature process flow of 1050 ° C or higher.
  • IG gettering effect
  • the present invention provides a low-temperature heat treatment for a silicon single crystal ingot pulled up by the CZ method while controlling the B concentration to obtain a p-type (B-doped) CZ-Si wafer with a specific resistance of lOmQ'cm or more.
  • the gettering ability that does not disappear even when subjected to the thermal history during the formation of the epitaxial film is provided.BMD sufficient for gettering is formed in the heat treatment process in the device process, and various As a result, a semiconductor silicon epitaxial wafer having sufficient IG performance against contamination can be obtained, and it is not necessary to perform any processing that can be expected to have an EG effect after cutting and molding the wafer, thereby simplifying the process.
  • the present invention provides a method for manufacturing a semiconductor device, in which a semiconductor silicon epitaxial wafer is subjected to a process flow according to the device configuration, to obtain a p-type (B-doped) CZ-Si wafer having a specific resistance of lOmQ.cm or more. 650 ° C or more and 900 ° C or less to the silicon single crystal ingot pulled up by CZ method while controlling the B concentration Heat treatment at the following temperature for 3 hours or more, or heat treatment at a temperature of 700 ° C or more and 900 ° C or less, preferably for 3 hours or less, and then cut and formed into a silicon wafer, and then the EG effect is improved.
  • one or both sides of the wafer are mirror-polished, and a predetermined surface is epitaxially deposited by vapor phase epitaxy.
  • a predetermined surface is epitaxially deposited by vapor phase epitaxy.
  • FIG. 1 is a graph showing a thermal simulation pattern of a low-temperature process used in an experiment of the present invention.
  • FIG. 2 is a graph showing a thermal simulation pattern of a high-temperature process which is a semiconductor device process used in this experiment.
  • Figure 3 shows the low-temperature process thermal simulation of Figure 1 on various epitaxial wafers with different initial oxygen concentrations and specific resistances on an 8-inch substrate, and then performs selective etching on the wafers and measures the BMD density with an optical microscope.
  • 7 is a graph showing initial results of initial oxygen concentration and BMD density.
  • Figure 4 shows an 8-inch p (100) B-doped CZ-Si substrate with a specific resistance of the substrate.
  • a selective etch (Wright Etch 5 minutes) is performed on the wafer, and the BMD density is measured optically. It is a graph of the initial oxygen concentration and BMD density which show the result measured with the microscope. Figure 5 shows that various thermal treatments were applied to various wafers with different initial oxygen concentrations on a 6-inch substrate to produce epitaxy wafers, and then the low-temperature process thermal simulation in Figure 1 was performed.
  • Fig. 7 is a graph of initial oxygen concentration and BMD density showing the results of selective etching performed on A-8 and measurement of BMD density with an optical microscope.
  • Figure 6 is a ⁇ E one tooth of 8 Inchi of p (100) B de one flop de (resistivity 10Q.Cm) initial oxygen concentration in the CZ-Si substrate 15X 10l 7 atoms / cm 3 ( old ASTM)
  • B de one flop de resistivity 10Q.Cm initial oxygen concentration in the CZ-Si substrate 15X 10l 7 atoms / cm 3
  • FIG. Heat treatment and selective etching Wright Etch 5 min
  • BMD density measured with an optical microscope. This is a rough graph of the pre-heat treatment time and BMD density under various conditions.
  • Figure 7 shows the results of the low-temperature process thermal simulation in the example.
  • 5 is a graph showing the results of measuring the lifetime generated by the MOS-Ct method.
  • Figure 8 shows an 8-inch p (100) B doped (specific resistance 10 Q.cm) CZ-Si substrate with wafers with different initial oxygen concentrations, heat treated at 800 ° C for 2 hours. After that, epitaxy wafers with epitaxy thickness of 3 ⁇ were grown, and these epitaxy wafers were subjected to the thermal simulation of the high-temperature process flow shown in Fig. 2 and selected etching was performed on the wafers (Wright Etch for 5 minutes) is a graph of the initial oxygen concentration and the BMD density, showing the results of measuring the BMD density with an optical microscope.
  • the present invention is based on the fact that the present inventors have performed various low-temperature heat treatments before forming an epitaxial film on a p-type CZ-Si wafer, and then performed an epitaxy film after forming an epitaxial film on the p-type CZ-Si wafer.
  • the temperature was 650 ° C to 900 ° C, preferably for 3 hours or more.
  • IG gettering
  • the present invention is characterized in that a single-stage low-temperature wafer heat treatment is performed before the epitaxial growth process, so that a large amount of wafer processing can be performed at low cost, and the low-temperature or high-temperature process can be performed.
  • This is a novel invention that can sufficiently cope with any of the above-mentioned conventional processing methods and differs in the oxygen concentration of the substrate, the specific resistance, the heat treatment temperature, the time, and the atmosphere.
  • the inventors performed various low-temperature heat treatments on the silicon single crystal ingot pulled up while controlling the B concentration by the CZ method, and then cut out and formed a mirror, polished the mirror surface, and formed an epitaxy film.
  • the p-type CZ-Si wafer was subjected to a low-temperature process thermal simulation of the pattern shown in Fig. 1, and the BMD generation behavior was investigated.As a result, the temperature was raised at 650 ° C to 900 ° C, preferably for 3 hours or more.
  • a low temperature heat treatment is applied to the ingot, the silicon wafer is cut out and molded, and then a treatment that can expect the EG effect is not performed.Epiaxial wafers with specific resistance of ⁇ 'cm or more can be used in low temperature device processes. In addition, a sufficient gettering (IG) effect was obtained, and the BMD generation behavior was investigated after thermal simulation of the high-temperature process flow of the pattern shown in Fig. 2 ( 6), and if low temperature heat treatment is applied to the ingot after lifting under conditions of 700 ° C to 900 ° C, preferably for 3 hours or less, similarly for epitaxy wafers with specific resistance of lOmQ.cm or more.
  • IG gettering
  • the specific resistance of the substrate is set to 10 ⁇ ⁇ ⁇ or more when lOmQ.cm or less, as described above, because the effect of high-concentration B promotes abnormal precipitation of oxygen, which is an epitaxy. This is because there is no influence of the thermal history at the time of deposition, and a BMD sufficient for gettering is formed at the very beginning of the low-temperature process without heat treatment before the epitaxial film formation.For substrates with lOmQ.cm or more, Oxygen precipitation is considerably suppressed by the thermal history at the time of the epitaxial film formation, so that the heat treatment before the epitaxial film formation according to the present invention is indispensable to obtain a sufficient BMD.
  • the oxygen concentration of the substrate is preferably 12 ⁇ 10 17 atoms / cm 3 or more.
  • the heat treatment temperature applied to the wafer for the low-temperature process is lower than 650 ° C
  • a long-time heat treatment is required to grow the oxygen precipitation nuclei to a size that does not shrink due to the high-temperature heat history at the time of epitaxy film formation. If the temperature exceeds 900 ° C, the temperature is too high and the growth of oxygen precipitation nuclei of sufficient density does not occur, and the effect cannot be obtained. I do.
  • the heat treatment time applied to the wafer for low-temperature process is preferably 3 hours or more under the above temperature conditions in order to obtain a BMD of 5 ⁇ 10 4 m2 or more with sufficient density for gettering even in the low-temperature process.
  • the heat treatment temperature applied to the wafer for the high-temperature process is less than 700 ° C.
  • a long-time heat treatment is required to grow the oxygen precipitation nuclei to a size that does not shrink due to the high-temperature heat history at the time of the epitaxial film formation.
  • 900 ° C If the temperature exceeds 300 ° C., the temperature is too high and the growth of oxygen precipitation nuclei with sufficient density does not occur, and the effect cannot be obtained.
  • Heat treatment time for wafers for high temperature process is 3 hours or less even at 700 ° C heat treatment.
  • Because BMD > 5 ⁇ 10 4 pieces / cm 2 ) with sufficient density for gettering can be obtained, it is 3 hours or less. I do.
  • the density needs to be 5 ⁇ 10 5 / cm 2 or less, more preferably 1 ⁇ 10 5 / cm 2 or less.
  • the substrate of the oxygen concentration 15X 101 7 atoms m 3 (old ASTM), the Ueha subjected to 2 hours and 3 hours E peak before low-temperature heat treatment at 800 ° C, heat After simulation, a BMD force of 5 ⁇ 105 / cm2 or more was formed, and slip dislocation was also observed in the center of the wafer.
  • the BMD density can be optimized by adjusting the oxygen concentration of the substrate, and as shown in Fig. 8, the optimal BMD density can be obtained by lowering the oxygen concentration of the substrate, and It was confirmed that the occurrence of lip dislocation could be prevented.
  • a preferred substrate oxygen concentration is 10-15 X 1017 atoms / cm3 (old ASTM).
  • the initial nitrogen concentration was 15 ⁇ 10 17 atoms / cm 3 and the heat treatment before epitaxy film formation was performed at 800 ° C. for 3 hours in a nitrogen atmosphere.
  • lX l01 2 atoms / cm 2 The simulation was performed, and after the simulation, the generation life time was measured using MOS-Ct. Fig. 7 shows the results.
  • the generation lifetime is good with no difference from the non-contaminated wafer, and the wafer that has been heat-treated before the appropriate epitaxy film formation has a sufficient gettering (IG) effect in the low-temperature process.
  • IG gettering
  • 13-16X CZ-Si wafers in the range of 10 atoms / cm3 (old ASTM) were prepared, and these wafers were subjected to a heat treatment at 800 ° C for 2 hours in a nitrogen atmosphere before the epitaxy film formation process.
  • a wafer set the wafer in a single-wafer CVD furnace at 850 ° C, raise the temperature to 1150 ° C at 150 ° C / min, etch with HC1, and etch with SiHCl 3 gas at 1050 ° C.
  • An epitaxy film having an epitaxy specific resistance of lOQ'cm and an epitaxy thickness of 3 ⁇ was formed by using the method described above to produce an epitaxy wafer.
  • the present invention provides a gettering capability for p-type (B-doped) CZ-Si wafers with a resistivity of lOmQ'cm or more, for which a sufficient gettering effect (IG) cannot be expected in a low-temperature device process or a high-temperature device process.
  • An appropriate heat treatment is performed by subjecting the ingot pulled up by the CZ method to a predetermined low-temperature heat treatment, or by selecting a heat treatment time according to the process temperature in the device manufacturing process before forming an epitaxial film.
  • sufficient BMD can be generated even in a low-temperature device process or a high-temperature device process, and sufficient gettering can be performed even when heavy metal contamination occurs in the process.
  • EGCExtrinsic Gettering requires a complicated machining process.
  • the present invention can provide a sufficient getter effect (IG effect) to an epitaxy wafer by a simple process even when both sides are mirror-polished.
  • the integrity of the device active layer near the surface is ensured by epitaxy, so that high-temperature heat treatment is not required. Since low-temperature heat treatment at the stage is sufficient, heat treatment can be performed at low cost.
  • the treatment performed in an epitaxy furnace during the above-mentioned epitaxy process Japanese Patent Application Laid-Open No. 8-97220
  • it is difficult to process a large amount but the method according to the present invention is performed in a normal heat treatment furnace, so that There is an advantage that the wafer processing can be performed, and the throughput of the epitaxial growth process itself is not affected at all.

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Description

明 細書
半導体シリコンェピタキシャルゥエーハ及び半導体デバイスの製造方法 技術分野
この発明は、 各種の半導体デバイスの基板として使用されるシリコン.ェピ タキシャル.ゥェ一ハにゲッタリング能力を付与する製造方法に係リ、 引き上 げたシリコン単結晶ィンゴットに所定の低温熱処理を施すか、 あるいはェピタ キシャル成膜する前にゥエーハに所定の低温熱処理を施すことにより、
1050°C以下の低温プロセスフローあるいは 1050°C以上の高温プロセスフロー を経る半導体デバイス製造工程において、 ゲッタリングに必要な BMD(Bulk Micro Defect)がゥエーハ中に形成され、 十分な IGdntrinsic gettering)効果を 発揮でき、 デバイス歩留りが向上する半導体シリコンェピタキシャルゥェ一ハ 及び半導体デバイスの製造方法に関する。
背景技術
ULSIデバイス製造工程では、 デバイスの構成に応じたさまざまなプロセス フローが施されるが、 例えば、 高温での熱処理プロセス等で、 Fe，Ni,Cuに代 表される重金属汚染があり、 これら重金属汚染により、 ゥエーハ表面近傍に欠 陥や電気的な準位が形成されると、 デバイスの特性が劣化するため、 これら重 金属汚染をゥェ一ハ表面近傍から取り除く必要から、 IGdntrinsic gettering) や各種の EG(Extrinsic gettering)のゲッタリング手法が従来から用いられてい る。
一般に、 チヨクラルスキ一法もしくはマグネティックチヨクラルスキ一法 (以下 CZ法という）によって育成されたシリコン単結晶中には汚染のゲッタリン グ能となり得る酸素析出核が多く点在している。 この酸素析出核はシリコン単 結晶が育成される課程において導入されるものであるが、 含有酸素が多いほど 酸素析出核も多く点在している。 従来の Well Drive工程を有する高温のデバイスプロセスでは、 デバイスプロ セスの熱処理において、 比較的容易に酸素析出が起こり、 バルク中にゲッタリ ングに十分な BMDが形成されるために、 NIG(Natural IG)、 DZ(Denuded Zone)-IGといった IGを用いたゲッタリングが広く用いられてきた。
今後のデバイスプロセスは、 更なる高集積化と高エネルギー ·イオン注入を 用いたプロセスの低温化が進むことが明らかとなっており、 その場合、 プロセ スにおける BMDの形成が、 プロセス低温化のために困難になることが予測さ れる。
従って、 低温プロセスでは、 高温プロセスに比べ十分な IG効罘を得ること が困難である。 また、 プロセスは低温化しても、 高エネルギー ·イオン注入等 での重金属汚染は避け難く、 ゲッタリング技術は必須と考えられる。
一方、 高集積化に対しては、 更なるゥエーハ表面近傍の高品質化が求められ ており、 CZ-Siゥエーハに対比して、 grown-in欠陥がェピタキシャル層中には 全く存在しないため、 非常に高品質な表面完全性をェピタキシャルゥエーハは 有しているが、 これまではそのゥェ一ハ'コストの問題からあまり使用されな かった。
しかし、 さらに集積化が進む次世代デバイス (64MB，256MB DRAM世代)で は Grown-in欠陥の問題から、 ェピタキシャルゥエーハが本格的にに使用され る可能性が極めて高く、 また 12インチウエーハにおいてもェピタキシャル ゥェ一ハが最有力視されている。
通常の CZ-Siゥエーハの高品質化については、 これまで DZ-IG処理が広く用 いられており、 この方法は、 ゥエーハを 1100°Cから 1200°C程度の温度で高温 熱処理をすることにより、 ゥェ一ハ表面近傍の酸素を外方に拡散させて、 微小 欠陥の核となる格子間酸素を減少させ、 デバイス活性領域に欠陥の無い DZ(Denuded Zone)層を形成させる。 その後、 600°Cから 900°Cの低温熱処理 で、 ゥエーハバルク中に酸素析出核を形成するという高温と低温の二段の熱処 理が行われている。 ただし、 DZ-IG処理では、 Grown-in欠陥がデバイス活性 領域に存在する。
このゥエーハを高温のデバイスプロセスに投入すると、 プロセスでの高温熱 処理により酸素析出核から酸素析出物が成長し十分な IG効果が発揮される。 ただし、 DZ-IG処理では、 Grown-in欠陥がデバイス活性領域に残存し、 また 低温のデバイスプロセスにおいては、 プロセス中で十分な酸素析出物の成長が 起こらないという問題が、 最先端のデバイスプロセスでは生じている。
p/p+ +、 p/p+、 p/p-といったェピタキシャルゥエーハの酸素析出挙動を比 較してみると、 基板の B濃度が高い p/p+ +ェピタキシャルゥェ一ハ (基板比抵抗 く lOmQ'cm)などでは高濃度の Bの効果によリ、 非常に酸素析出が起こリ易 く、 図 3に示されるように、 基板の比抵抗が 6πιΩ· η未満のェピタキシャル ゥェ一ハでは低酸素濃度の基板 ([Oi] = 12 X l017atoms/cm3 old ASTM、 以下省 略)においても、 比抵抗が 8~10mQ'cmのェピタキシャルゥェ一ハでは高酸素濃 度の基板 ([Oi] = 15 X 1017atoms/cm3)において、 低温プロセスにおいてもゲッ タリングに十分な BMDが形成され、 十分な IG効果が期待できる。
なお、 図 3は、 外径 8インチの p(100)Bドープド基板の初期酸素濃度が
12X 1017atoms/cm3および 15X 1017atoms/cm3で基板の比抵抗が異なる種々の ェピタキシャルゥェ一ハを準備し、 図 1に示すパターンの低温プロセス熱シ ミュレーシヨンを施した後、 ゥェ一ハに選択エッチ (Wright Etch 5分)を行い、 BMD密度を光学顕微鏡で計測した結果を示す。
また、 高温プロセスフローにおける、 ェピタキシャルゥェ一ハとポリツ シュ .ゥエーハとの酸素析出挙動の比較を行った結果を図 4に示す。 図 4は、 外 径 8ィンチの p(100)Bドープド基板で基板の比抵抗が 10~20ηιΩ·αη(ρ+)及び 10Ω·αη(ρ-)の 2種類で、 初期酸素濃度を ll~17X l017atoms/cm3(old ASTM) の範囲で変化させたミラー'ポリッシュ 'ゥエーハ及び同一ロットのゥェ一ハに ェピタキシャル成長を行ったェピタキシャルゥエーハを準備し、 図 2に示すパ ターンの高温プロセスフローの熱シミュレーションを施した後、 ゥエーハに選 択ェッチ (Wright Etch 5分)を行い、 BMD密度を光学顕微鏡で計測した結果を 示す。
ミラー'ポリッシュ 'ゥエーハにおいては、 高温のデバイスプロセスに投入す ると、 プロセスでの高温熱処理により、 酸素析出核から酸素析出物が成長し十 分な IG効果が発揮される。
一方、 比抵抗が lOmQ'cm以上のェピタキシャルゥェ一ハでは、 ェピタキ シャル成長時の高温の熱履歴により酸素析出核の縮小、 消滅が起こり、 ミ ラ一，ポリツシュ.ゥェ一ハに比べ酸素析出がかなリ抑制されることが明らかと なり、 低温プロセス及び高温プロセスにおいても、 かなり高酸素濃度の基板を 用いても基板比抵抗が lOmQ'cm以上のェピタキシャルゥェ一ハでは、 ほとん ど BMDが形成されず、 IG効果が期待できないことが明らかとなつた。
十分な IG効果を得るためにェピタキシャル成長前に熱処理を行う方法は、 すでに検討されておリ、 H.Tsuya et al.:APPI.Phys.Lett.36 (1980)658.では、 620°Cから 1150°Cまでの温度で酸素雰囲気中での 16時間から 64時間までの熱処 理条件の検討がなされており、 820°Cで 16時間の熱処理がゲッタリングに有効 であることが示されている。 しかし、 BMDの評価は、 高温プロセスを想定し た 1140°Cで 2時間の熱処理後になされ、 低温プロセスでの効果が明確でなく、 熱処理時間も 16時間以上と極めて長いという問題があつた。
また、 特公平 4-56800号公報では、 ェピタキシャル成長前に、 低温熱処理後 (500~900°C)、 高温熱処理 (1000~1100°C)を加えた 2段熱処理による方法が報 告されているが、 高温 +低温という 2段の熱処理であり、 高コストで長時間の 熱処理であり、 かつ高温熱処理でのスリップおよび汚染の問題も考えられる。 特開平 8-97220号公報では、 ェピタキシャル成長プロセスの昇温過程中、 800°Cから 1000°Cの温度範囲において、 昇温速度を 15°C/min以下にするか、 ま たは任意の温度で 5~ 100分保持する方法が提案されているが、 この方法では、 ェピタキシャルのスループットは明らかに低下し、 ェピタキシャルゥェ一ハを 低コストで安定的に製造することが求められている現状では、 この方法も問題 がある。
上述したように、 次世代デバイス対応ゥエーハとして、 有望視されているェ ピタキシャルゥエーハ、 特に基板の比抵抗が 10πιΩ· η以上の p型 (Bドープド） ゥェ一ハでは、 従来たとえ高酸素基板を用いたとしても、 低温のデバイスプロ セスにおいては十分な IG効果を得ることが困難であった。 発明の開示
この発明は、 上述したェピタキシャルゥエーハのゲッタリング (IG)の問題点 に鑑み、 1050°C以下の低温プロセスフローによるデバイス製造工程、 あるい は 1050°C以上の高温プロセスフローによるデバイス製造工程においても十分 なゲッタリング効果 (IG)を発揮でき、 デバイス歩留りが向上する半導体シリコ ンェピタキシャルゥエーハ及び半導体デバイスの製造方法の提供を目的として いる。
また、 この発明は、 同様に、 低コスト化を図るために工程をできるだけ簡素 化し、 また、 ゥエーハに切り出し成形後に EG効果力期待できる処理を一切施 すことなく、 CZ法における引上げに際しての処理のみで、 デバイス製造工程 においても十分なゲッタリング効果 (IG)を発揮でき、 デバイス歩留りが向上す る半導体シリコンェピタキシャルゥェ一ハ及び半導体デバイスの製造方法の提 供を目的としている。
発明者らは、 1050°C以下の低温のデバイス製造工程、 あるいは 1050°C以上 の高温プロセスフローによるデバイス製造工程においても十分なゲッタリング 効果 (IG)を発揮できる半導体シリコンェピタキシャルゥェ一ハを目的に、 ェピ タキシャル成膜する前に種々の低温熱処理を行うことに着目し、 種々検討した 結果、 デバイス製造工程におけるプロセス温度に応じて熱処理時間を選択して ェピタキシャル成膜前に 650°C~900°Cの低温熱処理を行えば、 比抵抗が lOmQ.cm以上のェピタキシャルゥエーハでも、 1050°Cを境に低温または高温 のいずれのデバイスプロセスにおいても十分なゲッタリング (IG)効果が得られ ることを知見し、 この発明を完成した。
すなわち、 発明者らは、 比抵抗が lOmQ'cm以上、 p型 (Bド一プド) CZ- Siゥエーハにおいて、 ゥエーハにェピタキシャル成膜する前に 650°C~900°Cの 温度で好ましくは 3時間以上の熱処理を、 好ましくは酸素あるいは窒素雰囲気 およびその混合ガス中で行った後に、 ェピタキシャル成膜することにより、 低 温のデバイスプロセスでの熱処理工程でゲッタリングに十分な BMDが形成さ れ、 十分な IG能を有する半導体シリコンェピタキシャルゥエーハが得られる ことを見い出した。
また、 発明者らは、 同様に、 ゥェ一ハにェピタキシャル成膜する前に 700°C から 900°Cの温度で好ましくは 3時間以下の熱処理を上記雰囲気中で行った後 に、 ェピタキシャル成膜することにより、 高温のデバイスプロセスでの熱処理 工程でゲッタリングに十分な BMDが形成され、 十分な IG効果を有する半導体 シリコンェピタキシャルゥエーハが得られ、 デバイス歩留りが向上することを 見い出した。
また、 発明者らは、 半導体シリコンェピタキシャルゥェ一ハにデバイスの構 成に応じたプロセスフローを施す半導体デバイスの製造方法において、 ゥェ一 ハに切り出し成形した比抵抗が ΙΟπιΩ'αη以上、 ρ型 (Βド一プド) CZ-Siゥエーハ に、 650°C以上、 900°C以下の温度で好ましくは 3時間以上の熱処理を行うか、 700°C以上、 900°C以下の温度で好ましくは 3時間以下の熱処理を行い、 その後 ェピタキシャル成膜した半導体シリコンェピタキシャルゥエーハに、 1050°C 以下の低温の前記プロセスフロー、 あるいは 1050°C以上の高温の前記プロセ スフ口一を施すことにより、 ゲッタリングに必要かつ十分な BMDが形成さ れ、 十分な IG能を発揮させて、 デバイス歩留りを向上させることが可能な半 導体デバィスの製造方法を提案する。
さらに、 発明者らは、 1050°C以下の低温のデバイス製造工程、 あるいは 1050°C以上の高温プロセスフローによるデバイス製造工程においても十分な ゲッタリング効果 (IG)を発揮できる半導体シリコンェピタキシャルゥエーハを 目的に、 引き上げたままのシリコン単結晶インゴット自体にゲッタリング能を 付与することに着目し、 種々検討した結果、 上述のゥェ一ハへの熱処理と同様 の手段が採用でき、 デバイス製造工程におけるプロセス温度に応じて熱処理時 間を選択して CZ法における引上げ後に 650°C ~900°Cの低温熱処理を行えば、 シリコンゥエーハに切り出し成形後、 EG効果が期待できる処理を施すことな く、 ェピタキシャル膜を成膜した比抵抗が 10πιΩ·αη以上のェピタキシャル ゥエーハでも、 1050°Cを境に低温または高温のいずれのデバイスプロセスに おいても十分なゲッタリング (IG)効果が得られることを知見し、 この発明を完 成した。
従って、 この発明は、 比抵抗が lOmQ'cm以上、 p型 (Bド一プド) CZ-Siゥエー ハを得るべく B濃度を制御して CZ法にて引き上げたシリコン単結晶インゴット に低温熱処理を行うのみでよく、 ェピタキシャル膜の成膜時の熱遍歴を受けて も消失しないゲッタリング能を付与するもので、 デバイスプロセスでの熱処理 工程でゲッタリングに十分な BMDが形成され、 種々の汚染に対する十分な IG 能を有する半導体シリコンェピタキシャルゥェ一ハが得られ、 ゥェ一ハに切り 出し成形後に EG効果力期待できる処理を一切施す必要がなく、 工程を簡素化 できる。
すなわち、 この発明は、 半導体シリコンェピタキシャルゥエーハにデバイス の構成に応じたプロセスフローを施す半導体デバイスの製造方法において、 比 抵抗が lOmQ.cm以上、 p型 (Bドープド) CZ-Siゥエーハを得るべく B濃度を制御 して CZ法にて引き上げたシリコン単結晶ィンゴットに、 650°C以上、 900°C以 下の温度で 3時間以上の熱処理を行うか、 700°C以上、 900°C以下の温度で好ま しくは 3時間以下の熱処理を行い、 その後シリコンゥェ一ハに切リ出し成形 後、 EG効果が期待できる処理を施すことなく、 その後ゥェ一ハの片面又は両 面を鏡面研磨し、 所定表面に気相成長法にてェピタキシャル成膜した半導体シ リコンェピタキシャルゥエーハに、 1050°C以下の低温の前記プロセスフ 口一、 あるいは 1050°C以上の高温の前記プロセスフローを施すことによリ、 ゲッタリングに必要かつ十分な BMDが形成され、 十分な IG能を発揮させて、 デバイス歩留リを向上させることが可能な半導体デバイスの製造方法である。 図面の説明
図 1は、 この発明の実験で用いた低温プロセスの熱シミュレーションパター ンを示すグラフである。
図 2は、 この実験で用いた半導体デバイス工程である高温プロセスの熱シ ミュレ一シヨン.パターンを示すグラフである。
図 3は、 8ィンチ基板で初期酸素濃度および比抵抗が異なる種々のェピタキ シャルゥェ一ハに、 図 1の低温プロセス熱シミュレーションを施した後、 ゥェーハに選択ェツチを行い、 BMD密度を光学顕微鏡で計測した結果を示す 初期酸素濃度と BMD密度のグラフである。
図 4は、 8ィンチの p(100)Bドープド CZ-Si基板で基板の比抵抗が
10〜20πιΩ.αη(ρ+)および 10Q.cm(p- )の 2種類で、 初期酸素濃度が異なるミ ラ一'ポリッシュ.ゥェ一ハおよび同一ロットのゥェ一ハにェピタキシャル膜厚 3μπιのェピタキシャル成長を行ったェピタキシャルゥェ一ハを準備し、 図 2の 高温プロセス熱シミュレーションを施した後、 ゥェ一ハに選択エッチ (Wright Etch 5分)を行い、 BMD密度を光学顕微鏡で計測した結果を示す、 初期酸素濃 度と BMD密度のグラフである。 図 5は、 6インチ基板で初期酸素濃度が異なる種々のゥエーハに、 種々の熱処 理を施し、 ェピタキシャルゥエーハを作製した後、 図 1の低温プロセス熱シ ミュレ一シヨンを施した後、 ゥエー八に選択エッチを行い、 BMD密度を光学 顕微鏡で計測した結果を示す初期酸素濃度と BMD密度のグラフである。
図 6は、 8ィンチの p(100)Bド一プド (比抵抗 10Q.cm)CZ-Si基板で初期酸素濃 度が 15X 10l7atoms/cm3(old ASTM)のゥェ一ハに、 種々の条件の低温前熱処 理を窒素雰囲気中でェピタキシャル成長前に施し、 ェピタキシャル膜厚 3μπιの ェピタキシャル成長を行ったェピタキシャルゥエーハを作製した後に、 図 2の 高温プロセスフローの熱シユミレーシヨンを施し、 ゥェ一ハに選択エッチ (Wright Etch 5分)を行い、 BMD密度を光学顕微鏡で計測した結果を示す、 種々の条件の前熱処理の時間と BMD密度のダラフである。
図 7は、 実施例における低温プロセス熱シミュレーションを施した後、
MOS-Ct法による発生ライフタイムを測定した結果を示すグラフである。
図 8は、 8ィンチの p(100)Bド一プド (比抵抗 10Q.cm)CZ-Si基板で初期酸素濃 度が異なるゥェ一ハに、 800°Cで 2時間の熱処理を施した後、 ェピタキシャル 膜厚 3μπιのェピタキシャル成長を行ったェピタキシャルゥエーハを作製し、 こ れらェピタキシャルゥエーハに、 図 2の高温プロセスフローの熱シミュレ一 シヨンを施し、 ゥエーハに選択エッチ (Wright Etch 5分)を行い、 BMD密度を 光学顕微鏡で計測した結果を示す、 初期酸素濃度と BMD密度のグラフであ る。 発明を実施するための最良の形態
この発明は、 発明者らが、 p型 CZ-Siゥヱ一ハにェピタキシャル成膜する前に 種々の低温熱処理を行つた後、 ェピタキシャル成膜した後のェピタキシャル ゥェ一ハに、 図 1に示すパターンの低温プロセス熱シミュレーションを施し、 BMD発生挙動を調査した結果、 650°C~900°Cで好ましくは 3時間以上の条件で ェピタキシャル成膜前の低温熱処理を行えば、 比抵抗が lOmQ.cm以上のェピ タキシャルゥエーハでも、 低温のデバイスプロセスにおいても十分なゲッタリ ング (IG)効果が得られること、 また、 図 2に示すパターンの高温プロセスフ 口一の熱シミュレーシヨンを施した後の BMD発生挙動を調査した結果 (図 4参 照)、 700°C~900°Cで 3時間以下の条件でェピタキシャル成膜前に低温熱処理を 行えば、 比抵抗が lOmQ'cm以上のェピタキシャルゥエーハにおいても、 高温 のデバイスプロセスで十分なゲッタリング (IG)効果が得られることを明らかに したものである。
この発明は、 ェピタキシャル成長プロセスの前に 1段の低温ゥェ一ハ熱処理 を行うことを特徴とし、 低コストで大量のゥェ一ハ処理が可能であり、 低温プ ロセスあるいは高温プロセスにも十分対応が可能であり、 前述した従来のいず れの処理方法とも、 基板の酸素濃度、 比抵抗及び熱処理温度、 時間、 雰囲気が 異なる新規な発明である。
また、 発明者らは、 CZ法にて B濃度を制御して引き上げたシリコン単結晶ィ ンゴットに種々の低温熱処理を行った後、 ゥエー八に切り出し成形、 鏡面研磨 し、 さらにェピタキシャル成膜した p型 CZ-Siゥェ一ハに、 図 1に示すパターン の低温プロセス熱シミュレーションを施し、 BMD発生挙動を調査した結果、 650°C~900°Cで好ましくは 3時間以上の条件で引き上げ後のィンゴットに低温 熱処理を行えば、 シリコンゥェ一ハに切り出し成形後、 EG効果が期待できる 処理を施すことなく、 比抵抗が ΙΟπιΩ 'cm以上のェピタキシャルゥェ一ハで も、 低温のデバイスプロセスにおいても十分なゲッタリング (IG)効果が得られ ること、 また、 図 2に示すパターンの高温プロセスフローの熱シミュレ一ショ ンを施した後の BMD発生挙動を調査した結果 (図 6参照)、 700°C~900°Cで好ま しくは 3時間以下の条件で引き上げ後のィンゴットに低温熱処理を行えば、 同 様に比抵抗が lOmQ.cm以上のェピタキシャルゥエーハにおいても、 高温のデ バイスプロセスで十分なゲッタリング (IG)効果が得られることを確認した。 す なわち、 後述のゥエーハへの熱処理条件など実施例も全て、 単結晶インゴット への熱処理と同様であることを確認した。
この発明において、 基板の比抵抗を 10πιΩ·αη以上とするのは、 lOmQ.cm未 満では、 すでに述べたとおり高濃度の Bの効果によリ酸素析出が異常に促進さ れるため、 ェピタキシャルデポ時の熱履歴の影響がなく、 ェピタキシャル成膜 前の熱処理なしで、 低温プロセスの極めて初期にゲッタリングに十分な BMD が形成されるためであり、 lOmQ.cm以上の基板においては、 ェピタキシャル 成膜時の熱履歴により、 酸素析出がかなり抑制されるため、 十分な BMDを得 るためにはこの発明によるェピタキシャル成膜前の熱処理が不可欠なためであ る。
この発明において、 基板の酸素濃度に関しては、 12X l0l7atoms/cm3以上で あることが好ましい。 12 X 1017atoms/cm3よリ低酸素側では、 650°C ~900°C で 3時間以上の熱処理条件では、 十分な BMDが得られず、 図 5に示すごとく、 12 X 10l7atoms/cm3以上の基板においては、 十分な BMDが図 1に示すバタ一ン の低温プロセス熱シミュレーション後に観察されたことによる。
この発明において、 低温プロセス向けゥェ一ハに施す熱処理温度は、 650°C 未満では酸素析出核をェピタキシャル成膜時の高温熱履歴で縮小しないサイズ まで成長させるのに、 長時間の熱処理が必要であるため好ましくなく、 900°C を超えると温度が高すぎて、 十分な密度の酸素析出核の成長が起こらず、 その 効果が得られないため、 650°C以上、 900°C以下とする。
低温プロセス向けゥエーハに施す熱処理時間は、 上記の温度条件で、 低温プ ロセスにおいてもゲッタリングに十分な密度の 5X 104個 m2以上の BMDを得 るためには、 3時間以上が好ましい。
この発明において、 高温プロセス向けゥェ一ハに施す熱処理温度は、 700°C 未満では酸素析出核をェピタキシャル成膜時の高温熱履歴で縮小しないサイズ まで成長させるのに、 長時間の熱処理が必要であるため好ましくなく、 900°C を超えると温度が高すぎて、 十分な密度の酸素析出核の成長が起こらず、 その 効果が得られないため、 700°C以上、 900°C以下とする。
高温プロセス向けゥエーハに施す熱処理時間は、 700°Cの熱処理においても 3時間以下の処理で、 ゲッタリングに十分な密度の BMD(〉5X 104個/ cm2)が得 られるので 3時間以下とする。
なお、 5 105個/(：1112以上の8]^0が、 高温プロセスフローの熱シミュレ一 シヨンにおいて発生したェピタキシャルゥェ一ハでは、 過剰な酸素析出に起因 したスリップ転位が熱シミュレーション後に、 ゥェ一ハの中心部に観察され た。 このスリップ転位は、 デバイスの特性に悪影響を及ぼすことが知られてい る。 従って、 高温のデバイスプロセスの場合、 BMD密度はプロセスでのス リップ転位発生の問題から、 5X105個/ cm2以下、 より好ましくは 1X105個/ cm2 以下にする必要があることが明らかとなつた。
熱処理時間が 3時間以下の場合でも、 酸素濃度が 15X 1017atoms m3(old ASTM)の基板では、 800°Cで 2時間及び 3時間のェピ前の低温熱処理を行った ゥエーハでは、 熱シミュレ一シヨン後に 5X105個/ cm2以上の BMD力形成さ れ、 またスリップ転位もゥエーハ中心部で観察された。 ただしこの場合、 基板 の酸素濃度を調整することで、 BMD密度の最適化が可能であり、 図 8に示すよ うに、 基板の酸素濃度を下げることで、 最適な BMD密度が得られ、 かつス リップ転位の発生も防げることが確認された。 好ましい基板の酸素濃度は、 10-15 X 1017atoms/cm3(old ASTM)である。
雰囲気は、 1000°C以上の高温での酸素雰囲気では、 表面酸化膜形成に伴う バルク中への格子間シリコン原子の注入が起こり、 酸素析出が非酸化性雰囲気 に比べ抑制されるが、 900°C以下では、 酸素雰囲気においてもあまり酸化膜の 成長が起こらず、 酸素雰囲気でも窒素雰囲気でも効果に差は見られなかったこ と、 また、 この発明による熱処理では、 酸化膜信頼性等のェピタキシャルの良 好な品質に関して、 低温プロセス熱シミュレーション及び高温プロセスフロー の熱シミュレーション後においても全く影響を及ぼさないことを確認したこと から、 酸素あるいは窒素及びその混合ガス雰囲気が好ましい。 実施例
実施例 1
外径 6ィンチの p(100)Bド一プド (比抵抗 lOQ'cm)で初期酸素濃度が、
12X l017atoms/cm3、 13X l017atoms/cm3 14X l017atoms m3、
15 X 1017atoms/cm3(old ASTM)の CZ-Siゥエーハを準備し、 これらのゥェ一ハ に 600°C X5hr、 650°C X5hr、 700°C X lhr、 700°C X3hr、 800°C X lhr、 800°C X3hr、 900°C X3hr、 950°C x3hrの熱処理をェピタキシャル成膜前に窒 素雰囲気中で行い、 熱処理を行っていないゥエーハも含めてこれらのゥェ一ハ に、 枚葉式 CVD炉で 850°Cの炉内にゥェ一ハをセットし、 150°C/分で 1150°Cま で昇温し、 HC1でエッチング後、 1050°Cで SiHCl3ガスを用い、 ェピタキシャ ルの比抵抗が lOQ.cmでェピタキシャル厚が 3μπιのェピタキシャル成膜を行 い、 ェピタキシャルゥエーハを作製した。
これらェピタキシャルゥェ一ハに、 図 1に示すパタ一ンの低温プロセス熱シ ミュレーシヨンを施し、 その後ゥエーハに選択エッチ (WrightEtch 5分）を行 い、 BMD密度を光学顕微鏡で計測した。 その結果を図 5に示す。
図 5に示される如く、 600°Cで 5時間および 950°Cで 3時間の熱処理では、 十分 な BMDが得られなかったが、 650°Cで 5時間、 700°C、 800°Cおよび 900°Cで 3 時間の前熱処理を行ったものでは、 図 1に示すパターンの低温プロセス熱シ ミュレーシヨンにおいて、 ゲッタリングに十分な 5X 104個/ cm2以上の BMDが 観察された。
また、 初期醌素濃度が 15X l017atoms/cm3で、 窒素雰囲気中で 800°C、 3時 間のェピタキシャル成膜前の熱処理を行ったェピタキシャルゥェ一ハに、 実際 に Ni(lX l012atoms/cm2)の故意汚染を行った後、 同様の低温プロセス熱シ ミュレ一シヨンを行い、 シミュレーション後に MOS-Ctによる発生ライフタイ ム測定を行った。 結果を図 7に示す。
発生ライフタイムは汚染を行っていないゥエーハと差が見られず良好で、 適 切なェピタキシャル成膜前の熱処理を行ったゥェ一ハでは、 低温プロセスにお いて十分なゲッタリング (IG)効果があること力 ¾|認された。
実施例 2
外径 8ィンチ p(100)Bド一プド (比抵抗 10Ω·αη)で初期酸素濃度が、
15 X 1017atoms/cm3(old ASTM)の CZ-Siゥェ一ハを準備し、 これらのゥエーハ に
1) 650°CX3hr、 650°CX5hr、
2) 700°Cxlhr, 700°CX3hr、 700°CX5hr、
3) 750°CXlhr、 750°CX2hr、 750°CX3hr、 750°CX5hr、
4) 800°CX0.5hr、 800°CXlhr、 800°CX2hr、 800°CX3hr、 800°CX5hr、
5) 850°CX0.5hr、 850°CXlhr、 850°CX2hr、 850°CX3hr、 850°CX5hr、
6) 900°Cx0.5hr、 900°Cx3hr、 900°Cx5hr、
7) 950°Cx0.5hr、 950°CX3hr、 950°Cx5hr、
の熱処理をェピタキシャル成膜プロセスの前に窒素雰囲気で行い、 これらの ゥェ一ハに、 枚葉式 CVD炉で 850°Cの炉内にゥェ一ハをセットし、 150°C/分で 1150°Cまで昇温し、 HC1でエッチング後、 1050°Cで SiHCl3ガスを用い、 ェピ タキシャルの比抵抗が lOQ'cmでェピタキシャル層の厚さ力 ¾μπιのェピタキ シャル成膜を行い、 ェピタキシャルゥェ一ハを作製した。
これらェピタキシャルゥエーハに、 図 2に示すパターンの高温プロセスフ 口一の熱シミュレーションを施し、 その後ゥェ一ハに選択エッチ (Wright Etch 5分)を行い、 BMD密度を光学顕微鏡で計測した。 その結果を図 6に示す。
図 6に示される如く、 650°Cおよび 950°Cでは 5時間の前熱処理でも、 十分な BMDが得られなかったが、 700°C、 750°C、 800°C、 850°Cおよび 900°Cで 3時 間以下の前熱処理を行ったものでは、 図 2に示すパターンの半導体デバイスェ 程である高温プロセスフローの熱シミュレーションにおいて、 ゲッタリング (IG)に十分な 5X 104個/ cm2以上の BMD力 ^観察された。 しかし、 800°Cで 2時間 および 3時間の前熱処理を行ったものでは、 5X 105個/ cm2以上の BMDが観察 され、 過剰析出による転位がゥェ一ハ中央部に観察された。 ゲッタリング (IG) に十分でかつ転位が発生しなレ、： BMD適正領域は、 5 X 104-5 X 105個/ cm2であ る。
実施例 3
次に、 外径 8ィンチ p(100)Bド一プド (比抵抗 lOQ'cm)で初期酸素濃度が、
13-16X 10l7atoms/cm3(old ASTM)の範囲の CZ-Siゥェ一ハを準備し、 これら のゥエーハに 800°C X 2hrの熱処理をェピタキシャル成膜プロセスの前に窒素 雰囲気で行い、 これらのゥェ一ハに、 枚葉式 CVD炉で 850°Cの炉内にゥエーハ をセットし、 150°C/分で 1150°Cまで昇温し、 HC1でエッチング後、 1050°Cで SiHCl3ガスを用い、 ェピタキシャルの比抵抗が lOQ'cmでェピタキシャル厚が 3μιηのェピタキシャル成膜を行い、 ェピタキシャルゥェ一ハを作製した。
このェピタキシャルゥエーハに、 図 2に示すパターンの高温プロセスフロー の熱シミュレーションを施し、 その後ゥェ一ハに選択エッチ (Wright Etch 5分） を行い、 BMD密度を光学顕微鏡で計測した。 その結果を図 8に示す。
図 8に示される如く、 800°Cで 2時間の前熱処理では、 初期酸素濃度が
13.8X 1017atoms/cm3(old ASTM)の CZ-Siゥェ一ハの BMD密度は、 BMD適正 領域内であり、 転位の発生もないことが確認された。 しかし、 初期酸素濃度 i 14.8と 15.5X l017atoms/cm3(old ASTM)の CZ-Siゥェ一ハは、 図 6の結果 と同様に、 高密度の BMDが発生し、 かつ析出過多によるスリップ転位が観察 された。 従って、 この発明の範囲内の熱処理で、 BMD密度が上限を超える場 合は、 初期酸素濃度の最適化で、 適切な密度の BMDを形成することが可能で ある。 産業上の利用可能性
この発明は、 低温デバイスプロセスあるいは高温デバイスプロセスでは十分 なゲッタリング効果 (IG)が期待できない比抵抗が lOmQ'cm以上、 p型 (Bドープ ド )CZ-Siゥェ一ハにゲッタリング能を付与するもので、 CZ法にて引き上げた インゴットに所定の低温熱処理を行うことによって、 あるいは、 ェピタキシャ ル成膜する前に、 デバイス製造工程におけるプロセス温度に応じて熱処理時間 を選択して適当な熱処理を行うことによって、 低温デバイスプロセスあるいは 高温デバイスプロセスにおいても十分な BMDを発生させることができ、 プロ セスで重金属汚染があつた場合にも十分にゲッタリングすることが可能とな る。 また、 この発明の熱処理条件においては、 酸素析出過多によるプロセス中 でのスリッブ転位の発生も防止することができる。
また、 次世代の 12インチウエーハでは、 フラットネスの問題からその仕様は 両面鏡面研磨仕上げとなることが予測されているが、 ゥェ一ハ裏面への
PBS(Poly-Si Back Seal)ある ヽは BSD(Back Side Damage)といった
EGCExtrinsic Gettering)の付与のためには、 複雑な加工プロセスが必要とな る。 しかし、 この発明は、 両面鏡面研磨仕上げになった場合にも、 シンプルな プロセスでェピタキシャルゥエーハに十分なゲッタ一効果 (IG効果)を付与する ことが可能である。
また、 これまで通常の CZ-Siゥエーハで行われている DZ-IG処理に比べ、 表 面近傍のデバイス活性層の完全性は、 ェピタキシャルで確保されるため高温熱 処理が必要でなくなり、 1段の低温熱処理で十分なため、 低コストで熱処理が 行うことことができる。 例えば、 前述したェピタキシャルプロセス中にェピタ キシャル炉で行う処理 (特開平 8-97220号公報)では、 大量処理が困難である が、 この発明による方法は通常の熱処理炉で行うため、 一度に大量のゥェ一ハ 処理が可能であり、 かつェピタキシャル成長プロセス自体のスルーブットには 全く影響を及ぼさな 、利点がある。

Claims

請求の範囲
1. 基板の比抵抗が ΙΟπιΩ'αη以上、 ρ型 (Βド一プド) CZ-Siゥエーハに、
650°C以上、 900°C以下の温度で熱処理を行い、 1050°C以下の低温のデ バイス製造工程でゲッタリングに十分な BMDを形成し得る BMD核を形 成し、 その後ゥエーハの片面又は両面を鏡面研磨し、 所定表面に気相成 長法にてェピタキシャル膜を成膜する半導体シリコンェピタキシャル ゥエーハの製造方法。
2. 基板の比抵抗が lOmQ'cm以上、 p型 (Bド一プド) CZ-Siゥェ一ハに、
700°C以上、 900°C以下の温度で熱処理を行い、 1050°C以上の高温のデ バイス製造工程でゲッタリングに十分な BMDを形成し得る BMD核を形 成し、 その後ゥエーハの片面又は両面を鏡面研磨し、 所定表面に気相成 長法にてェピタキシャル膜を成膜する半導体シリコンェピタキシャル ゥェ一ハの製造方法。
3. 請求項 1または請求項 2において、 デバイス製造工程で生成する BMD密 度力 5X 104個/ cm2~5X l05個/ cm2である半導体シリコンェピタキ シャルゥエーハの製造方法。
4. 半導体シリコンェピタキシャルゥェ一ハにデバイスの構成に応じたプロ セスフローを施す半導体デバイスの製造方法において、 ゥェ一ハに切り 出し成形した比抵抗が lOmQ-cm以上、 p型 (Bドープド) CZ-Siゥェ一ハ に、 650°C以上、 900°C以下の温度で熱処理を行い、 その後ゥエーハの 片面又は両面を鏡面研磨し、 所定表面に気相成長法にてェピタキシャル 成膜した半導体シリコンェピタキシャルゥェ一ハに、 1050°C以下の低 温の前記プロセスフロ一を施し、 ゲッタリングに十分な BMDを得る半 導体デバイスの製造方法。
5. 半導体シリコンェピタキシャルゥェ一ハにデバイスの構成に応じたプロ セスフ口一を施す半導体デバイスの製造方法において、 ゥエーハに切り 出し成形した比抵抗が ΙΟπιΩ-cm以上、 p型 (Bド一プド) CZ-Siゥェ一ハ に、 700°C以上、 900°C以下の温度で熱処理を行い、 その後ゥエーハの 片面又は両面を鏡面研磨し、 所定表面に気相成長法にてェピタキシャル 成膜した半導体シリコンェピタキシャルゥェ一ハに、 1050°C以上の高 温の前記プロセスフローを施し、 ゲッタリングに十分な BMDを得る半 導体デバイスの製造方法。
6. 請求項 4または請求項 5において、 ゲッタリングに必要な BMD密度が、
5 X 104個/ cm2~5 X 105個/ cm2である半導体デバイスの製造方法。
7. 比抵抗が lOmQ'cm以上、 p型 (Bド一プド) CZ-Siゥェ一ハを得るべく B濃 度を制御して CZ法にて引き上げたシリコン単結晶インゴットに、 650°C 以上、 900°C以下の温度で熱処理を行い、 1050°C以下の低温のデバイス 製造工程でゲッタリングに十分な BMDを形成し得る BMD核を形成し、 シリコンゥエーハに切り出し成形後、 EG効果が期待できる処理を施す ことなく、 ゥエーハの片面又は両面を鏡面研磨し、 所定表面に気相成長 法にてェピタキシャル膜を成膜する半導体シリコンェピタキシャル ゥェ一ハの製造方法。
8. 比抵抗が 10mQ-cm以上、 p型 (Bドープド) CZ-Siゥェ一ハを得るべく B濃 度を制御して CZ法にて引き上げたシリコン単結晶インゴットに、 700°C 以上、 900°C以下の温度で熱処理を行い、 1050°C以上の高温のデバイス 製造工程でゲッタリングに十分な BMDを形成し得る BMD核を形成し、 ゥェ一ハの片面又は両面を鏡面研磨し、 所定表面に気相成長法にてェピ タキシャル膜を成膜する半導体シリコンェピタキシャルゥエーハの製造 方法。
9. 請求項 7または請求項 8において、 デバイス製造工程で生成する BMD密 度力 5 104個 1112〜5 105個 1112でぁる半導体シリコンェピタキ シャルゥエーハの製造方法。
10. 半導体シリコンェピタキシャルゥェ一ハにデバイスの構成に応じたプロ セスフローを施す半導体デバイスの製造方法において、 比抵抗が lOmQ.cm以上、 p型 (Bドープド )CZ-Siゥエーハを得るべく B濃度を制御 して CZ法にて引き上げたシリコン単結晶ィンゴットに、 650°C以上、 900°C以下の温度で熱処理を行い、 シリコンゥエーハに切リ出し成形 後、 EG効果力期待できる処理を施すことなく、 その後ゥエーハの片面 又は両面を鏡面研磨し、 所定表面に気相成長法にてェピタキシャル成膜 した半導体シリコンェピタキシャルゥエーハに、 1050°C以下の低温の 前記プロセスフローを施し、 ゲッタリングに十分な BMDを得る半導体 デバイスの製造方法。
11. 半導体シリコンェピタキシャルゥェ一ハにデバイスの構成に応じたプロ セスフローを施す半導体デバイスの製造方法において、 比抵抗が lOmQ.cm以上、 p型 (Bドープド) CZ-Siゥェ一ハを得るべく B濃度を制御 して CZ法にて引き上げたシリコン単結晶ィンゴットに、 700°C以上、 900°C以下の温度で熱処理を行い、 シリコンゥェ一ハに切リ出し成形 後、 EG効果が期待できる処理を施すことなく、 その後ゥエーハの片面 又は両面を鏡面研磨し、 所定表面に気相成長法にてェピタキシャル成膜 した半導体シリコンェピタキシャルゥェ一ハに、 1050°C以上の高温の 前記プロセスフローを施し、 ゲッタリングに必要な BMDを得る半導体 デバイスの製造方法。
12. 請求項 10または請求項 11において、 ゲッタリングに必要な BMD密度 、 5 104個/0112〜5 105個/(；1112でぁる半導体デバィスの製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0964435A1 (en) * 1998-06-11 1999-12-15 Shin-Etsu Handotai Company Limited Pre-epitaxial heat treatment method for a silicon epitaxial wafer
KR100423752B1 (ko) * 2001-11-12 2004-03-22 주식회사 실트론 실리콘 반도체 웨이퍼 및 그 제조 방법
US8021484B2 (en) 2006-03-30 2011-09-20 Sumco Techxiv Corporation Method of manufacturing epitaxial silicon wafer and apparatus therefor

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5994761A (en) 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
DE69841714D1 (de) 1997-04-09 2010-07-22 Memc Electronic Materials Silicium mit niedriger Fehlerdichte und idealem Sauerstoffniederschlag
EP1035235A4 (en) * 1998-08-31 2002-05-15 Shinetsu Handotai Kk METHOD FOR PRODUCING SILICON SINGLE CRYSTAL WAFERS AND SILICON SINGLE CRYSTAL WAFERS
EP1114454A2 (en) 1998-09-02 2001-07-11 MEMC Electronic Materials, Inc. Silicon on insulator structure from low defect density single crystal silicon
US20020142170A1 (en) * 1999-07-28 2002-10-03 Sumitomo Metal Industries, Ltd. Silicon single crystal, silicon wafer, and epitaxial wafer
JP4605876B2 (ja) * 2000-09-20 2011-01-05 信越半導体株式会社 シリコンウエーハおよびシリコンエピタキシャルウエーハの製造方法
JP4646440B2 (ja) 2001-05-28 2011-03-09 信越半導体株式会社 窒素ドープアニールウエーハの製造方法
KR100850333B1 (ko) * 2001-06-28 2008-08-04 신에쯔 한도타이 가부시키가이샤 아닐 웨이퍼의 제조방법 및 아닐 웨이퍼
KR20030033187A (ko) * 2001-10-18 2003-05-01 주식회사 실트론 반도체용 에피택셜 웨이퍼의 제조방법
KR20030052464A (ko) * 2001-12-21 2003-06-27 주식회사 실트론 실리콘 웨이퍼의 고온 열처리 방법
JP2003318181A (ja) * 2002-04-25 2003-11-07 Sumitomo Mitsubishi Silicon Corp 半導体シリコン基板におけるｉｇ能の評価方法
KR20040007025A (ko) * 2002-07-16 2004-01-24 주식회사 하이닉스반도체 반도체 웨이퍼 제조 방법
JP4382438B2 (ja) * 2002-11-14 2009-12-16 株式会社東芝 半導体ウェーハの検査方法、半導体装置の開発方法、半導体装置の製造方法、および半導体ウェーハ処理装置
KR100500394B1 (ko) * 2002-12-09 2005-07-07 주식회사 실트론 에피택셜 실리콘웨이퍼의 제조 방법
US20040259321A1 (en) * 2003-06-19 2004-12-23 Mehran Aminzadeh Reducing processing induced stress
US6955718B2 (en) 2003-07-08 2005-10-18 Memc Electronic Materials, Inc. Process for preparing a stabilized ideal oxygen precipitating silicon wafer
JP4853237B2 (ja) * 2006-11-06 2012-01-11 株式会社Ｓｕｍｃｏ エピタキシャルウェーハの製造方法
KR101820680B1 (ko) 2016-12-05 2018-01-22 에스케이실트론 주식회사 반도체 기판 제조 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56104799A (en) * 1980-01-22 1981-08-20 Nec Corp Production of si single crystal and device therefor
JPS5717125A (en) * 1980-07-04 1982-01-28 Oki Electric Ind Co Ltd Manufacture of semiconductor device
JPS60120516A (ja) * 1983-12-05 1985-06-28 Nec Corp 半導体装置
JPH01173727A (ja) * 1987-12-28 1989-07-10 Toshiba Corp 半導体装置の製造方法
JPH01298726A (ja) * 1988-05-27 1989-12-01 Hitachi Ltd 半導体ウエハの製造方法およびその半導体ウエハを用いた半導体装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5617011A (en) * 1979-07-23 1981-02-18 Toshiba Corp Semiconductor device and manufacture thereof
JPS5787119A (en) * 1980-11-19 1982-05-31 Toshiba Corp Manufacture of semiconductor device
JPH0350186A (ja) * 1989-07-17 1991-03-04 Kawasaki Steel Corp イントリンジック・ゲッタリング方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56104799A (en) * 1980-01-22 1981-08-20 Nec Corp Production of si single crystal and device therefor
JPS5717125A (en) * 1980-07-04 1982-01-28 Oki Electric Ind Co Ltd Manufacture of semiconductor device
JPS60120516A (ja) * 1983-12-05 1985-06-28 Nec Corp 半導体装置
JPH01173727A (ja) * 1987-12-28 1989-07-10 Toshiba Corp 半導体装置の製造方法
JPH01298726A (ja) * 1988-05-27 1989-12-01 Hitachi Ltd 半導体ウエハの製造方法およびその半導体ウエハを用いた半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP0954018A4 *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0964435A1 (en) * 1998-06-11 1999-12-15 Shin-Etsu Handotai Company Limited Pre-epitaxial heat treatment method for a silicon epitaxial wafer
US6277715B1 (en) 1998-06-11 2001-08-21 Shin-Etsu Handotai Co., Ltd. Production method for silicon epitaxial wafer
SG82617A1 (en) * 1998-06-11 2001-08-21 Shinetsu Handotai Kk Production method for silicon epitaxial wafer
KR100423752B1 (ko) * 2001-11-12 2004-03-22 주식회사 실트론 실리콘 반도체 웨이퍼 및 그 제조 방법
US8021484B2 (en) 2006-03-30 2011-09-20 Sumco Techxiv Corporation Method of manufacturing epitaxial silicon wafer and apparatus therefor
US8888913B2 (en) 2006-03-30 2014-11-18 Sumco Techxiv Corporation Method of manufacturing epitaxial silicon wafer and apparatus therefor

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