KR101820680B1 - 반도체 기판 제조 방법 - Google Patents

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Abstract

실시 예의 반도체 기판 제조 방법은, 반도체 기판의 표면층 또는 표면층 아래의 벌크층 중 적어도 한 곳을 Fe, Cu 또는 Ni 중 적어도 하나의 금속으로 오염시키는 단계와, 반도체 기판의 표면에 산화막을 강제로 형성하는 단계 및 포토루미네센스 평가법을 이용하여, 산화막이 형성된 표면층 또는 벌크층 중 적어도 하나에 포함된 금속 오염의 존재 여부 또는 정도 중 적어도 하나를 평가하는 단계를 포함한다.

Description

반도체 기판 제조 방법{Method for manufacturing semiconductor substrate}
실시 예는 반도체 기판 제조 방법에 관한 것이다.
반도체 기판을 제조할 때, 반도체 기판을 평가한 결과가 유용하게 이용될 수 있다. 반도체 기판을 평가하는 방법 중 하나로서, 포토루미네선스(PL:Photoluminescence) 평가법이 있다. PL 평가법에 의하면, 반도체 기판의 표면에 여기광을 조사하고, 여기광에 의하여 여기되는 전자/정공쌍이 재결합하는 때에 생기는 광을 검출한 것에 의해, 반도체 기판의 품질에 관하는 정보, 예를 들면 금속 오염이나 결함의 존재 등의 각종 결정 결함에 관하는 정보를 얻을 수 있다.
그러나, 기존의 PL 평가법에 의할 경우, 반도체 기판의 외부 오염 및 가공 상태에 따른 표면 재결합 손실이 발생함으로써 반도체 기판의 오염 여부나 정도를 정확하게 평가할 수 없는 문제점이 있다.
또한, 반도체 기판이 고농도로 도핑된 경우, PL 평가법에 의해 검출된 광의 세기가 높아서 금속 오염의 여부 및 정도를 정확하게 평가할 수 없는 문제점이 있다.
일본국 특허 공개 번호 2011-54691 (2011년 3월 17일 공개) 대한민국 특허 공개 번호 특 2002-0020618 (2002년 3월 15일 공개)
실시 예는 반도체 기판의 금속 오염 여부 또는 정도 중 적어도 하나에 관련된 정보를 정확하고 용이하게 평가할 수 있는 반도체 기판 제조 방법을 제공한다.
실시 예에 의한 반도체 기판 제조 방법은, 반도체 기판의 표면층 또는 상기 표면층 아래의 벌크층 중 적어도 한 곳을 Fe, Cu 또는 Ni 중 적어도 하나의 금속으로 오염시키는 (a) 단계; 상기 반도체 기판의 표면에 산화막을 강제로 형성하는 (b) 단계; 및 포토루미네센스 평가법을 이용하여, 상기 산화막이 형성된 상기 표면층 또는 상기 벌크층 중 적어도 하나에 포함된 금속 오염의 존재 여부 또는 정도 중 적어도 하나를 평가하는 (c) 단계를 포함할 수 있다.
예를 들어, 상기 반도체 기판 제조 방법은 상기 반도체 기판의 금속 오염의 존재 여부 또는 정도 중 적어도 하나를 u-PCD를 이용하여 평가하는 단계; 및 상기 포토루미네센스 평가법에 의한 평가 결과와 u-PCD에 의한 평가 결과의 상관성을 파악하는 단계는 더 포함할 수 있다.
예를 들어, 상기 산화막을 형성하는 단계는 건식 산화에 의해 수행될 수 있다. 예를 들어, 상기 건식 산화는 950℃ 내지 1050℃의 온도로 30분 내지 120분 동안 수행될 수 있다. 상기 건식 산화는 950℃의 온도로 30분 동안 수행될 수 있다.
예를 들어, 상기 표면층을 상기 금속으로 오염시키는 상기 (a) 단계는 상기 반도체 기판의 가장 자리에서 서로 이격된 적어도 2개의 지점과 상기 가장 자리 안쪽의 중앙부에서 서로 이격된 적어도 2개의 지점을 상기 금속으로 오염시키는 단계를 포함할 수 있다.
예를 들어, 상기 벌크층을 상기 금속으로 오염시키는 상기 (a) 단계는 상기 반도체 기판의 가장 자리 안쪽의 중앙부 표면에서 서로 이격된 복수의 지점을 상기 금속으로 오염시키는 단계; 확산 열처리를 수행하여 표면의 오염된 금속을 상기 반도체 기판의 벌크까지 확산시키는 단계; 및 상기 확산시킨 후에, 상기 반도체 기판의 표면을 폴리싱하는 단계를 포함할 수 있다.
예를 들어, 상기 반도체 기판은 p형 또는 n형으로 도핑된 웨이퍼를 포함할 수 있다.
예를 들어, 상기 도핑된 웨이퍼는 0.005 Ωㆍ㎝ 내지 0.02 Ωㆍ㎝의 비저항을 가질 수 있다.
예를 들어, 상기 도핑된 웨이퍼는 10 Ωㆍ㎝ 내지 20 Ωㆍ㎝의 비저항을 가질 수 있다.
예를 들어, 상기 (b) 단계는 950℃의 온도로 30분 및 60분 동안 또는 1000℃의 온도로 30분 동안 상기 건식 산화를 수행하여, 200Å 내지 500Å의 두께를 갖는 상기 산화막을 형성하고, 상기 (c) 단계는 상기 반도체 기판의 상기 표면층을 평가할 수 있다.
예를 들어, 상기 (b) 단계는 950℃의 온도로 30분 동안 상기 건식 산화를 수행하여 상기 산화막을 형성하고, 상기 (c) 단계는 상기 반도체 기판의 상기 벌크층의 Fe 오염을 평가할 수 있다.
예를 들어, 상기 (b) 단계는 950℃ 및 1000℃의 각 온도에서 30분 및 60분 동안 상기 건식 산화를 수행하여, 200Å 내지 600Å의 두께를 갖는 상기 산화막을 형성하고, 상기 (c) 단계는 상기 표면층을 평가할 수 있다. 상기 건식 산화는 950℃의 온도로 30분 동안 수행될 수 있다.
예를 들어, 상기 (c) 단계에서 상기 표면층을 평가할 때, 상기 반도체 기판으로 조사되는 여기광의 파장은 532 ㎚이고, 상기 벌크층을 평가할 때, 상기 반도체 기판으로 조사되는 여기광의 파장은 827 ㎚일 수 있다.
예를 들어, 상기 표면층은 상기 반도체 기판의 표면으로부터 1㎛ 깊이까지의 제1 영역이고, 상기 벌크층은 상기 표면으로부터 10㎛ 내지 30㎛ 깊이까지의 제2 영역일 수 있다.
예를 들어, 상기 반도체 기판은 경면 가공된 폴리시드 웨이퍼 또는 에피텍셜층이 형성된 에피텍셜 웨이퍼를 포함할 수 있다. 또한, 상기 반도체 기판은 단결정 실리콘 웨이퍼, 다결정 실리콘 웨이퍼 또는 화합물 반도체 웨이퍼를 포함할 수 있다.
실시 예에 따른 반도체 기판 제조 방법은 반도체 기판의 금속 오염 여부 또는 금속 오염 정도 중 적어도 하나를 정확하고 용이하게 평가할 수 있으며, 특히, 저농도 뿐만 아니라 고농도로 도핑된 반도체 기판의 금속 오염 여부 또는 정도 중 적어도 하나를 정확하고 용이하게 평가할 수 있다.
도 1은 실시 예에 의한 반도체 기판 제조 방법을 설명하기 위한 플로우차트이다.
도 2는 도 1에 도시된 반도체 기판 제조 방법의 이해를 돕기 위한, 반도체 기판의 예시적인 단면도를 나타낸다.
도 3은 도 1에 도시된 제110 단계의 일 실시 예를 설명하기 위한 플로우차트이다.
도 4는 표면층의 금속 오염을 설명하기 위한 반도체 기판의 평면도를 나타낸다.
도 5는 도 1에 도시된 제110 단계의 다른 실시 예를 설명하기 위한 플로우차트이다.
도 6은 벌크층의 금속 오염을 설명하기 위한 반도체 기판의 평면도를 나타낸다.
도 7은 건식 산화의 온도와 시간에 따른 산화막의 두께 변화를 예시적으로 나타내는 그래프이다.
도 8은 산화막의 두께에 따른 반도체 기판의 표면층에서의 PL 강도를 나타낸다.
도 9는 산화막의 두께에 따른 반도체 기판의 벌크층에서의 PL 강도를 나타낸다.
도 10은 PL 강도 간의 비율을 나타낸다.
도 11은 보론이 고농도로 도핑된 반도체 기판의 PL 맵을 나타낸다.
도 12는 보론이 저농도로 도핑된 반도체 기판의 PL 맵을 나타낸다.
도 13은 건식 산화 공정의 각 온도와 시간의 변동에 따라, 금속 오염 물질 별로, 고농도로 도핑된 반도체 기판에서 표면층의 금속 오염을 평가한 PL 맵을 나타낸다.
도 14는 각 건식 산화 공정의 각 온도와 시간의 변동에 따른 산화막의 두께 변동 및 금속 오염 물질별로 고농도로 도핑된 반도체 기판에서 표면층에서의 PL 강도를 나타내는 그래프이다.
도 15는 건식 산화 공정 온도와 시간의 변동에 따라, 금속 오염 물질 별로, 저농도로 도핑된 반도체 기판에서 표면층의 금속 오염을 평가한 PL 맵을 나타낸다.
도 16은 건식 산화 공정 온도와 시간의 변동에 따른 산화막의 두께 변동 및 금속 오염 물질별로 저농도로 도핑된 반도체 기판에서 표면층에서의 PL 강도를 나타내는 그래프이다.
도 17은 건식 산화 공정 온도가 950℃ 및 1000℃ 각각에서 공정 시간이 30분일 때, 금속 오염 물질 별로, 고농도 및 저농도로 도핑된 반도체 기판에서 벌크층의 금속 오염을 평가한 PL 맵을 나타낸다.
도 18a 내지 도 18c는 반도체 기판이 저농도로 도핑된 p형 웨이퍼인 경우, Fe, Cu 및 Ni의 금속 오염 수준 및 오염 수준에 따른 산화막 공정 조건별 PL 강도 비율을 각각 나타낸다.
도 19a는 제1 평가 결과와 제2 평가 결과 간의 상관성을 보여주는 맵을 나타내고, 도 19b는 제1 평가 결과와 제2 평가 결과 간의 상관성을 비교하는 그래프를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
도 1은 실시 예에 의한 반도체 기판 제조 방법(100)을 설명하기 위한 플로우차트이다.
도 1을 참조하면, 반도체 기판의 표면층 또는 벌크층 중 적어도 한 곳을 금속으로 오염시킨다(제110 단계).
도 2는 도 1에 도시된 반도체 기판 제조 방법(100)의 이해를 돕기 위한, 반도체 기판의 예시적인 단면도를 나타낸다.
도 2를 참조하면, 반도체 기판의 표면층이란, 반도체 기판의 표면(t0)으로부터 제1 깊이(t1)까지의 제1 영역(A1)으로 정의될 수 있다. 예를 들어, 제1 깊이(t1)는 1㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.
반도체 기판의 벌크층이란, 표면층 아래에 위치하며, 반도체 기판의 표면(t0)으로부터 제2 깊이(t2)의 지점으로부터 제3 깊이(t3)까지의 제2 영역(A2)으로 정의될 수 있다. 예를 들어, 제2 깊이(t2)는 10㎛ 이고, 제3 깊이(t3)는 30㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.
다른 실시 예에 의하면, 벌크층은 반도체 기판의 표면(t0)으로부터 1 ㎛의 제1 깊이(t1)부터 30 ㎛의 제3 깊이(t3) 까지의 영역일 수도 있다.
제110 단계에서 반도체 기판을 오염시키는 금속은 Fe, Cu 또는 Ni 중 적어도 하나일 수 있다.
실시 예에 의하면, 반도체 기판은 경면 가공된 폴리시드(polished) 웨이퍼 또는 폴리시드 웨이퍼 상에 에피텍셜(epitaxial)층이 형성된 에피텍셜 웨이퍼를 포함할 수 있다.
또한, 반도체 기판은 단결정 실리콘 웨이퍼, 다결정 실리콘 웨이퍼 또는 화합물 반도체 웨이퍼를 포함할 수 있다.
또한, 반도체 기판은 p형 또는 n형으로 도핑된 웨이퍼를 포함할 수 있다. 예를 들어, 반도체 기판은 고농도 또는 저농도로 도핑된 웨이퍼일 수 있다. 이하, 고농도로 도핑된 웨이퍼란 0.1Ωㆍ㎝ 미만 예를 들어, 0.005 Ωㆍ㎝ 내지 0.02 Ωㆍ㎝의 비저항을 갖는 웨이퍼를 의미하고, 저농도로 도핑된 웨이퍼란 10 Ωㆍ㎝ 내지 20 Ωㆍ㎝의 비저항을 갖는 웨이퍼를 의미할 수 있으나, 실시 예는 비저항의 특정한 값에 국한되지 않는다.
만일, 반도체 기판이 n형으로 도핑된 웨이퍼일 경우, 반도체 기판은 n형 도펀트로서, Si, Ge, Sn, Se, Te 등을 포함할 수 있으나 이에 한정되지 않는다. 또한, 반도체 기판이 p형으로 도핑된 웨이퍼일 경우, 반도체 기판은 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba, B 등을 포함할 수 있으나, 이에 한정되지 않는다.
또한, 반도체 기판의 사이즈는 직경이 200 ㎜, 300 ㎜ 또는 450 ㎜일 수 있다.
그러나, 실시 예는 반도체 기판의 특정한 종류에 국한되지 않는다.
도 3은 도 1에 도시된 제110 단계의 일 실시 예(110A)를 설명하기 위한 플로우차트이다. 도 4는 표면층의 금속 오염을 설명하기 위한 반도체 기판의 평면도를 나타낸다. 도 4에서, 화살표로 표시한 Notch는 노치가 있는 지점을 나타낸다.
도 3 및 도 4를 참조하면, 반도체 기판의 표면층(A1)을 금속으로 오염시키기 위해, 반도체 기판의 가장 자리에서 서로 이격된 적어도 2개의 지점(예를 들어, #11, #12) 및 가장 자리 안쪽의 중앙부에서 서로 이격된 적어도 2개의 지점(예를 들어, #13, #14)을 금속으로 오염시킬 수 있다(제110 단계).
도 5는 도 1에 도시된 제110 단계의 다른 실시 예(110B)를 설명하기 위한 플로우차트이다. 도 6은 벌크층의 금속 오염을 설명하기 위한 반도체 기판의 평면도를 나타낸다.
도 5 및 도 6을 참조하면, 반도체 기판의 벌크층(A2)을 금속으로 오염시키기 위해, 반도체 기판의 가장 자리 안쪽의 중앙부 표면에서 서로 이격된 복수의 지점(예를 들어, #21 내지 #24)을 금속으로 오염시킨다(제112 단계).
제112 단계 후에, 고온 로 확산 열처리를 수행하여 반도체 기판의 표면의 오염된 금속을 반도체 기판의 벌크까지 확산 이동시킨다(제114 단계).
제114 단계 후에, 반도체 기판의 표면을 폴리싱(polishing)한다(제116 단계). 제116 단계에서 반도체 기판의 표면을 폴리싱함으로써 표면층 오염이 제거될 수 있어, 후술되는 제130 단계에서 벌크층의 오염만이 평가될 수 있다.
예를 들어, 도 4 또는 도 6에 도시된 각 지점의 금속별 오염 수준은 다음 표 1과 같다.
구분 지점 Cu Ni Fe Ref.
오염 레벨
(ppb)		 #1 1000 1000 100 금속 오염
없음
#2 100 100 10
#3 10 10 1
#4 1 1 0.05
여기서, #1은 #11 또는 #21을 나타내고, #2는 #12 또는 #22를 나타내고, #3은 #13 또는 #23을 나타내고, #4는 #14 또는 #24를 나타낸다.
다시, 도 1을 참조하면, 제110 단계 후에, 반도체 기판의 표면에 산화막을 강제로 형성한다(제120 단계). 여기서, 반도체 기판의 표면에 자연 산화막이 형성될 수 있다. 여기서, 산화막을 강제로 형성함이란, 자연 산화막 이외에 반도체 기판의 표면에 산화막을 의도적으로 형성함을 의미할 수 있다.
또한, 제120 단계는 자연 산화막을 제거한 이후에 수행될 수도 있다.
또는, 제120 단계는 자연 산화막을 제거하지 않고 수행될 수 있다. 이 경우, 자연 산화막 위에 산화막이 강제로 형성될 수 있다.
실시 예에 의하면, 제120 단계에서, 습식 산화 또는 건식 산화(dry oxidation)에 의해 산화막을 반도체 기판 상에 형성할 수 있다. 산화막의 두께의 균일성 및 공정 조건 조정을 원할히 하기 위해, 습식 산화 대신에 건식 산화에 의해 산화막을 형성할 수 있다.
이후, 제120 단계 후에, 포토루미네센스(PL:PhotoLuminescence) 평가법을 이용하여, 산화막이 형성된 반도체 기판의 표면층 또는 벌크층 중 적어도 하나에 포함된 결함 또는 금속 오염의 존재 여부 또는 금속 오염 정도 중 적어도 하나를 평가할 수 있다(제130 단계). 여기서, 결함은 금속 오염에 의한 결함일 수 있고, 금속 오염은 금속에 의한 오염을 의미할 수 있다.
예를 들어, 건식 산화는 950℃ 내지 1050℃의 온도로 30분 내지 120분 동안 수행될 수 있다.
일반적으로, 실리콘 웨이퍼 또는 에피텍셜 웨이퍼의 결정 결함 및 금속 오염을 평가하는 방법 중에 전기적인 특성 평가 방법이 있다. 이러한 전기적인 특성 평가 방법 중에서, PL 평가법은 여기광을 이용하여 반도체 기판의 재결합에 의해 발광된 광을 검출하고, 검출된 광을 이용하여 반도체 기판을 평가한다. 실리콘(Si)과 같은 간접(indirect) 밴드 갭 물질의 경우 상온(RT:Room Temperature)에서 측정이 어렵지만, PL 평가법의 경우 상온에서 사용이 가능하며 이는 실리콘 밴드갭에 해당되는 1.1eV 파장 영역에서 발광 세기만으로 금속 오염 및 결함 여부를 검출할 수 있다. 예를 들어, PL 평가법에 의한 반도체 기판의 평가 방법은 다양할 수 있으며, 그 례가 일본국 특개 2011-54691호에 예시적으로 개시되어 있으므로, 여기서는 PL 평가 장치나 방법에 대해서는 특정한 설명을 생략한다.
예를 들어, 반도체 기판의 표면층을 평가할 때 반도체 기판으로 조사되는 여기광의 파장은 532 ㎚이고, 반도체 기판의 벌크층을 평가할 때 반도체 기판으로 조사되는 여기광의 파장은 827 ㎚일 수 있으나, 실시 예는 여기광의 특정한 파장에 국한되지 않는다.
반도체 기판이 저농도로 도핑되었는가 그렇지 않으면 고농도로 도핑되었는가에 따라 그리고, 반도체 기판의 표면층을 평가할 것인가 그렇지 않으면 벌크층을 평가할 것인가에 따라 제120 단계에서 건식 산화의 온도 및 시간은 달라질 수 있다.
먼저, 반도체 기판이 금속에 의해 오염되지 않았을 때, 건식 산화의 온도 및 시간과 산화막의 두께 간의 관계, 산화막의 두께와 반도체 기판의 PL 강도(intensity) 간의 관계를 다음과 같이 첨부된 도 7 내지 도 10을 참조하여 설명한다. 여기서, PL 강도란, PL 평가법에 의해 반도체 기판에 여기광을 조사한 후 반도체 기판으로부터 발광되는 광의 검출된 강도를 의미할 수 있다.
도 7은 건식 산화의 온도와 시간에 따른 산화막의 두께(Tox) 변화를 예시적으로 나타내는 그래프로서, 횡축은 온도와 시간을 나타내고 종축은 산화막의 두께를 나타낸다. 여기서, 막대 그래프의 상단에 표기된 숫자는 산화막의 두께를 나타낸다.
도 7을 참조하면, 건식 산화 공정의 온도와 시간이 증가함에 따라 산화막의 두께가 증가함을 알 수 있다. 따라서, 산화막의 두께를 고정하지 않고 건식 산화 공정의 온도와 시간을 조정함으로써 산화막의 두께를 유동적으로 가변시킬 수 있음을 알 수 있다.
도 8은 산화막의 두께에 따른 반도체 기판의 표면층에서의 PL 강도를 나타낸다. 도 8은 표면층이 도 2에 도시된 표면(t0)으로부터 1㎛의 제1 깊이(t1) 까지의 제1 영역(A1)일 때 측정된 결과이다.
도 9는 산화막의 두께에 따른 반도체 기판의 벌크층에서의 PL 강도를 나타낸다. 도 9는 벌크층이 도 2에 도시된 표면(t0)으로부터 20 ㎛의 제2 깊이(t2)로부터 30㎛의 제3 깊이(t3)까지의 제2 영역(A2)일 때 측정된 결과이다.
도 10은 PL 강도 간의 비율(RPL)을 나타낸다.
도 8 내지 도 10은 반도체 기판이 p형 도펀트에 의해 저농도로 도핑된 경우(P-)와 고농도로 도핑된 경우(P+)를 각각 나타낸다. 또한, 도 8 내지 도 10은 PL 평가법에서 반도체 기판으로부터 조사되는 여기광이 레이져 다이오드로부터 발광될 때 획득한 결과이다. 도 8은 여기광의 파장이 532 ㎚일 때 획득된 결과이고, 도 9는 여기광의 파장이 827 ㎚일 때 획득된 결과이다. 도 8과 도 9에서 "P+ As-received"는 반도체 기판에 산화막을 형성하지 않았을 때의 PL 강도를 나타낸다.
도 10에 도시된 PL 강도 간의 비율(RPL)은 다음 수학식 1과 같이 표현될 수 있다.
Figure 112016119175892-pat00001
여기서, IPL(827)은 벌크층에서의 PL 강도를 나타내고, IPL(532)은 표면층에서의 PL 강도를 나타낸다. 또한, IPL(827) 및 IPL(532) 각각은 반도체 기판 전체에 대한 PL 강도를 나타낸다.
도 8 및 도 9를 참조하면, 반도체 기판이 금속으로 오염되지 않았을 때, 산화막의 두께가 증가함에 따라 표면층과 벌크층에서 PL 강도가 커짐을 알 수 있다.특히, 도 10을 참조하면, 산화막의 두께에 따라 표면층의 PL 강도가 커짐으로써, 표면층의 PL 강도에 대한 벌크층의 PL 강도 간의 비율(RPL)이 작아짐을 확인할 수 있다.
이하, 반도체 기판이 금속에 의해 오염되지 않았을 때, 건식 산화의 온도와 시간에 따른 반도체 기판의 표면층과 벌크층 각각에서의 PL 맵(map)을 다음과 같이 첨부된 도 11 및 도 12를 참조하여 설명한다.
도 11은 보론이 고농도로 도핑된 반도체 기판의 PL 맵을 나타내고, 도 12는 보론이 저농도로 도핑된 반도체 기판의 PL 맵을 나타낸다.
도 11 및 도 12에서 표면층과 벌크층의 정의, 광원의 종류 및 파장은 도 8 및 도 9에서 적용한 바와 같으므로 중복되는 설명을 생략한다.
도 11 및 도 12를 참조하면, 건식 산화 공정의 온도가 1000℃이고 시간이 60분보다 큰 120분에서와 공정 온도가 1050℃이고 시간이 60분과 120분일 때 산화막이 500Å 이상 두꺼워지면서 표면층의 PL 평가법을 수행할 수 없음을 알 수 있다.
또한, 도 12를 참조하면, 각 온도 대역에서 60분 이상일 때, 화살표로 표시한 바와 같이, 석출로 추정되는 원형 패턴이 발생함을 알 수 있다.
결국, 건식 산화에 의해 산화막을 증착하여 형성할 경우, 900℃ 이상의 고온에서 잉곳 그로잉(ingot growing) 중에 혼입된 산소로 인한 석출이 발생할 수 있다. 이에 석출이 발생하지 않은 건식 산화 공정의 온도는 950℃이고 공정 시간은 30분일 수 있으나, 실시 예는 이에 국한되지 않는다.
이하, 반도체 기판을 금속으로 오염시킨 이후에, 건식 산화 공정의 온도와 시간과 산화막의 두께 간의 관계 및 PL 강도를 첨부된 도 13 내지 도 18c를 참조하여 다음과 같이 살펴본다. 여기서, 표면층과 벌크층에서 금속을 오염시키는 지점은 각각 도 4 및 도 6에 도시된 바와 같고, 표 1에 도시된 바와 같이 4가지의 서로 다른 수준의 금속을 반도체 기판의 표면층과 벌크층에 오염시켰다. 특히, 표면층을 금속으로 오염시킬 때 반도체 기판의 가장 자리까지 검출 민감도를 확인하기 위해, 도 4에 예시된 바와 같이 가장 자리(#11, #12)를 오염시켰다. 또한, 반도체 기판은 보론(B:Boron)으로 도핑된 p형 웨이퍼를 사용하였으나, 반도체 기판이 n형 웨이퍼인 경우에도 하기의 설명은 적용될 수 있다. 특히, 반도체 기판이 n형 웨이퍼인 경우 PL 강도는 p형 웨이퍼보다 더욱 우수해질 수 있다. 또한, 건식 산화 공정의 온도를 950℃, 1000℃ 및 1050℃로 각각 가변하고, 각 온도에서 공정 시간을 30분 및 60분으로 가변시켰다.
도 13은 건식 산화 공정의 각 온도와 시간의 변동에 따라, 금속 오염(Metal contamination) 물질(Fe, Ni, Cu) 별로, 고농도로 도핑된 반도체 기판에서 표면층의 금속 오염을 평가한 PL 맵을 나타낸다. 여기서, 조그마한 동그라미(200)는 오염된 부분을 표시한다.
도 14는 각 건식 산화 공정의 각 온도와 시간의 변동에 따른 산화막의 두께 변동 및 금속 오염 물질별로 고농도로 도핑된 반도체 기판에서 표면층에서의 PL 강도를 나타내는 그래프이다.
도 13 및 도 14는 표면층으로 조사된 여기광의 파장이 532㎚이고, 표면층은 반도체 기판의 표면(t0)으로부터 1㎛의 제1 깊이(t1)까지의 제1 영역(A1)인 경우에 획득된 결과이다. 도 13과 도 14에서 'Ref'는 표 1에 표기한 바와 같이, 반도체 기판이 금속으로 오염되지 않은 경우를 나타낸다.
도 13을 참조하면, 건식 산화 공정의 온도가 1000℃이고 공정 시간이 60분인 경우 PL 측정이 불가함을 알 수 있다. 도 14를 참조하면, 건식 산화 공정의 온도가 1000℃이고 공정 시간이 30분인 경우를 제외하면 산화막의 두께(Tox)가 증가할수록 금속의 종류에 무관하게 PL 강도가 증가함을 알 수 있다.
특히, 도 14를 참조하면, 반도체 기판이 고농도로 도핑된 웨이퍼이고, 제130 단계에서 반도체 기판의 표면층을 평가하고자 할 경우, 950℃의 공정 온도로 30분 및 60분의 공정 시간 동안 또는 1000℃의 공정 온도로 30분의 공정 시간 동안 건식 산화를 수행하여, 200Å 내지 500Å의 두께를 갖는 산화막을 형성하여 PL 강도를 구할 수 있음을 알 수 있다.
도 15는 건식 산화 공정 온도와 시간의 변동에 따라, 금속 오염(Metal contamination) 물질(Fe, Ni, Cu) 별로, 저농도로 도핑된 반도체 기판에서 표면층의 금속 오염을 평가한 PL 맵을 나타낸다. 여기서, 조그마한 동그라미(202)는 오염된 부분을 표시한다.
도 16은 건식 산화 공정 온도와 시간의 변동에 따른 산화막의 두께 변동 및 금속 오염 물질별로 저농도로 도핑된 반도체 기판에서 표면층에서의 PL 강도를 나타내는 그래프이다.
도 15 및 도 16은 표면층으로 조사된 여기광의 파장이 532㎚이고, 표면층은 반도체 기판의 표면(t0)으로부터 1㎛의 제1 깊이(t1)까지의 제1 영역(A1)인 경우에 획득된 결과이다. 도 15와 도 16에서 'Ref'는 표 1에 표기한 바와 같이, 반도체 기판이 금속으로 오염되지 않은 경우를 나타낸다.
도 15를 참조하면, 건식 산화 공정의 온도가 1000℃이고 60분의 공정 시간인 경우 PL 측정이 불가함을 알 수 있다. 도 16을 참조하면, 건식 산화 공정의 온도가 1000℃이고 30분의 공정 시간인 경우를 제외하면 산화막의 두께(Tox)가 증가할수록 금속의 종류에 무관하게 PL 강도가 증가함을 알 수 있다.
도 16을 참조하면, 반도체 기판이 저농도로 도핑된 웨이퍼이고, 제130 단계에서 반도체 기판의 표면층을 평가하고자 할 경우, 950℃ 및 1000℃의 각 공정 온도에서 30분 및 60분 동안 건식 산화를 수행하여, 200Å 내지 600Å의 두께를 갖는 산화막을 형성하여 PL 강도를 구할 수 있음을 알 수 있다. 예를 들어, 건식 산화는 950℃의 온도로 30분 동안 수행될 수 있으나, 실시 예는 이에 국한되지 않는다.
이하, 반도체 기판을 금속으로 오염시킨 이후에, 건식 산화 공정의 온도를 1000℃로 하고 60분 이상의 공정 시간일 경우 석출이 발생하였다. 따라서, 산화막의 두께는 동일하게 맞추고 건식 산화 공정의 온도가 950℃ 및 1000℃ 에서 석출이 발생하지 않은 30분으로 건식 산화 공정을 수행하여 벌크층에 대한 오염 평가를 수행한 결과를 다음과 같이 살펴본다. 이때, 레이져 광원을 이용하여 827㎚의 여기광을 반도체 기판으로 조사하였으며, 보론(Boron)으로 반도체 기판을 고농도로 도핑한 경우(P+)와 저농도로 도핑한 경우(P-) 각각에 대해 반도체 기판을 평가하였다. 그러나, 실시 예는 이에 국한되지 않는다. 즉, 반도체 기판이 n형 웨이퍼인 경우에도 하기의 설명은 적용될 수 있다. 특히, 반도체 기판이 n형 웨이퍼인 경우 PL 강도는 더욱 우수해질 수 있다.
도 17은 건식 산화 공정 온도가 950℃ 및 1000℃ 각각에서 공정 시간이 30분일 때, 금속 오염(Metal contamination) 물질(Fe, Ni, Cu) 별로, 고농도(P+) 및 저농도(P-)로 도핑된 반도체 기판에서 벌크층의 금속 오염을 평가한 PL 맵을 나타낸다. 여기서, 조그마한 동그라미(204)는 오염된 부분을 표시한다.
도 17을 참조하면, 반도체 기판이 저농도로 도핑된 경우(P-), 금속의 종류(Fe, Cu, Ni)에 무관하게 금속 오염이 검출됨을 알 수 있다. 특히, 공정 온도가 1000℃이고 공정 시간이 30분인 경우보다 공정 온도가 950℃이고 공정 시간이 30분일 때 석출도 발생하지 않고 금속 오염 검출력이 우수함을 알 수 있다.
반면에, 도 17을 참조하면, 반도체 기판이 고농도로 도핑(P+)된 웨이퍼이고, 제130 단계에서 반도체 기판의 벌크층을 평가하고자 할 경우, 950℃의 공정 온도로 30분 동안 건식 산화를 수행하여 산화막을 형성한 경우, 반도체 기판의 벌크층의 Fe 오염만을 검출할 수 있음을 알 수 있다.
도 18a 내지 도 18c는 반도체 기판이 저농도로 도핑된 p형 웨이퍼인 경우, Fe, Cu 및 Ni의 금속 오염 수준 및 오염 수준에 따른 산화막 공정 조건별 PL 강도 비율(R')를 각각 나타낸다. 여기서, RTP는 급속 열처리(Rapid Thermal Processing)를 나타낸다. 도 18a 내지 도 18c는 여기광의 파장이 532㎚일 때 측정된 결과이다.
도 18a 내지 도 18c의 종축인 비율(R')은 다음 수학식 2와 같이 표현될 수 있다.
Figure 112016119175892-pat00002
여기서, ID는 각 금속 오염 지점에 대한 PL 강도를 나타내고, IN은 반도체 기판 전체에 대한 PL 강도를 나타낸다.
또한, 제130 단계 후에, 반도체 기판의 금속 오염의 존재 여부 또는 금속 오염의 정도 중 적어도 하나를 μ-PCD(microwave PhotoConductive Decay)를 이용하여 평가할 수 있다(제140 단계). u-PCD 중 하나인 OP-MCLT(Oxidized Passivation Minority Carrier Life Time)로 반도체 기판을 평가할 경우, 저농도로 도핑된 반도체 기판을 평가할 수 있으며, 고농도로 도핑된 반도체 기판을 평가할 수 없다.
제140 단계 후에, PL 평가법에 의한 제1 평가 결과와 μ-PCD 예를 들어, OP-MCLT 의한 제2 평가 결과의 상관성을 파악할 수 있다(제150 단계). 제150 단계를 수행함으로써, PL 평가법에 의한 제1 평가 결과의 정확도를 예측할 수 있다.
도 19a는 제1 평가 결과와 제2 평가 결과 간의 상관성을 보여주는 맵을 나타내고, 도 19b는 제1 평가 결과와 제2 평가 결과 간의 상관성을 비교하는 그래프를 나타낸다. 여기서, Fe, Cu, Ni는 금속 오염 물질을 나타내고, 'PL 532 ㎚'는 532㎚의 파장을 갖는 여기광을 반도체 기판에 조사하여 표면층을 PL 평가법에 의해 평가한 제1 평과 결과를 나타내고, MCLT는 OP-MCLT를 이용하여 반도체 기판을 평가한 제2 평가 결과를 나타낸다.
반도체 기판이 보론에 의해 저농도로 도핑된 p형 웨이퍼이고, 금속(Fe, Cu, Ni)에 의해 반도체 기판이 오염되었을 때, 도 19a 및 도 19b에 도시된 바와 같이, 950℃에서 30분 동안 건식 산화를 수행하여 산화막을 강제로 형성한 경우, 제1 평가 결과를 보면 표면층과 벌크층의 오염을 모두 잘 검출함을 확인할 수 있으며, Fe와 Ni의 경우 제1 평가 결과와 제2 평가 결과의 상관성(R2)은 97% 이상으로 매우 높음을 알 수 있다.
일반적으로, 실리콘 단결정 웨이퍼 같은 반도체 기판의 PL 평가법의 경우, 반도체 기판의 외부 오염 및 반도체 기판의 가공에 의한 기판 표면 상태에 따라 반도체 기판의 표면 재결합 손실이 발생하여, PL 평가법에 의해 검출된 광의 감도를 저해할 수 있다. 즉, PL 평가법에 의해 검출된 광이 변동할 수 있다.
반면에, 실시 예에 의하면, PL 평가법에 의해 반도체 기판을 평가하기 이전에 전처리 단계로서 반도체 기판의 표면에 산화막을 강제로 형성한 이후에 PL 평가법을 이용하여 반도체 기판을 평가하기 때문에, 반도체 기판의 표면 재결합 속도가 산화막에 의해 낮게 조절됨으로써 억제되어, 실온에서 PL 평가법에서 이용되는 반도체 기판의 PL 강도가 개선되어 반도체 기판이 실제로 갖는 금속 오염을 용이하고 정확하게 측정할 수 있다.
또한, 일반적으로, 반도체 기판이 고농도로 도핑되어 있을 경우, 예를 들어, 보론(B) 도펀트가 반도체 기판에 고농도로 도핑되어 있을 경우, 도펀트에 의한 산란으로 보론 스트라이에션(Boron striation)에 의한 PL 평가법에서 검출되는 광의 감도 즉, PL 강도가 매우 커서, 반도체 기판에 금속 오염이 존재한다고 하더라도 이를 검출하기 어려울 수 있다. 여기서, 보론 스트라이에션은 동심원 상의 패턴을 의미한다.
반면에, 실시 예에 의할 경우, 반도체 기판이 저농도로 도핑되어 있을 때뿐만 아니라 고농도로 도핑된 웨이퍼일 경우에도, 산화막을 최적화 조건 예를 들어 950℃의 온도에서 30분 동안 건식 산화를 수행하여 형성함으로써, 표면층과 벌크층에서 금속 오염의 여부와 정도를 용이하고 정확하게 검출할 수 있는 등 검출력이 강화될 수 있다.
또한, 전술한 바와 같이 PL 평가법에 의해 평가된 결과와 μ-PCD 법에 의해 평가된 결과의 상관성을 확인하여 전기적 특성 평가 장비 간 장비 상관도 정도를 마련할 수 있어, PL 평가법에 의한 반도체 기판의 평가 결과의 신뢰성을 확인할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (18)

  1. (a) p형 또는 n형으로 도핑되고, 0.005 Ωㆍ㎝ 내지 0.02 Ωㆍ㎝의 비저항을 갖는 반도체 기판의 표면층 또는 상기 표면층 아래의 벌크층 중 적어도 한 곳을 Fe, Cu 또는 Ni 중 적어도 하나의 금속으로 오염시키는 단계;
    (b) 950℃의 온도에서 30분 동안 건식 산화를 수행하여, 상기 반도체 기판의 표면에 산화막을 강제로 형성하는 단계; 및
    (c) 포토루미네센스 평가법을 이용하여, 상기 산화막이 형성된 상기 표면층 또는 상기 벌크층 중 적어도 하나에 포함된 금속 오염의 존재 여부 또는 정도 중 적어도 하나를 평가하는 단계를 포함하는 반도체 기판 제조 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1 항에 있어서, 상기 벌크층을 상기 금속으로 오염시키는 상기 (a) 단계는
    상기 반도체 기판의 가장 자리 안쪽의 중앙부 표면에서 서로 이격된 복수의 지점을 상기 금속으로 오염시키는 단계;
    확산 열처리를 수행하여 표면의 오염된 금속을 상기 반도체 기판의 벌크까지확산시키는 단계; 및
    상기 확산시킨 후에, 상기 반도체 기판의 표면을 폴리싱하는 단계를 포함하는 반도체 기판 제조 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제1 항에 있어서, 상기 (b) 단계는 200Å 내지 500Å의 두께를 갖는 상기 산화막을 형성하고,
    상기 (c) 단계는 상기 반도체 기판의 상기 표면층을 평가하는 반도체 기판 제조 방법.
  12. 제1 항에 있어서, 상기 (c) 단계는 상기 반도체 기판의 상기 벌크층의 Fe 오염을 평가하는 반도체 기판 제조 방법.
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  15. 제1 항에 있어서, 상기 (c) 단계에서
    상기 표면층을 평가할 때, 상기 반도체 기판으로 조사되는 여기광의 파장은 532 ㎚이고,
    상기 벌크층을 평가할 때, 상기 반도체 기판으로 조사되는 여기광의 파장은 827 ㎚인 반도체 기판 제조 방법.
  16. 제1 항에 있어서, 상기 표면층은 상기 반도체 기판의 표면으로부터 1㎛ 깊이까지의 제1 영역이고,
    상기 벌크층은 상기 표면으로부터 10㎛ 내지 30㎛ 깊이까지의 제2 영역인 반도체 기판 제조 방법.
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