WO2018105935A1 - 반도체 기판 제조 방법 - Google Patents

반도체 기판 제조 방법 Download PDF

Info

Publication number
WO2018105935A1
WO2018105935A1 PCT/KR2017/013636 KR2017013636W WO2018105935A1 WO 2018105935 A1 WO2018105935 A1 WO 2018105935A1 KR 2017013636 W KR2017013636 W KR 2017013636W WO 2018105935 A1 WO2018105935 A1 WO 2018105935A1
Authority
WO
WIPO (PCT)
Prior art keywords
semiconductor substrate
metal
oxide film
layer
surface layer
Prior art date
Application number
PCT/KR2017/013636
Other languages
English (en)
French (fr)
Inventor
이경선
함호찬
Original Assignee
에스케이실트론 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이실트론 주식회사 filed Critical 에스케이실트론 주식회사
Priority to CN201780075211.3A priority Critical patent/CN110036463B/zh
Priority to US16/465,494 priority patent/US10755989B2/en
Publication of WO2018105935A1 publication Critical patent/WO2018105935A1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/62—Systems in which the material investigated is excited whereby it emits light or causes a change in wavelength of the incident light
    • G01N21/63—Systems in which the material investigated is excited whereby it emits light or causes a change in wavelength of the incident light optically excited
    • G01N21/64—Fluorescence; Phosphorescence
    • G01N21/6489—Photoluminescence of semiconductors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01N—INVESTIGATING OR ANALYSING MATERIALS BY DETERMINING THEIR CHEMICAL OR PHYSICAL PROPERTIES
    • G01N21/00—Investigating or analysing materials by the use of optical means, i.e. using sub-millimetre waves, infrared, visible or ultraviolet light
    • G01N21/84—Systems specially adapted for particular applications
    • G01N21/88—Investigating the presence of flaws or contamination
    • G01N21/95—Investigating the presence of flaws or contamination characterised by the material or shape of the object to be examined
    • G01N21/9501—Semiconductor wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02043—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/223—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a gaseous phase
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/24—Optical enhancement of defects or not directly visible states, e.g. selective electrolytic deposition, bubbles in liquids, light emission, colour change

Definitions

  • Embodiments relate to a method for manufacturing a semiconductor substrate.
  • the results of evaluating the semiconductor substrate can be usefully used.
  • a photoluminescence (PL) evaluation method information related to the quality of a semiconductor substrate, for example, metal, is generated by irradiating excitation light to a surface of a semiconductor substrate and detecting light generated when the electron / hole pair excited by the excitation light recombines. Information regarding various crystal defects such as contamination and the presence of defects can be obtained.
  • the embodiment provides a method of manufacturing a semiconductor substrate capable of accurately and easily evaluating information related to at least one of metal contamination of a semiconductor substrate or degree.
  • a method of manufacturing a semiconductor substrate includes: (a) contaminating at least one of a surface layer of a semiconductor substrate or a bulk layer below the surface layer with at least one metal of Fe, Cu, or Ni; (B) forcibly forming an oxide film on a surface of the semiconductor substrate; And (c) evaluating at least one of the presence or degree of metal contamination included in at least one of the surface layer or the bulk layer on which the oxide film is formed, using a photoluminescence evaluation method.
  • the semiconductor substrate manufacturing method may include: evaluating at least one of the presence or degree of metal contamination of the semiconductor substrate using u-PCD; And determining the correlation between the evaluation result by the photoluminescence evaluation method and the evaluation result by u-PCD.
  • the forming of the oxide film may be performed by dry oxidation.
  • the dry oxidation may be performed for 30 minutes to 120 minutes at a temperature of 950 °C to 1050 °C.
  • the dry oxidation may be performed for 30 minutes at a temperature of 950 °C.
  • the step (a) of contaminating the surface layer with the metal may include at least two points spaced apart from each other at an edge of the semiconductor substrate and at least two points spaced apart from each other at a central portion inside the edge. It may include the step of contaminating.
  • the step (a) of contaminating the bulk layer with the metal may include contaminating the metal with a plurality of points spaced apart from each other on a central surface of the innermost portion of the semiconductor substrate; Performing a diffusion heat treatment to diffuse the contaminated metal on the surface to the bulk of the semiconductor substrate; And after the diffusion, polishing the surface of the semiconductor substrate.
  • the semiconductor substrate may include a wafer doped with p-type or n-type.
  • the doped wafer may have a resistivity of 0.005 ⁇ ⁇ cm to 0.02 ⁇ ⁇ cm.
  • the doped wafer may have a resistivity of 10 ⁇ ⁇ cm to 20 ⁇ ⁇ cm.
  • the step (b) is carried out the dry oxidation for 30 minutes and 60 minutes at a temperature of 950 °C or 30 minutes at a temperature of 1000 °C, to form the oxide film having a thickness of 200 ⁇ 500 ⁇
  • the surface layer of the semiconductor substrate may be evaluated.
  • step (b) may perform the dry oxidation at a temperature of 950 ° C. for 30 minutes to form the oxide film, and step (c) may evaluate Fe contamination of the bulk layer of the semiconductor substrate. .
  • step (b) is carried out the dry oxidation for 30 minutes and 60 minutes at each temperature of 950 °C and 1000 °C, to form the oxide film having a thickness of 200 ⁇ 600 ⁇
  • step (c) Can evaluate the said surface layer.
  • the dry oxidation may be performed for 30 minutes at a temperature of 950 °C.
  • the wavelength of the excitation light irradiated onto the semiconductor substrate is 532 nm
  • the wavelength of the excitation light irradiated onto the semiconductor substrate is 827 nm. Can be.
  • the surface layer may be a first region up to 1 ⁇ m deep from the surface of the semiconductor substrate, and the bulk layer may be a second region up to 10 ⁇ m to 30 ⁇ m deep from the surface.
  • the semiconductor substrate may include a mirror processed polysid wafer or an epitaxial wafer having an epitaxial layer formed thereon.
  • the semiconductor substrate may include a single crystal silicon wafer, a polycrystalline silicon wafer, or a compound semiconductor wafer.
  • a method of manufacturing a semiconductor substrate may include contaminating at least one of a surface layer of a doped semiconductor substrate having a resistivity of less than 0.1 ⁇ ⁇ or a bulk layer under the surface layer with at least one of Fe, Cu, or Ni.
  • A to make; Dry oxidation at a temperature of 950 ° C. for 30 minutes to forcibly form an oxide film on the surface of the semiconductor substrate, and by using the photoluminescence evaluation method, the surface layer or the bulk layer on which the oxide film is formed.
  • C evaluating at least one of the presence or degree of metal contamination contained in at least one of the.
  • the resistivity of the semiconductor substrate to be contaminated with the metal in the step (a) may be 0.005 ⁇ ⁇ cm to 0.02 ⁇ ⁇ cm.
  • the semiconductor substrate to be contaminated with the metal in the step (a) may include a mirror processed polished wafer or an epitaxial wafer having an epitaxial layer formed on the wafer. have.
  • the semiconductor substrate to be contaminated with the metal in step (a) may include a single crystal silicon wafer, a polycrystalline silicon wafer or a compound semiconductor wafer.
  • the semiconductor substrate to be contaminated with the metal in step (a) may be a substrate doped with n-type or p-type.
  • the step (a) of contaminating the surface layer with the metal may include at least two points spaced apart from each other at an edge of the semiconductor substrate and at least two points spaced apart from each other at a central portion inside the edge. It may include the step of contaminating.
  • the step (a) of contaminating the bulk layer with the metal may include contaminating the metal with a plurality of points spaced apart from each other on a central surface of the innermost portion of the semiconductor substrate; Performing diffusion heat treatment to diffuse the metal contaminated on the surface to the bulk of the semiconductor substrate; And after the diffusion, polishing the surface of the semiconductor substrate.
  • step (b) may be performed after removing the natural oxide film formed on the surface of the semiconductor substrate.
  • step (b) may be performed in a state where a natural oxide film is formed on the surface of the semiconductor substrate.
  • the step (b) may form the oxide film having a thickness of 200 kPa to 500 kPa, and the step (c) may evaluate the surface layer of the semiconductor substrate.
  • step (c) may evaluate Fe contamination of the bulk layer of the semiconductor substrate.
  • the wavelength of the excitation light irradiated onto the semiconductor substrate is 532 nm
  • the wavelength of the excitation light irradiated onto the semiconductor substrate is 827 nm. Can be.
  • the surface layer may be a first region up to 1 ⁇ m deep from the surface of the semiconductor substrate, and the bulk layer may be a second region up to 10 ⁇ m to 30 ⁇ m deep from the surface.
  • the semiconductor substrate manufacturing method according to the embodiment can accurately and easily evaluate at least one of metal contamination or metal contamination of the semiconductor substrate, and in particular, at least one of metal contamination or high concentration of the semiconductor substrate doped with high concentration as well as low concentration. You can evaluate one accurately and easily.
  • FIG. 1 is a flowchart illustrating a method of manufacturing a semiconductor substrate according to an embodiment.
  • FIG. 2 shows an exemplary cross-sectional view of a semiconductor substrate for better understanding of the method for manufacturing the semiconductor substrate shown in FIG. 1.
  • FIG. 3 is a flowchart for describing an exemplary embodiment of step 110 shown in FIG. 1.
  • FIG. 4 is a plan view of a semiconductor substrate for explaining metal contamination of a surface layer of the semiconductor substrate.
  • FIG. 5 is a flowchart for describing another exemplary embodiment of the 110th step illustrated in FIG. 1.
  • FIG. 6 is a plan view of a semiconductor substrate for explaining metal contamination of the bulk layer.
  • FIG. 7 is a graph illustrating a change in thickness of an oxide film with temperature and time of dry oxidation.
  • FIG. 11 shows a PL map of a semiconductor substrate heavily doped with boron.
  • FIG. 12 shows a PL map of a semiconductor substrate lightly doped with boron.
  • FIG. 13 illustrates a PL map for evaluating metal contamination of a surface layer in a highly doped semiconductor substrate for each metal contaminant according to variations in temperature and time of a dry oxidation process.
  • FIG. 14 is a graph illustrating PL variations in surface layers of a semiconductor substrate heavily doped by metal contaminants and variations in thickness of an oxide film according to variations in temperature and time of each dry oxidation process.
  • FIG. 15 illustrates a PL map for evaluating metal contamination of a surface layer in a lightly doped semiconductor substrate for each metal contaminant according to variation of dry oxidation process temperature and time.
  • FIG. 16 is a graph illustrating PL strength in a surface layer of a semiconductor substrate doped at low concentrations according to variation in thickness of an oxide film and variation of metal contaminants according to variation of dry oxidation process temperature and time.
  • FIG. 17 shows a PL map evaluating bulk metal contamination of a bulk layer on a high concentration and low concentration doped semiconductor substrate when the dry oxidation process temperature is 30 minutes at 950 ° C. and 1000 ° C., respectively.
  • 18A to 18C illustrate PL strength ratios according to oxide film process conditions according to metal contamination levels and contamination levels of Fe, Cu, and Ni when the semiconductor substrate is a lightly doped p-type wafer.
  • FIG. 19A shows a map showing the correlation between the first evaluation result and the second evaluation result
  • FIG. 19B shows a graph comparing the correlation between the first evaluation result and the second evaluation result.
  • FIG. 1 is a flowchart illustrating a method of manufacturing a semiconductor substrate 100 according to an embodiment.
  • At least one of the surface layer and the bulk layer of the semiconductor substrate is contaminated with metal (step 110).
  • FIG. 2 shows an exemplary cross-sectional view of a semiconductor substrate to aid in understanding the method 100 for manufacturing a semiconductor substrate shown in FIG. 1.
  • the surface layer of the semiconductor substrate may be defined as the first region A1 from the surface to of the semiconductor substrate to the first depth t1.
  • the first depth t1 may be 1 ⁇ m, but embodiments are not limited thereto.
  • the bulk layer of the semiconductor substrate may be defined as the second region A2 located below the surface layer and from the surface t0 of the semiconductor substrate to the third depth t3 from the point that is the second depth t2.
  • the second depth t2 may be 10 ⁇ m
  • the third depth t3 may be 30 ⁇ m, but embodiments are not limited thereto.
  • the bulk layer may be a region from the surface to of the semiconductor substrate from the first depth t1 of 1 ⁇ m to the third depth t3 of 30 ⁇ m.
  • the metal contaminating the semiconductor substrate in step 110 may include at least one of Fe, Cu, or Ni.
  • the semiconductor substrate may include a polished polished polished wafer or an epitaxial wafer having an epitaxial layer formed on the polished wafer.
  • the semiconductor substrate may include a single crystal silicon wafer, a polycrystalline silicon wafer or a compound semiconductor wafer.
  • the semiconductor substrate may include a wafer doped with p-type or n-type.
  • the semiconductor substrate may be a wafer that is heavily doped or lightly doped.
  • a highly doped wafer means a wafer having a resistivity of less than 0.1 ⁇ ⁇ cm, for example, 0.005 ⁇ ⁇ cm to 0.02 ⁇ ⁇ cm, and a lightly doped wafer is 10 ⁇ ⁇ cm to 20 ⁇ ⁇ cm It can mean a wafer having a specific resistance of, but the embodiment is not limited to a specific value of the specific resistance.
  • the semiconductor substrate may be an n-type dopant and may include Si, Ge, Sn, Se, Te, and the like, but is not limited thereto.
  • the semiconductor substrate may be a p-type dopant, and may include Mg, Zn, Ca, Sr, Ba, B, and the like, but is not limited thereto.
  • the size of the semiconductor substrate may be 200 mm, 300 mm or 450 mm in diameter.
  • embodiments are not limited to any particular kind of semiconductor substrate.
  • FIG. 3 is a flowchart for describing an exemplary embodiment 110A of step 110 illustrated in FIG. 1.
  • FIG. 4 is a plan view of a semiconductor substrate for explaining metal contamination of a surface layer of the semiconductor substrate.
  • Notch indicated by an arrow indicates a point where a notch exists.
  • At least two points (eg, # 13 and # 14) spaced apart from each other at the inner central portion may be contaminated with metal (step 110).
  • FIG. 5 is a flowchart for explaining another embodiment 110B of the 110 th step illustrated in FIG. 1.
  • FIG. 6 is a plan view of a semiconductor substrate for explaining metal contamination of the bulk layer.
  • a plurality of points spaced apart from each other eg, # 21 to # 24 on the central surface of the innermost edge of the semiconductor substrate. ) Is contaminated with metal (step 112).
  • step 112 a high temperature furnace diffusion heat treatment is performed to diffuse and move the contaminated metal on the surface of the semiconductor substrate to the bulk of the semiconductor substrate (step 114).
  • step 116 the surface of the semiconductor substrate is polished.
  • Surface layer contamination may be removed by polishing the surface of the semiconductor substrate in step 116, so that only contamination of the bulk layer may be evaluated in step 130, which will be described later.
  • the contamination level for each metal at each point shown in FIG. 4 or 6 is shown in Table 1 below.
  • # 1 represents # 11 or # 21
  • # 2 represents # 12 or # 22
  • # 3 represents # 13 or # 23
  • # 4 represents # 14 or # 24.
  • an oxide film is forcibly formed on the surface of the semiconductor substrate (step 120).
  • a natural oxide film may be formed on the surface of the semiconductor substrate.
  • forcibly forming the oxide film may mean that the oxide film is intentionally formed on the surface of the semiconductor substrate in addition to the natural oxide film.
  • step 120 may be performed after removing the native oxide film.
  • step 120 may be performed without removing the native oxide film.
  • an oxide film may be forcibly formed on the natural oxide film.
  • an oxide film may be formed on a semiconductor substrate by wet oxidation or dry oxidation.
  • the oxide film may be formed by dry oxidation instead of wet oxidation.
  • step 120 at least one of the presence of defects or metal contamination or the degree of metal contamination included in at least one of the surface layer or the bulk layer of the semiconductor substrate on which the oxide film is formed, using a photoluminescence (PL) evaluation method.
  • PL photoluminescence
  • One may evaluate one step (130).
  • the defect may be a defect due to metal contamination, and the metal contamination may mean contamination by metal.
  • dry oxidation can be carried out for 30 minutes to 120 minutes at a temperature of 950 °C to 1050 °C.
  • the PL evaluation method detects light emitted by recombination of the semiconductor substrate using excitation light, and evaluates the semiconductor substrate using the detected light.
  • Indirect band gap materials such as silicon (Si) are difficult to measure at room temperature (RT), but PL evaluation can be used at room temperature, which emits light in the 1.1 eV wavelength region corresponding to the silicon band gap.
  • RT room temperature
  • PL evaluation can be used at room temperature, which emits light in the 1.1 eV wavelength region corresponding to the silicon band gap.
  • the strength alone can detect metal contamination and defects.
  • the evaluation method of the semiconductor substrate by the PL evaluation method can be various, and since the example is disclosed by way of example in Unexamined-Japanese-Patent No. 2011-54691, the specific description about a PL evaluation apparatus and method is abbreviate
  • the wavelength of the excitation light irradiated onto the semiconductor substrate may be 532 nm, and when the bulk layer of the semiconductor substrate is evaluated, the wavelength of the excitation light irradiated onto the semiconductor substrate may be 827 nm. It is not limited to a particular wavelength of excitation light.
  • the temperature and time of dry oxidation may vary in step 120.
  • PL intensity can mean the detected intensity of the light emitted from a semiconductor substrate after irradiating excitation light to a semiconductor substrate by PL evaluation method.
  • FIG. 7 is a graph illustrating a change in the thickness (Tox) of the oxide film according to the temperature and time of the dry oxidation by way of example, the horizontal axis represents the temperature and time and the vertical axis represents the thickness of the oxide film.
  • the number written on the top of the bar graph represents the thickness of the oxide film.
  • the thickness of the oxide film increases as the temperature and time of the dry oxidation process increase. Therefore, it can be seen that the thickness of the oxide film can be flexibly changed by adjusting the temperature and time of the dry oxidation process without fixing the thickness of the oxide film.
  • FIG. 8 shows the PL strength in the surface layer of the semiconductor substrate depending on the thickness of the oxide film.
  • FIG. 8 is a result measured when the surface layer is the first area A1 from the surface to shown in FIG. 2 to the first depth t1 of 1 ⁇ m.
  • FIG. 9 shows the PL strength in the bulk layer of the semiconductor substrate depending on the thickness of the oxide film.
  • FIG. 9 is a result measured when the bulk layer is the second region A2 from the surface to shown in FIG. 2 to the third depth t3 of 20 ⁇ m to the third depth t3 of 30 ⁇ m.
  • 8 to 10 show a case where a semiconductor substrate is lightly doped (P ⁇ ) and a high concentration (P +), respectively, by a p-type dopant.
  • 8 to 10 show results obtained when the excitation light emitted from the semiconductor substrate is emitted from the laser diode in the PL evaluation method. 8 shows results obtained when the wavelength of the excitation light is 532 nm, and FIG. 9 shows results obtained when the wavelength of the excitation light is 827 nm.
  • P + As-received represents PL strength when no oxide film is formed on the semiconductor substrate.
  • Equation 1 The ratio R PL between the PL intensities illustrated in FIG. 10 may be expressed by Equation 1 below.
  • I PL 827 represents PL strength in the bulk layer
  • I PL 532 represents PL strength in the surface layer
  • I PL 827 and I PL 532 each represent PL strength over the entire semiconductor substrate.
  • FIG. 11 illustrates a PL map of a semiconductor substrate heavily doped with boron
  • FIG. 12 illustrates a PL map of a semiconductor substrate heavily doped with boron.
  • FIG. 11 and FIG. 12 the definition of the surface layer and the bulk layer, the type and the wavelength of the light source are the same as those of FIGS. 8 and 9, and thus, redundant descriptions thereof will be omitted.
  • the oxide film when the oxide film is deposited and formed by dry oxidation, precipitation may occur due to oxygen mixed during ingot growing at a high temperature of 900 ° C or higher.
  • the dry oxidation process does not occur in the temperature of the 950 °C process time may be 30 minutes, but the embodiment is not limited thereto.
  • the relationship between the temperature and time of the dry oxidation process and the thickness of the oxide film and the PL strength will be described as follows with reference to FIGS. 13 to 18C.
  • the points of contaminating the metal in the surface layer and the bulk layer are as shown in Figs. 4 and 6, respectively, and as shown in Table 1, four different levels of metal contaminate the surface layer and the bulk layer of the semiconductor substrate. I was.
  • the edges # 11 and # 12 are contaminated as illustrated in FIG. 4.
  • the p-type wafer doped with boron (B: Boron) is used as the semiconductor substrate, the following description may be applied even when the semiconductor substrate is an n-type wafer.
  • the PL strength may be better than that of the p-type wafer.
  • the temperatures of the dry oxidation process were varied to 950 ° C, 1000 ° C and 1050 ° C, respectively, and the process time was varied to 30 minutes and 60 minutes at each temperature.
  • FIG. 13 illustrates a PL map for evaluating metal contamination of a surface layer in a highly doped semiconductor substrate for each metal contamination material (Fe, Ni, Cu) according to variation of temperature and time in a dry oxidation process.
  • the small circle 200 indicates the contaminated portion.
  • FIG. 14 is a graph illustrating PL variations in surface layers of a semiconductor substrate heavily doped by metal contaminants and variations in thickness of an oxide film according to variations in temperature and time of each dry oxidation process.
  • FIGS. 13 and 14 are obtained when the wavelength of the excitation light irradiated to the surface layer is 532 nm, and the surface layer is the first region A1 from the surface to of the semiconductor substrate to the first depth t1 of 1 ⁇ m. The result is.
  • 'Ref' represents a case where the semiconductor substrate is not contaminated with metal, as shown in Table 1.
  • the PL measurement is impossible when the temperature of the dry oxidation process is 1000 ° C. and the process time is 60 minutes.
  • the PL strength increases regardless of the type of metal as the thickness Tox of the oxide film increases.
  • the process temperature of 950 ° C. for 30 minutes and 60 minutes or 1000 ° C. It can be seen that dry oxidation is performed for a process time of 30 minutes at a process temperature of to form an oxide film having a thickness of 200 kPa to 500 kPa to obtain PL strength.
  • FIG. 15 illustrates a PL map for evaluating metal contamination of a surface layer in a lightly doped semiconductor substrate for each metal contamination material (Fe, Ni, Cu) according to dry oxidation process temperature and time variation.
  • the small circle 202 indicates the contaminated portion.
  • FIG. 16 is a graph illustrating PL strength in a surface layer of a semiconductor substrate doped at low concentrations according to variation in thickness of an oxide film and variation of metal contaminants according to variation of dry oxidation process temperature and time.
  • the PL measurement is impossible when the temperature of the dry oxidation process is 1000 ° C. and a process time of 60 minutes.
  • the PL strength increases regardless of the type of metal as the thickness Tox of the oxide film increases.
  • the semiconductor substrate is a lightly doped wafer and the surface layer of the semiconductor substrate is to be evaluated in step 130
  • dry oxidation is performed for 30 minutes and 60 minutes at respective process temperatures of 950 ° C. and 1000 ° C.
  • FIG. It is understood that the PL strength can be obtained by forming an oxide film having a thickness of 200 kPa to 600 kPa.
  • dry oxidation may be performed at a temperature of 950 ° C. for 30 minutes, but embodiments are not limited thereto.
  • the results of the contamination evaluation of the bulk layer by performing the dry oxidation process with the same thickness of the oxide film and the dry oxidation process for 30 minutes without precipitation at the temperature of the dry oxidation process at 950 ° C. and 1000 ° C. are as follows. see. At this time, the excitation light of 827 nm was irradiated to the semiconductor substrate using a laser light source, and the semiconductor substrate was applied to the case of high concentration doping (P +) and the low concentration (P ⁇ ) of the semiconductor substrate with boron. Was evaluated.
  • the embodiment is not limited thereto. That is, the following description can be applied even when the semiconductor substrate is an n-type wafer. In particular, when the semiconductor substrate is an n-type wafer, the PL strength can be further improved.
  • FIG. 17 is a dopant with high concentration (P +) and low concentration (P ⁇ ) for each metal contamination material (Fe, Ni, Cu) when the dry oxidation process temperature is 30 minutes at 950 ° C. and 1000 ° C., respectively.
  • the PL map which evaluated the metal contamination of the bulk layer in the obtained semiconductor substrate is shown.
  • the small circle 204 indicates the contaminated portion.
  • step 130 when the semiconductor substrate is a wafer heavily doped (P +) and the bulk layer of the semiconductor substrate is to be evaluated in step 130, dry oxidation is performed at a process temperature of 950 ° C. for 30 minutes. When the oxide film is formed, it can be seen that only Fe contamination of the bulk layer of the semiconductor substrate can be detected.
  • 18A to 18C show PL strength ratios R ′ according to oxide process conditions according to metal contamination levels and contamination levels of Fe, Cu, and Ni when the semiconductor substrate is a lightly doped p-type wafer.
  • RTP stands for Rapid Thermal Processing.
  • 18A to 18C show results obtained when the wavelength of the excitation light is 532 nm.
  • the ratio R ′ which is the vertical axis of FIGS. 18A to 18C, may be expressed by Equation 2 below.
  • I D represents PL strength for each metal contamination point
  • I N represents PL strength for the entire semiconductor substrate.
  • step 130 at least one of the presence of metal contamination or the degree of metal contamination of the semiconductor substrate may be evaluated by using a micro-photoconductive decay (PC-PCD) (step 140).
  • PC-PCD micro-photoconductive decay
  • OP-MCLT Oxidized Passivation Minority Carrier Life Time
  • step 150 the correlation between the first evaluation result by the PL evaluation method and the second evaluation result by the ⁇ -PCD, for example, OP-MCLT may be determined (step 150).
  • step 150 the accuracy of the first evaluation result by the PL evaluation method may be predicted.
  • FIG. 19A shows a map showing the correlation between the first evaluation result and the second evaluation result
  • FIG. 19B shows a graph comparing the correlation between the first evaluation result and the second evaluation result.
  • Fe, Cu, and Ni represent metal contaminants
  • 'PL 532 nm' represents first evaluation results obtained by irradiating excitation light having a wavelength of 532 nm to the semiconductor substrate and evaluating the surface layer by the PL evaluation method. Shows a second evaluation result of evaluating the semiconductor substrate using the OP-MCLT.
  • the semiconductor substrate is a p-type wafer lightly doped by boron, and the semiconductor substrate is contaminated by metals (Fe, Cu, Ni), as shown in FIGS. 19A and 19B, dry at 950 ° C. for 30 minutes.
  • metals Fe, Cu, Ni
  • FIGS. 19A and 19B dry at 950 ° C. for 30 minutes.
  • the oxide film is forcibly formed by oxidation, it can be seen from the first evaluation result that the contamination of the surface layer and the bulk layer is well detected, and in the case of Fe and Ni, the correlation between the first evaluation result and the second evaluation result It can be seen that (R2) is very high, more than 97%.
  • the surface recombination loss of the semiconductor substrate occurs depending on the external contamination of the semiconductor substrate and the state of the substrate surface due to the processing of the semiconductor substrate, and thus the sensitivity of the light detected by the PL evaluation method. May inhibit. That is, the light detected by the PL evaluation method can fluctuate.
  • the semiconductor substrate is evaluated using the PL evaluation method after the oxide film is forcibly formed on the surface of the semiconductor substrate as the pretreatment step before the semiconductor substrate is evaluated by the PL evaluation method.
  • the surface recombination rate is suppressed by being controlled low by the oxide film, so that the PL strength of the semiconductor substrate used in the PL evaluation method at room temperature is improved, so that metal contamination actually present in the semiconductor substrate can be measured easily and accurately.
  • boron (B) dopant when the semiconductor substrate is heavily doped, for example, when the boron (B) dopant is heavily doped in the semiconductor substrate, scattering by the dopant may cause scattering by the boron striation.
  • the sensitivity of the light detected by the PL evaluation method, that is, the PL intensity is so large that it may be difficult to detect even if metal contamination exists in the semiconductor substrate.
  • boron striation means a pattern on concentric circles.
  • the oxide film is subjected to dry oxidation for 30 minutes under optimized conditions, for example, a temperature of 950 ° C.
  • the detection power can be enhanced such that the surface layer and the bulk layer can easily and accurately detect the presence and extent of metal contamination.
  • the correlation between the results evaluated by the PL evaluation method and the results evaluated by the ⁇ -PCD method can be confirmed to prepare a degree of equipment correlation between the electrical property evaluation equipments. The reliability of the evaluation results can be confirmed.
  • the semiconductor substrate manufacturing method according to the embodiment may be used in the field of manufacturing a semiconductor substrate.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Biochemistry (AREA)
  • General Health & Medical Sciences (AREA)
  • Immunology (AREA)
  • Pathology (AREA)
  • Nuclear Medicine, Radiotherapy & Molecular Imaging (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

실시 예의 반도체 기판 제조 방법은, 0.1Ωㆍ㎝ 미만의 비저항을 갖는 도핑된 반도체 기판의 표면층 또는 표면층 아래의 벌크층 중 적어도 한 곳을 Fe, Cu 또는 Ni 중 적어도 하나의 금속으로 오염시키는 단계와, 950℃의 온도에서 30분 동안 건식 산화를 수행하여, 반도체 기판의 표면에 산화막을 강제로 형성하는 단계 및 포토루미네센스 평가법을 이용하여, 산화막이 형성된 표면층 또는 벌크층 중 적어도 하나에 포함된 금속 오염의 존재 여부 또는 정도 중 적어도 하나를 평가하는 단계를 포함한다.

Description

반도체 기판 제조 방법
실시 예는 반도체 기판 제조 방법에 관한 것이다.
반도체 기판을 제조할 때, 반도체 기판을 평가한 결과가 유용하게 이용될 수 있다. 반도체 기판을 평가하는 방법 중 하나로서, 포토루미네선스(PL:Photoluminescence) 평가법이 있다. PL 평가법에 의하면, 반도체 기판의 표면에 여기광을 조사하고, 여기광에 의하여 여기되는 전자/정공쌍이 재결합하는 때에 생기는 광을 검출한 것에 의해, 반도체 기판의 품질에 관하는 정보, 예를 들면 금속 오염이나 결함의 존재 등의 각종 결정 결함에 관하는 정보를 얻을 수 있다.
그러나, 기존의 PL 평가법에 의할 경우, 반도체 기판의 외부 오염 및 가공 상태에 따른 표면 재결합 손실이 발생함으로써 반도체 기판의 오염 여부나 정도를 정확하게 평가할 수 없는 문제점이 있다.
또한, 반도체 기판이 고농도로 도핑된 경우, PL 평가법에 의해 검출된 광의 세기가 높아서 금속 오염의 여부 및 정도를 정확하게 평가할 수 없는 문제점이 있다.
실시 예는 반도체 기판의 금속 오염 여부 또는 정도 중 적어도 하나에 관련된 정보를 정확하고 용이하게 평가할 수 있는 반도체 기판 제조 방법을 제공한다.
일 실시 예에 의한 반도체 기판 제조 방법은, 반도체 기판의 표면층 또는 상기 표면층 아래의 벌크층 중 적어도 한 곳을 Fe, Cu 또는 Ni 중 적어도 하나의 금속으로 오염시키는 (a) 단계; 상기 반도체 기판의 표면에 산화막을 강제로 형성하는 (b) 단계; 및 포토루미네센스 평가법을 이용하여, 상기 산화막이 형성된 상기 표면층 또는 상기 벌크층 중 적어도 하나에 포함된 금속 오염의 존재 여부 또는 정도 중 적어도 하나를 평가하는 (c) 단계를 포함할 수 있다.
예를 들어, 상기 반도체 기판 제조 방법은 상기 반도체 기판의 금속 오염의 존재 여부 또는 정도 중 적어도 하나를 u-PCD를 이용하여 평가하는 단계; 및 상기 포토루미네센스 평가법에 의한 평가 결과와 u-PCD에 의한 평가 결과의 상관성을 파악하는 단계는 더 포함할 수 있다.
예를 들어, 상기 산화막을 형성하는 단계는 건식 산화에 의해 수행될 수 있다. 예를 들어, 상기 건식 산화는 950℃ 내지 1050℃의 온도로 30분 내지 120분 동안 수행될 수 있다. 상기 건식 산화는 950℃의 온도로 30분 동안 수행될 수 있다.
예를 들어, 상기 표면층을 상기 금속으로 오염시키는 상기 (a) 단계는 상기 반도체 기판의 가장 자리에서 서로 이격된 적어도 2개의 지점과 상기 가장 자리 안쪽의 중앙부에서 서로 이격된 적어도 2개의 지점을 상기 금속으로 오염시키는 단계를 포함할 수 있다.
예를 들어, 상기 벌크층을 상기 금속으로 오염시키는 상기 (a) 단계는 상기 반도체 기판의 가장 자리 안쪽의 중앙부 표면에서 서로 이격된 복수의 지점을 상기 금속으로 오염시키는 단계; 확산 열처리를 수행하여 표면의 오염된 금속을 상기 반도체 기판의 벌크까지 확산시키는 단계; 및 상기 확산시킨 후에, 상기 반도체 기판의 표면을 폴리싱하는 단계를 포함할 수 있다.
예를 들어, 상기 반도체 기판은 p형 또는 n형으로 도핑된 웨이퍼를 포함할 수 있다.
예를 들어, 상기 도핑된 웨이퍼는 0.005 Ωㆍ㎝ 내지 0.02 Ωㆍ㎝의 비저항을 가질 수 있다.
예를 들어, 상기 도핑된 웨이퍼는 10 Ωㆍ㎝ 내지 20 Ωㆍ㎝의 비저항을 가질 수 있다.
예를 들어, 상기 (b) 단계는 950℃의 온도로 30분 및 60분 동안 또는 1000℃의 온도로 30분 동안 상기 건식 산화를 수행하여, 200Å 내지 500Å의 두께를 갖는 상기 산화막을 형성하고, 상기 (c) 단계는 상기 반도체 기판의 상기 표면층을 평가할 수 있다.
예를 들어, 상기 (b) 단계는 950℃의 온도로 30분 동안 상기 건식 산화를 수행하여 상기 산화막을 형성하고, 상기 (c) 단계는 상기 반도체 기판의 상기 벌크층의 Fe 오염을 평가할 수 있다.
예를 들어, 상기 (b) 단계는 950℃ 및 1000℃의 각 온도에서 30분 및 60분 동안 상기 건식 산화를 수행하여, 200Å 내지 600Å의 두께를 갖는 상기 산화막을 형성하고, 상기 (c) 단계는 상기 표면층을 평가할 수 있다. 상기 건식 산화는 950℃의 온도로 30분 동안 수행될 수 있다.
예를 들어, 상기 (c) 단계에서 상기 표면층을 평가할 때, 상기 반도체 기판으로 조사되는 여기광의 파장은 532 ㎚이고, 상기 벌크층을 평가할 때, 상기 반도체 기판으로 조사되는 여기광의 파장은 827 ㎚일 수 있다.
예를 들어, 상기 표면층은 상기 반도체 기판의 표면으로부터 1㎛ 깊이까지의 제1 영역이고, 상기 벌크층은 상기 표면으로부터 10㎛ 내지 30㎛ 깊이까지의 제2 영역일 수 있다.
예를 들어, 상기 반도체 기판은 경면 가공된 폴리시드 웨이퍼 또는 에피텍셜층이 형성된 에피텍셜 웨이퍼를 포함할 수 있다. 또한, 상기 반도체 기판은 단결정 실리콘 웨이퍼, 다결정 실리콘 웨이퍼 또는 화합물 반도체 웨이퍼를 포함할 수 있다.
다른 실시 예에 의한 반도체 기판 제조 방법은, 0.1Ωㆍ㎝ 미만의 비저항을 갖는 도핑된 반도체 기판의 표면층 또는 상기 표면층 아래의 벌크층 중 적어도 한 곳을 Fe, Cu 또는 Ni 중 적어도 하나의 금속으로 오염시키는 (a) 단계; 950℃의 온도에서 30분 동안 건식 산화를 수행하여, 상기 반도체 기판의 표면에 산화막을 강제로 형성하는 (b) 단계 및 포토루미네센스 평가법을 이용하여, 상기 산화막이 형성된 상기 표면층 또는 상기 벌크층 중 적어도 하나에 포함된 금속 오염의 존재 여부 또는 정도 중 적어도 하나를 평가하는 (c) 단계를 포함할 수 있다.
예를 들어, 상기 (a) 단계에서 상기 금속으로 오염될 상기 반도체 기판의 비저항은 0.005 Ωㆍ㎝ 내지 0.02 Ωㆍ㎝일 수 있다.
예를 들어, 상기 (a) 단계에서 상기 금속으로 오염될 상기 반도체 기판은 경면 가공된 폴리시드(polished) 웨이퍼 또는 상기 폴리시드 웨이퍼 상에 에피텍셜(epitaxial)층이 형성된 에피텍셜 웨이퍼를 포함할 수 있다.
예를 들어, 상기 (a) 단계에서 상기 금속으로 오염될 상기 반도체 기판은 단결정 실리콘 웨이퍼, 다결정 실리콘 웨이퍼 또는 화합물 반도체 웨이퍼를 포함할 수 있다.
예를 들어, 상기 (a) 단계에서 상기 금속으로 오염될 상기 반도체 기판은 n형 또는 p형으로 도핑된 기판일 수 있다.
예를 들어, 상기 표면층을 상기 금속으로 오염시키는 상기 (a) 단계는 상기 반도체 기판의 가장 자리에서 서로 이격된 적어도 2개의 지점과 상기 가장 자리 안쪽의 중앙부에서 서로 이격된 적어도 2개의 지점을 상기 금속으로 오염시키는 단계를 포함할 수 있다.
예를 들어, 상기 벌크층을 상기 금속으로 오염시키는 상기 (a) 단계는 상기 반도체 기판의 가장 자리 안쪽의 중앙부 표면에서 서로 이격된 복수의 지점을 상기 금속으로 오염시키는 단계; 확산 열처리를 수행하여 상기 표면에 오염된 금속을 상기 반도체 기판의 벌크까지 확산시키는 단계; 및 상기 확산시킨 후에, 상기 반도체 기판의 표면을 폴리싱하는 단계를 포함할 수 있다.
예를 들어, 상기 (b) 단계는 상기 반도체 기판의 표면에 형성된 자연 산화막을 제거한 후 수행될 수 있다. 또는, 상기 (b) 단계는 상기 반도체 기판의 표면에 자연 산화막이 형성된 상태에서 수행될 수도 있다.
예를 들어, 상기 (b) 단계는 200Å 내지 500Å의 두께를 갖는 상기 산화막을 형성하고, 상기 (c) 단계는 상기 반도체 기판의 상기 표면층을 평가할 수 있다.
예를 들어, 상기 (c) 단계는 상기 반도체 기판의 상기 벌크층의 Fe 오염을 평가할 수 있다.
예를 들어, 상기 (c) 단계에서 상기 표면층을 평가할 때, 상기 반도체 기판으로 조사되는 여기광의 파장은 532 ㎚이고, 상기 벌크층을 평가할 때, 상기 반도체 기판으로 조사되는 여기광의 파장은 827 ㎚일 수 있다.
예를 들어, 상기 표면층은 상기 반도체 기판의 표면으로부터 1㎛ 깊이까지의 제1 영역이고, 상기 벌크층은 상기 표면으로부터 10㎛ 내지 30㎛ 깊이까지의 제2 영역일 수 있다.
실시 예에 따른 반도체 기판 제조 방법은 반도체 기판의 금속 오염 여부 또는 금속 오염 정도 중 적어도 하나를 정확하고 용이하게 평가할 수 있으며, 특히, 저농도뿐만 아니라 고농도로 도핑된 반도체 기판의 금속 오염 여부 또는 정도 중 적어도 하나를 정확하고 용이하게 평가할 수 있다.
도 1은 실시 예에 의한 반도체 기판 제조 방법을 설명하기 위한 플로우차트이다.
도 2는 도 1에 도시된 반도체 기판 제조 방법의 이해를 돕기 위한, 반도체 기판의 예시적인 단면도를 나타낸다.
도 3은 도 1에 도시된 제110 단계의 일 실시 예를 설명하기 위한 플로우차트이다.
도 4는 반도체 기판의 표면층의 금속 오염을 설명하기 위한 반도체 기판의 평면도를 나타낸다.
도 5는 도 1에 도시된 제110 단계의 다른 실시 예를 설명하기 위한 플로우차트이다.
도 6은 벌크층의 금속 오염을 설명하기 위한 반도체 기판의 평면도를 나타낸다.
도 7은 건식 산화의 온도와 시간에 따른 산화막의 두께 변화를 예시적으로 나타내는 그래프이다.
도 8은 산화막의 두께에 따른 반도체 기판의 표면층에서의 PL 강도를 나타낸다.
도 9는 산화막의 두께에 따른 반도체 기판의 벌크층에서의 PL 강도를 나타낸다.
도 10은 PL 강도 간의 비율을 나타낸다.
도 11은 보론이 고농도로 도핑된 반도체 기판의 PL 맵을 나타낸다.
도 12는 보론이 저농도로 도핑된 반도체 기판의 PL 맵을 나타낸다.
도 13은 건식 산화 공정의 각 온도와 시간의 변동에 따라, 금속 오염 물질 별로, 고농도로 도핑된 반도체 기판에서 표면층의 금속 오염을 평가한 PL 맵을 나타낸다.
도 14는 각 건식 산화 공정의 각 온도와 시간의 변동에 따른 산화막의 두께 변동 및 금속 오염 물질별로 고농도로 도핑된 반도체 기판에서 표면층에서의 PL 강도를 나타내는 그래프이다.
도 15는 건식 산화 공정 온도와 시간의 변동에 따라, 금속 오염 물질 별로, 저농도로 도핑된 반도체 기판에서 표면층의 금속 오염을 평가한 PL 맵을 나타낸다.
도 16은 건식 산화 공정 온도와 시간의 변동에 따른 산화막의 두께 변동 및 금속 오염 물질별로 저농도로 도핑된 반도체 기판에서 표면층에서의 PL 강도를 나타내는 그래프이다.
도 17은 건식 산화 공정 온도가 950℃ 및 1000℃ 각각에서 공정 시간이 30분일 때, 금속 오염 물질 별로, 고농도 및 저농도로 도핑된 반도체 기판에서 벌크층의 금속 오염을 평가한 PL 맵을 나타낸다.
도 18a 내지 도 18c는 반도체 기판이 저농도로 도핑된 p형 웨이퍼인 경우, Fe, Cu 및 Ni의 금속 오염 수준 및 오염 수준에 따른 산화막 공정 조건별 PL 강도 비율을 각각 나타낸다.
도 19a는 제1 평가 결과와 제2 평가 결과 간의 상관성을 보여주는 맵을 나타내고, 도 19b는 제1 평가 결과와 제2 평가 결과 간의 상관성을 비교하는 그래프를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
도 1은 실시 예에 의한 반도체 기판 제조 방법(100)을 설명하기 위한 플로우차트이다.
도 1을 참조하면, 반도체 기판의 표면층 또는 벌크층 중 적어도 한 곳을 금속으로 오염시킨다(제110 단계).
도 2는 도 1에 도시된 반도체 기판 제조 방법(100)의 이해를 돕기 위한, 반도체 기판의 예시적인 단면도를 나타낸다.
도 2를 참조하면, 반도체 기판의 표면층이란, 반도체 기판의 표면(to)으로부터 제1 깊이(t1)까지의 제1 영역(A1)으로 정의될 수 있다. 예를 들어, 제1 깊이(t1)는 1 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.
반도체 기판의 벌크층이란, 표면층 아래에 위치하며, 반도체 기판의 표면(t0)으로부터 제2 깊이(t2)인 지점으로부터 제3 깊이(t3)까지의 제2 영역(A2)으로 정의될 수 있다. 예를 들어, 제2 깊이(t2)는 10 ㎛ 이고, 제3 깊이(t3)는 30 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.
다른 실시 예에 의하면, 벌크층은 반도체 기판의 표면(to)으로부터 1 ㎛의 제1 깊이(t1)부터 30 ㎛의 제3 깊이(t3)까지의 영역일 수도 있다.
제110 단계에서 반도체 기판을 오염시키는 금속은 Fe, Cu 또는 Ni 중 적어도 하나를 포함할 수 있다.
실시 예에 의하면, 반도체 기판은 경면 가공된 폴리시드(polished) 웨이퍼 또는 폴리시드 웨이퍼 상에 에피텍셜(epitaxial)층이 형성된 에피텍셜 웨이퍼를 포함할 수 있다.
또한, 반도체 기판은 단결정 실리콘 웨이퍼, 다결정 실리콘 웨이퍼 또는 화합물 반도체 웨이퍼를 포함할 수 있다.
또한, 반도체 기판은 p형 또는 n형으로 도핑된 웨이퍼를 포함할 수 있다. 예를 들어, 반도체 기판은 고농도 또는 저농도로 도핑된 웨이퍼일 수 있다. 이하, 고농도로 도핑된 웨이퍼란 0.1Ωㆍ㎝ 미만 예를 들어, 0.005 Ωㆍ㎝ 내지 0.02 Ωㆍ㎝의 비저항을 갖는 웨이퍼를 의미하고, 저농도로 도핑된 웨이퍼란 10 Ωㆍ㎝ 내지 20 Ωㆍ㎝의 비저항을 갖는 웨이퍼를 의미할 수 있으나, 실시 예는 비저항의 특정한 값에 국한되지 않는다.
만일, 반도체 기판이 n형으로 도핑된 웨이퍼일 경우, 반도체 기판은 n형 도펀트로서, Si, Ge, Sn, Se, Te 등을 포함할 수 있으나 이에 한정되지 않는다. 또한, 반도체 기판이 p형으로 도핑된 웨이퍼일 경우, 반도체 기판은 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba, B 등을 포함할 수 있으나, 이에 한정되지 않는다.
또한, 반도체 기판의 사이즈는 직경이 200 ㎜, 300 ㎜ 또는 450 ㎜일 수 있다.
그러나, 실시 예는 반도체 기판의 특정한 종류에 국한되지 않는다.
도 3은 도 1에 도시된 제110 단계의 일 실시 예(110A)를 설명하기 위한 플로우차트이다.
도 4는 반도체 기판의 표면층의 금속 오염을 설명하기 위한 반도체 기판의 평면도를 나타낸다. 도 4에서, 화살표로 표시한 Notch는 노치가 있는 지점을 나타낸다.
도 3 및 도 4를 참조하면, 반도체 기판의 표면층(A1)을 금속으로 오염시키기 위해, 반도체 기판의 가장 자리에서 서로 이격된 적어도 2개의 지점(예를 들어, #11, #12) 및 가장 자리 안쪽의 중앙부에서 서로 이격된 적어도 2개의 지점(예를 들어, #13, #14)을 금속으로 오염시킬 수 있다(제110 단계).
도 5는 도 1에 도시된 제110 단계의 다른 실시 예(110B)를 설명하기 위한 플로우차트이다.
도 6은 벌크층의 금속 오염을 설명하기 위한 반도체 기판의 평면도를 나타낸다.
도 5 및 도 6을 참조하면, 반도체 기판의 벌크층(A2)을 금속으로 오염시키기 위해, 반도체 기판의 가장 자리 안쪽의 중앙부 표면에서 서로 이격된 복수의 지점(예를 들어, #21 내지 #24)을 금속으로 오염시킨다(제112 단계).
제112 단계 후에, 고온 로 확산 열처리를 수행하여 반도체 기판의 표면의 오염된 금속을 반도체 기판의 벌크까지 확산 이동시킨다(제114 단계).
제114 단계 후에, 반도체 기판의 표면을 폴리싱(polishing)한다(제116 단계). 제116 단계에서 반도체 기판의 표면을 폴리싱함으로써 표면층 오염이 제거될 수 있어, 후술되는 제130 단계에서 벌크층의 오염만이 평가될 수 있다.
예를 들어, 도 4 또는 도 6에 도시된 각 지점의 금속별 오염 수준은 다음 표 1과 같다.
구분 지점 Cu Ni Fe Ref.
오염 레벨(ppb) #1 1000 1000 100 금속 오염없음
#2 100 100 10
#3 10 10 1
#4 1 1 0.05
여기서, #1은 #11 또는 #21을 나타내고, #2는 #12 또는 #22를 나타내고, #3은 #13 또는 #23을 나타내고, #4는 #14 또는 #24를 나타낸다.
다시, 도 1을 참조하면, 제110 단계 후에, 반도체 기판의 표면에 산화막을 강제로 형성한다(제120 단계). 여기서, 반도체 기판의 표면에 자연 산화막이 형성될 수 있다. 여기서, 산화막을 강제로 형성함이란, 자연 산화막 이외에 반도체 기판의 표면에 산화막을 의도적으로 형성함을 의미할 수 있다.
또한, 제120 단계는 자연 산화막을 제거한 이후에 수행될 수도 있다.
또는, 제120 단계는 자연 산화막을 제거하지 않고 수행될 수 있다. 이 경우, 자연 산화막 위에 산화막이 강제로 형성될 수 있다.
실시 예에 의하면, 제120 단계에서, 습식 산화 또는 건식 산화(dry oxidation)에 의해 산화막을 반도체 기판 상에 형성할 수 있다. 산화막의 두께의 균일성 및 공정 조건 조정을 원할히 하기 위해, 습식 산화 대신에 건식 산화에 의해 산화막을 형성할 수 있다.
이후, 제120 단계 후에, 포토루미네센스(PL:PhotoLuminescence) 평가법을 이용하여, 산화막이 형성된 반도체 기판의 표면층 또는 벌크층 중 적어도 하나에 포함된 결함 또는 금속 오염의 존재 여부 또는 금속 오염 정도 중 적어도 하나를 평가할 수 있다(제130 단계). 여기서, 결함은 금속 오염에 의한 결함일 수 있고, 금속 오염은 금속에 의한 오염을 의미할 수 있다.
예를 들어, 건식 산화는 950℃ 내지 1050℃의 온도로 30분 내지 120분 동안 수행될 수 있다.
일반적으로, 실리콘 웨이퍼 또는 에피텍셜 웨이퍼의 결정 결함 및 금속 오염을 평가하는 방법 중에 전기적인 특성 평가 방법이 있다. 이러한 전기적인 특성 평가 방법 중에서, PL 평가법은 여기광을 이용하여 반도체 기판의 재결합에 의해 발광된 광을 검출하고, 검출된 광을 이용하여 반도체 기판을 평가한다. 실리콘(Si)과 같은 간접(indirect) 밴드 갭 물질의 경우 상온(RT:Room Temperature)에서 측정이 어렵지만, PL 평가법의 경우 상온에서 사용이 가능하며 이는 실리콘 밴드갭에 해당되는 1.1 eV 파장 영역에서 발광 세기만으로 금속 오염 및 결함 여부를 검출할 수 있다. 예를 들어, PL 평가법에 의한 반도체 기판의 평가 방법은 다양할 수 있으며, 그 례가 일본국 특개 2011-54691호에 예시적으로 개시되어 있으므로, 여기서는 PL 평가 장치나 방법에 대해서는 특정한 설명을 생략한다.
예를 들어, 반도체 기판의 표면층을 평가할 때 반도체 기판으로 조사되는 여기광의 파장은 532 ㎚이고, 반도체 기판의 벌크층을 평가할 때 반도체 기판으로 조사되는 여기광의 파장은 827 ㎚일 수 있으나, 실시 예는 여기광의 특정한 파장에 국한되지 않는다.
반도체 기판이 저농도로 도핑되었는가 그렇지 않으면 고농도로 도핑되었는가에 따라 그리고, 반도체 기판의 표면층을 평가할 것인가 그렇지 않으면 벌크층을 평가할 것인가에 따라 제120 단계에서 건식 산화의 온도 및 시간은 달라질 수 있다.
먼저, 반도체 기판이 금속에 의해 오염되지 않았을 때, 건식 산화의 온도 및 시간과 산화막의 두께 간의 관계, 산화막의 두께와 반도체 기판의 PL 강도(intensity) 간의 관계를 다음과 같이 첨부된 도 7 내지 도 10을 참조하여 설명한다. 여기서, PL 강도란, PL 평가법에 의해 반도체 기판에 여기광을 조사한 후 반도체 기판으로부터 발광되는 광의 검출된 강도를 의미할 수 있다.
도 7은 건식 산화의 온도와 시간에 따른 산화막의 두께(Tox) 변화를 예시적으로 나타내는 그래프로서, 횡축은 온도와 시간을 나타내고 종축은 산화막의 두께를 나타낸다. 여기서, 막대 그래프의 상단에 표기된 숫자는 산화막의 두께를 나타낸다.
도 7을 참조하면, 건식 산화 공정의 온도와 시간이 증가함에 따라 산화막의 두께가 증가함을 알 수 있다. 따라서, 산화막의 두께를 고정하지 않고 건식 산화 공정의 온도와 시간을 조정함으로써 산화막의 두께를 유동적으로 가변시킬 수 있음을 알 수 있다.
도 8은 산화막의 두께에 따른 반도체 기판의 표면층에서의 PL 강도를 나타낸다. 도 8은 표면층이 도 2에 도시된 표면(to)으로부터 1㎛의 제1 깊이(t1)까지의 제1 영역(A1)일 때 측정된 결과이다.
도 9는 산화막의 두께에 따른 반도체 기판의 벌크층에서의 PL 강도를 나타낸다. 도 9는 벌크층이 도 2에 도시된 표면(to)으로부터 20 ㎛의 제2 깊이(t2)로부터 30㎛의 제3 깊이(t3)까지의 제2 영역(A2)일 때 측정된 결과이다.
도 10은 PL 강도 간의 비율(RPL)을 나타낸다.
도 8 내지 도 10은 반도체 기판이 p형 도펀트에 의해 저농도로 도핑된 경우(P-)와 고농도로 도핑된 경우(P+)를 각각 나타낸다. 또한, 도 8 내지 도 10은 PL 평가법에서 반도체 기판으로부터 조사되는 여기광이 레이져 다이오드로부터 발광될 때 획득한 결과이다. 도 8은 여기광의 파장이 532 ㎚일 때 획득된 결과이고, 도 9는 여기광의 파장이 827 ㎚일 때 획득된 결과이다. 도 8과 도 9에서 "P+ As-received"는 반도체 기판에 산화막을 형성하지 않았을 때의 PL 강도를 나타낸다.
도 10에 도시된 PL 강도 간의 비율(RPL)은 다음 수학식 1과 같이 표현될 수 있다.
Figure PCTKR2017013636-appb-M000001
여기서, IPL(827)은 벌크층에서의 PL 강도를 나타내고, IPL(532)은 표면층에서의 PL 강도를 나타낸다. 또한, IPL(827) 및 IPL(532) 각각은 반도체 기판 전체에 대한 PL 강도를 나타낸다.
도 8 및 도 9를 참조하면, 반도체 기판이 금속으로 오염되지 않았을 때, 산화막의 두께가 증가함에 따라 표면층과 벌크층에서 PL 강도가 커짐을 알 수 있다.
특히, 도 10을 참조하면, 산화막의 두께에 따라 표면층의 PL 강도가 커짐으로써, 표면층의 PL 강도에 대한 벌크층의 PL 강도 간의 비율(RPL)이 작아짐을 확인할 수 있다.
이하, 반도체 기판이 금속에 의해 오염되지 않았을 때, 건식 산화의 온도와 시간에 따른 반도체 기판의 표면층과 벌크층 각각에서의 PL 맵(map)을 다음과 같이 첨부된 도 11 및 도 12를 참조하여 설명한다.
도 11은 보론이 고농도로 도핑된 반도체 기판의 PL 맵을 나타내고, 도 12는 보론이 저농도로 도핑된 반도체 기판의 PL 맵을 나타낸다.
도 11 및 도 12에서 표면층과 벌크층의 정의, 광원의 종류 및 파장은 도 8 및 도 9에서 적용한 바와 같으므로 중복되는 설명을 생략한다.
도 11 및 도 12를 참조하면, 건식 산화 공정의 온도가 1000℃이고 시간이 60분보다 큰 120분에서와 공정 온도가 1050℃이고 시간이 60분과 120분일 때 산화막이 500Å 이상 두꺼워지면서 표면층의 PL 평가법을 수행할 수 없음을 알 수 있다.
또한, 도 12를 참조하면, 각 온도 대역에서 60분 이상일 때, 화살표로 표시한 바와 같이, 석출로 추정되는 원형 패턴이 발생함을 알 수 있다.
결국, 건식 산화에 의해 산화막을 증착하여 형성할 경우, 900℃ 이상의 고온에서 잉곳 그로잉(ingot growing) 중에 혼입된 산소로 인한 석출이 발생할 수 있다. 이에 석출이 발생하지 않는 건식 산화 공정의 온도는 950℃이고 공정 시간은 30분일 수 있으나, 실시 예는 이에 국한되지 않는다.
이하, 반도체 기판을 금속으로 오염시킨 이후에, 건식 산화 공정의 온도와 시간과 산화막의 두께 간의 관계 및 PL 강도를 첨부된 도 13 내지 도 18c를 참조하여 다음과 같이 살펴본다. 여기서, 표면층과 벌크층에서 금속을 오염시키는 지점은 각각 도 4 및 도 6에 도시된 바와 같고, 표 1에 도시된 바와 같이 4가지의 서로 다른 수준의 금속으로 반도체 기판의 표면층과 벌크층을 오염시켰다. 특히, 표면층을 금속으로 오염시킬 때 반도체 기판의 가장 자리까지 검출 민감도를 확인하기 위해, 도 4에 예시된 바와 같이 가장 자리(#11, #12)를 오염시켰다. 또한, 반도체 기판은 보론(B:Boron)으로 도핑된 p형 웨이퍼를 사용하였으나, 반도체 기판이 n형 웨이퍼인 경우에도 하기의 설명은 적용될 수 있다. 특히, 반도체 기판이 n형 웨이퍼인 경우 PL 강도는 p형 웨이퍼보다 더욱 우수해질 수 있다. 또한, 건식 산화 공정의 온도를 950℃, 1000℃ 및 1050℃로 각각 가변하고, 각 온도에서 공정 시간을 30분 및 60분으로 가변시켰다.
도 13은 건식 산화 공정의 각 온도와 시간의 변동에 따라, 금속 오염(Metal contamination) 물질(Fe, Ni, Cu) 별로, 고농도로 도핑된 반도체 기판에서 표면층의 금속 오염을 평가한 PL 맵을 나타낸다. 여기서, 조그마한 동그라미(200)는 오염된 부분을 표시한다.
도 14는 각 건식 산화 공정의 각 온도와 시간의 변동에 따른 산화막의 두께 변동 및 금속 오염 물질별로 고농도로 도핑된 반도체 기판에서 표면층에서의 PL 강도를 나타내는 그래프이다.
도 13 및 도 14는 표면층으로 조사된 여기광의 파장이 532㎚이고, 표면층은 반도체 기판의 표면(to)으로부터 1㎛의 제1 깊이(t1)까지의 제1 영역(A1)인 경우에 획득된 결과이다. 도 13과 도 14에서 'Ref'는 표 1에 표기한 바와 같이, 반도체 기판이 금속으로 오염되지 않은 경우를 나타낸다.
도 13을 참조하면, 건식 산화 공정의 온도가 1000℃이고 공정 시간이 60분인 경우 PL 측정이 불가함을 알 수 있다. 도 14를 참조하면, 건식 산화 공정의 온도가 1000℃이고 공정 시간이 30분인 경우를 제외하면 산화막의 두께(Tox)가 증가할수록 금속의 종류에 무관하게 PL 강도가 증가함을 알 수 있다.
특히, 도 14를 참조하면, 반도체 기판이 고농도로 도핑된 웨이퍼이고, 제130 단계에서 반도체 기판의 표면층을 평가하고자 할 경우, 950℃의 공정 온도로 30분 및 60분의 공정 시간 동안 또는 1000℃의 공정 온도로 30분의 공정 시간 동안 건식 산화를 수행하여, 200Å 내지 500Å의 두께를 갖는 산화막을 형성하여 PL 강도를 구할 수 있음을 알 수 있다.
도 15는 건식 산화 공정 온도와 시간의 변동에 따라, 금속 오염(Metal contamination) 물질(Fe, Ni, Cu) 별로, 저농도로 도핑된 반도체 기판에서 표면층의 금속 오염을 평가한 PL 맵을 나타낸다. 여기서, 조그마한 동그라미(202)는 오염된 부분을 표시한다.
도 16은 건식 산화 공정 온도와 시간의 변동에 따른 산화막의 두께 변동 및 금속 오염 물질별로 저농도로 도핑된 반도체 기판에서 표면층에서의 PL 강도를 나타내는 그래프이다.
도 15 및 도 16은 표면층으로 조사된 여기광의 파장이 532㎚이고, 표면층은 반도체 기판의 표면(to)으로부터 1㎛의 제1 깊이(t1)까지의 제1 영역(A1)인 경우에 획득된 결과이다. 도 15와 도 16에서 'Ref'는 표 1에 표기한 바와 같이, 반도체 기판이 금속으로 오염되지 않은 경우를 나타낸다.
도 15를 참조하면, 건식 산화 공정의 온도가 1000℃이고 60분의 공정 시간인 경우 PL 측정이 불가함을 알 수 있다. 도 16을 참조하면, 건식 산화 공정의 온도가 1000℃이고 30분의 공정 시간인 경우를 제외하면 산화막의 두께(Tox)가 증가할수록 금속의 종류에 무관하게 PL 강도가 증가함을 알 수 있다.
도 16을 참조하면, 반도체 기판이 저농도로 도핑된 웨이퍼이고, 제130 단계에서 반도체 기판의 표면층을 평가하고자 할 경우, 950℃ 및 1000℃의 각 공정 온도에서 30분 및 60분 동안 건식 산화를 수행하여, 200Å 내지 600Å의 두께를 갖는 산화막을 형성하여 PL 강도를 구할 수 있음을 알 수 있다. 예를 들어, 건식 산화는 950℃의 온도로 30분 동안 수행될 수 있으나, 실시 예는 이에 국한되지 않는다.
이하, 반도체 기판을 금속으로 오염시킨 이후에, 건식 산화 공정의 온도를 1000℃로 하고 60분 이상의 공정 시간일 경우 석출이 발생하였다. 따라서, 산화막의 두께는 동일하게 맞추고 건식 산화 공정의 온도가 950℃ 및 1000℃ 에서 석출이 발생하지 않은 30분으로 건식 산화 공정을 수행하여 벌크층에 대한 오염 평가를 수행한 결과를 다음과 같이 살펴본다. 이때, 레이져 광원을 이용하여 827㎚의 여기광을 반도체 기판으로 조사하였으며, 보론(Boron)으로 반도체 기판을 고농도로 도핑한 경우(P+)와 저농도로 도핑한 경우(P-) 각각에 대해 반도체 기판을 평가하였다. 그러나, 실시 예는 이에 국한되지 않는다. 즉, 반도체 기판이 n형 웨이퍼인 경우에도 하기의 설명은 적용될 수 있다. 특히, 반도체 기판이 n형 웨이퍼인 경우 PL 강도는 더욱 우수해질 수 있다.
도 17은 건식 산화 공정 온도가 950℃ 및 1000℃ 각각에서 공정 시간이 30분일 때, 금속 오염(Metal contamination) 물질(Fe, Ni, Cu) 별로, 고농도(P+) 및 저농도(P-)로 도핑된 반도체 기판에서 벌크층의 금속 오염을 평가한 PL 맵을 나타낸다. 여기서, 조그마한 동그라미(204)는 오염된 부분을 표시한다.
도 17을 참조하면, 반도체 기판이 저농도로 도핑된 경우(P-), 금속의 종류(Fe, Cu, Ni)에 무관하게 금속 오염이 검출됨을 알 수 있다. 특히, 공정 온도가 1000℃이고 공정 시간이 30분인 경우보다 공정 온도가 950℃이고 공정 시간이 30분일 때 석출도 발생하지 않고 금속 오염 검출력이 우수함을 알 수 있다.
반면에, 도 17을 참조하면, 반도체 기판이 고농도로 도핑(P+)된 웨이퍼이고, 제130 단계에서 반도체 기판의 벌크층을 평가하고자 할 경우, 950℃의 공정 온도로 30분 동안 건식 산화를 수행하여 산화막을 형성한 경우, 반도체 기판의 벌크층의 Fe 오염만을 검출할 수 있음을 알 수 있다.
도 18a 내지 도 18c는 반도체 기판이 저농도로 도핑된 p형 웨이퍼인 경우, Fe, Cu 및 Ni의 금속 오염 수준 및 오염 수준에 따른 산화막 공정 조건별 PL 강도 비율(R')를 각각 나타낸다. 여기서, RTP는 급속 열처리(Rapid Thermal Processing)를 나타낸다. 도 18a 내지 도 18c는 여기광의 파장이 532㎚일 때 측정된 결과이다.
도 18a 내지 도 18c의 종축인 비율(R')은 다음 수학식 2와 같이 표현될 수 있다.
Figure PCTKR2017013636-appb-M000002
여기서, ID는 각 금속 오염 지점에 대한 PL 강도를 나타내고, IN은 반도체 기판 전체에 대한 PL 강도를 나타낸다.
또한, 제130 단계 후에, 반도체 기판의 금속 오염의 존재 여부 또는 금속 오염의 정도 중 적어도 하나를 μ-PCD(microwave PhotoConductive Decay)를 이용하여 평가할 수 있다(제140 단계). u-PCD 중 하나인 OP-MCLT(Oxidized Passivation Minority Carrier Life Time)로 반도체 기판을 평가할 경우, 저농도로 도핑된 반도체 기판을 평가할 수 있으며, 고농도로 도핑된 반도체 기판을 평가할 수 없다.
제140 단계 후에, PL 평가법에 의한 제1 평가 결과와 μ-PCD 예를 들어, OP-MCLT 의한 제2 평가 결과의 상관성을 파악할 수 있다(제150 단계). 제150 단계를 수행함으로써, PL 평가법에 의한 제1 평가 결과의 정확도를 예측할 수 있다.
도 19a는 제1 평가 결과와 제2 평가 결과 간의 상관성을 보여주는 맵을 나타내고, 도 19b는 제1 평가 결과와 제2 평가 결과 간의 상관성을 비교하는 그래프를 나타낸다. 여기서, Fe, Cu, Ni는 금속 오염 물질을 나타내고, 'PL 532 ㎚'는 532㎚의 파장을 갖는 여기광을 반도체 기판에 조사하여 표면층을 PL 평가법에 의해 평가한 제1 평과 결과를 나타내고, MCLT는 OP-MCLT를 이용하여 반도체 기판을 평가한 제2 평가 결과를 나타낸다.
반도체 기판이 보론에 의해 저농도로 도핑된 p형 웨이퍼이고, 금속(Fe, Cu, Ni)에 의해 반도체 기판이 오염되었을 때, 도 19a 및 도 19b에 도시된 바와 같이, 950℃에서 30분 동안 건식 산화를 수행하여 산화막을 강제로 형성한 경우, 제1 평가 결과를 보면 표면층과 벌크층의 오염을 모두 잘 검출함을 확인할 수 있으며, Fe와 Ni의 경우 제1 평가 결과와 제2 평가 결과의 상관성(R2)은 97% 이상으로 매우 높음을 알 수 있다.
일반적으로, 실리콘 단결정 웨이퍼 같은 반도체 기판의 PL 평가법의 경우, 반도체 기판의 외부 오염 및 반도체 기판의 가공에 의한 기판 표면 상태에 따라 반도체 기판의 표면 재결합 손실이 발생하여, PL 평가법에 의해 검출된 광의 감도를 저해할 수 있다. 즉, PL 평가법에 의해 검출된 광이 변동할 수 있다.
반면에, 실시 예에 의하면, PL 평가법에 의해 반도체 기판을 평가하기 이전에 전처리 단계로서 반도체 기판의 표면에 산화막을 강제로 형성한 이후에 PL 평가법을 이용하여 반도체 기판을 평가하기 때문에, 반도체 기판의 표면 재결합 속도가 산화막에 의해 낮게 조절됨으로써 억제되어, 실온에서 PL 평가법에서 이용되는 반도체 기판의 PL 강도가 개선되어 반도체 기판이 실제로 갖는 금속 오염을 용이하고 정확하게 측정할 수 있다.
또한, 일반적으로, 반도체 기판이 고농도로 도핑되어 있을 경우, 예를 들어, 보론(B) 도펀트가 반도체 기판에 고농도로 도핑되어 있을 경우, 도펀트에 의한 산란으로 보론 스트라이에션(Boron striation)에 의한 PL 평가법에서 검출되는 광의 감도 즉, PL 강도가 매우 커서, 반도체 기판에 금속 오염이 존재한다고 하더라도 이를 검출하기 어려울 수 있다. 여기서, 보론 스트라이에션은 동심원 상의 패턴을 의미한다.
반면에, 실시 예에 의할 경우, 반도체 기판이 저농도로 도핑되어 있을 때뿐만 아니라 고농도로 도핑된 웨이퍼일 경우에도, 산화막을 최적화 조건 예를 들어 950℃의 온도에서 30분 동안 건식 산화를 수행하여 형성함으로써, 표면층과 벌크층에서 금속 오염의 여부와 정도를 용이하고 정확하게 검출할 수 있는 등 검출력이 강화될 수 있다.
또한, 전술한 바와 같이 PL 평가법에 의해 평가된 결과와 μ-PCD 법에 의해 평가된 결과의 상관성을 확인하여 전기적 특성 평가 장비 간 장비 상관도 정도를 마련할 수 있어, PL 평가법에 의한 반도체 기판의 평가 결과의 신뢰성을 확인할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
발명의 실시를 위한 형태는 전술한 "발명의 실시를 위한 최선의 형태"에서 충분히 설명되었다.
실시 예에 의한 반도체 기판 제조 방법은 반도체 기판을 제조하는 분야에 이용될 수 있다.

Claims (13)

  1. (a) 0.1Ωㆍ㎝ 미만의 비저항을 갖는 도핑된 반도체 기판의 표면층 또는 상기 표면층 아래의 벌크층 중 적어도 한 곳을 Fe, Cu 또는 Ni 중 적어도 하나의 금속으로 오염시키는 단계;
    (b) 950℃의 온도에서 30분 동안 건식 산화를 수행하여, 상기 반도체 기판의 표면에 산화막을 강제로 형성하는 단계; 및
    (c) 포토루미네센스 평가법을 이용하여, 상기 산화막이 형성된 상기 표면층 또는 상기 벌크층 중 적어도 하나에 포함된 금속 오염의 존재 여부 또는 정도 중 적어도 하나를 평가하는 단계를 포함하는 반도체 기판 제조 방법.
  2. 제1 항에 있어서, 상기 (a) 단계에서 상기 금속으로 오염될 상기 반도체 기판의 비저항은 0.005 Ωㆍ㎝ 내지 0.02 Ωㆍ㎝인 반도체 기판 제조 방법.
  3. 제1 항에 있어서, 상기 (a) 단계에서 상기 금속으로 오염될 상기 반도체 기판은
    경면 가공된 폴리시드(polished) 웨이퍼 또는 상기 폴리시드 웨이퍼 상에 에피텍셜(epitaxial)층이 형성된 에피텍셜 웨이퍼를 포함하는 반도체 기판 제조 방법.
  4. 제1 항에 있어서, 상기 (a) 단계에서 상기 금속으로 오염될 상기 반도체 기판은 단결정 실리콘 웨이퍼, 다결정 실리콘 웨이퍼 또는 화합물 반도체 웨이퍼를 포함하는 반도체 기판 제조 방법.
  5. 제1 항에 있어서, 상기 (a) 단계에서 상기 금속으로 오염될 상기 반도체 기판은 n형으로 도핑된 기판인 반도체 기판 제조 방법.
  6. 제1 항에 있어서, 상기 표면층을 상기 금속으로 오염시키는 상기 (a) 단계는
    상기 반도체 기판의 가장 자리에서 서로 이격된 적어도 2개의 지점과 상기 가장 자리 안쪽의 중앙부에서 서로 이격된 적어도 2개의 지점을 상기 금속으로 오염시키는 단계를 포함하는 반도체 기판 제조 방법.
  7. 제1 항에 있어서, 상기 벌크층을 상기 금속으로 오염시키는 상기 (a) 단계는
    상기 반도체 기판의 가장 자리 안쪽의 중앙부 표면에서 서로 이격된 복수의 지점을 상기 금속으로 오염시키는 단계;
    확산 열처리를 수행하여 상기 표면에 오염된 금속을 상기 반도체 기판의 벌크까지 확산시키는 단계; 및
    상기 확산시킨 후에, 상기 반도체 기판의 표면을 폴리싱하는 단계를 포함하는 반도체 기판 제조 방법.
  8. 제1 항에 있어서, 상기 (b) 단계는 상기 반도체 기판의 표면에 형성된 자연 산화막을 제거한 후 수행되는 반도체 기판 제조 방법.
  9. 제1 항에 있어서, 상기 (b) 단계는 상기 반도체 기판의 표면에 자연 산화막이 형성된 상태에서 수행되는 반도체 기판 제조 방법.
  10. 제1 항에 있어서, 상기 (b) 단계는 200Å 내지 500Å의 두께를 갖는 상기 산화막을 형성하고,
    상기 (c) 단계는 상기 반도체 기판의 상기 표면층을 평가하는 반도체 기판 제조 방법.
  11. 제1 항에 있어서, 상기 (c) 단계는 상기 반도체 기판의 상기 벌크층의 Fe 오염을 평가하는 반도체 기판 제조 방법.
  12. 제1 항에 있어서, 상기 (c) 단계에서
    상기 표면층을 평가할 때, 상기 반도체 기판으로 조사되는 여기광의 파장은 532 ㎚이고,
    상기 벌크층을 평가할 때, 상기 반도체 기판으로 조사되는 여기광의 파장은 827 ㎚인 반도체 기판 제조 방법.
  13. 제1 항에 있어서, 상기 표면층은 상기 반도체 기판의 표면으로부터 1㎛ 깊이까지의 제1 영역이고,
    상기 벌크층은 상기 표면으로부터 10㎛ 내지 30㎛ 깊이까지의 제2 영역인 반도체 기판 제조 방법.
PCT/KR2017/013636 2016-12-05 2017-11-28 반도체 기판 제조 방법 WO2018105935A1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201780075211.3A CN110036463B (zh) 2016-12-05 2017-11-28 半导体基材的制造方法
US16/465,494 US10755989B2 (en) 2016-12-05 2017-11-28 Semiconductor substrate manufacturing method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2016-0164552 2016-12-05
KR1020160164552A KR101820680B1 (ko) 2016-12-05 2016-12-05 반도체 기판 제조 방법

Publications (1)

Publication Number Publication Date
WO2018105935A1 true WO2018105935A1 (ko) 2018-06-14

Family

ID=61094873

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2017/013636 WO2018105935A1 (ko) 2016-12-05 2017-11-28 반도체 기판 제조 방법

Country Status (4)

Country Link
US (1) US10755989B2 (ko)
KR (1) KR101820680B1 (ko)
CN (1) CN110036463B (ko)
WO (1) WO2018105935A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000057350A (ko) * 1996-12-03 2000-09-15 고지마 마타오 반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법
KR20070065730A (ko) * 2005-12-20 2007-06-25 주식회사 실트론 에피택셜 웨이퍼 및 그 금속오염 검출방법
KR20120107190A (ko) * 2011-03-21 2012-10-02 주식회사 엘지실트론 웨이퍼 오염 측정장치 및 웨이퍼의 오염 측정 방법
KR20150033433A (ko) * 2013-09-24 2015-04-01 주식회사 엘지실트론 반도체 기판의 금속 오염 평가 방법
JP2016178122A (ja) * 2015-03-18 2016-10-06 株式会社Sumco 半導体基板の評価方法及び半導体基板の製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100712753B1 (ko) * 2005-03-09 2007-04-30 주식회사 실트론 화합물 반도체 장치 및 그 제조방법
US7517706B2 (en) * 2006-07-21 2009-04-14 Sumco Corporation Method for evaluating quality of semiconductor substrate and method for manufacturing semiconductor substrate
SG173283A1 (en) * 2010-01-26 2011-08-29 Semiconductor Energy Lab Method for manufacturing soi substrate

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000057350A (ko) * 1996-12-03 2000-09-15 고지마 마타오 반도체 실리콘 에피택셜 웨이퍼 및 반도체 디바이스의 제조 방법
KR20070065730A (ko) * 2005-12-20 2007-06-25 주식회사 실트론 에피택셜 웨이퍼 및 그 금속오염 검출방법
KR20120107190A (ko) * 2011-03-21 2012-10-02 주식회사 엘지실트론 웨이퍼 오염 측정장치 및 웨이퍼의 오염 측정 방법
KR20150033433A (ko) * 2013-09-24 2015-04-01 주식회사 엘지실트론 반도체 기판의 금속 오염 평가 방법
JP2016178122A (ja) * 2015-03-18 2016-10-06 株式会社Sumco 半導体基板の評価方法及び半導体基板の製造方法

Also Published As

Publication number Publication date
CN110036463B (zh) 2022-10-11
KR101820680B1 (ko) 2018-01-22
US10755989B2 (en) 2020-08-25
CN110036463A (zh) 2019-07-19
US20200066605A1 (en) 2020-02-27

Similar Documents

Publication Publication Date Title
KR101423367B1 (ko) 실리콘 웨이퍼의 제조방법
WO2017135604A1 (ko) 에피텍셜 웨이퍼의 평탄도 제어 방법
US10559508B2 (en) Method for manufacturing SiC substrate
WO2020040364A1 (ko) 웨이퍼의 결함 영역을 평가하는 방법
WO2018105935A1 (ko) 반도체 기판 제조 방법
US20020037632A1 (en) Semiconductor device manufacturing method
US10872827B2 (en) Manufacturing method and evaluation method for SiC device
US6518785B2 (en) Method for monitoring an amount of heavy metal contamination in a wafer
JP5561245B2 (ja) 半導体基板の評価方法
KR102029708B1 (ko) 반도체 웨이퍼의 평가 방법
WO2017065445A1 (ko) 웨이퍼 검사 및 분석 방법
WO2015046752A1 (ko) 웨이퍼의 손상 깊이를 측정하는 방법
WO2017122921A1 (ko) 웨이퍼 분석 방법
JP2006216825A (ja) 半導体ウエーハの熱処理工程に用いる部材または治具のドーパント汚染の評価方法
US20220285228A1 (en) Method for evaluating semiconductor substrate
WO2020180010A1 (ko) 웨이퍼의 평가 방법
Ipri et al. The effect of heavy metal contamination in SIMOX on radiation hardness of MOS transistors
GALSTYAN VG GALSTYAN, SV NOSIKOV, FP PRESS, and VV PASTUSHKOV
KR19980065204A (ko) 반도체 산화막 평가방법
KR20060072694A (ko) 에피택셜 웨이퍼의 도펀트 분포 분석방법
Watanabe et al. Observation of visible light emission from Co-silicided junctions with leakage current
Strizich Electron beam induced current isolation techniques
KR20080063945A (ko) 반도체 웨이퍼 검사 장치
Simoen¹ et al. PN junction diagnostics of the electrical epi-layer quality: a feasibility study
O'Leary et al. Electrical Properties of Nitrogen Doped Float Zone Silicon.

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17878943

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17878943

Country of ref document: EP

Kind code of ref document: A1