KR19980065204A - 반도체 산화막 평가방법 - Google Patents
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Abstract
본 발명은 웨이퍼 상에 형성된 산화막의 질을 용이하게 평가할 수 있는 반도체 산화막 평가방법에 관한 것이다.
본 발명은, P/P-형태의 EPI 웨이퍼 상에 산화막을 형성하는 단계와 상기 웨이퍼를 동(Cu)-데코레이션방법을 이용하여 분석하는 단계를 포함하여 이루어진다.
따라서, 웨이퍼 상에 형성된 산화막의 질을 용이하게 평가할 수 있는 효과가 있다.
Description
본 발명은 반도체 산화막 평가방법에 관한 것으로서, 보다 상세하게는 웨이퍼 상에 형성된 산화막의 질을 용이하게 평가할 수 있는 반도체 산화막 평가방법에 관한 것이다.
현재, 열산화, 화학기상증착공정 등에 의해서 산화막이 형성된 웨이퍼 상에 존재하는 디펙트의 평가방법은, 웨이퍼 상에 MOS 커패시터를 형성한 후, 10 ㎂ 이하의 누설전류에 대한 산화막의 항복전압을 측정하는 방법, 브레이크다운(Break Down) 전압에 대한 산화막의 두께의존성을 평가하는 방법, 동(Cu)-데코레이션(Decoration)방법 등이 있다.
상기 방법들은 CZ(Czochralski)방법에 의해서 성장된 웨이퍼 즉, 배어 웨이퍼(Bare wafer) 상에 존재하는 크리스탈 D-디펙트, COP(Crystal Originated Particle) 디펙트 등을 분석하는 방법이다.
그런데, 배어 웨이퍼를 성장시킬 때, 온도 등의 환경조건에 따라 배어 웨이퍼 내부에는 D-디펙트, COP 디펙트 등의 여러가지 디펙트가 형성된다.
그러므로, 배어 웨이퍼 상에 산화막을 성장시키면, 성장되는 산화막의 두께가 두꺼워질수록 디펙트가 존재하는 영역의 산화막의 두께는 더 얇아진다. 이에 외부에서 전압을 인가하면 배어 웨이퍼 내부에 존재하는 D-디펙트, COP 등의 크리스탈 디텍트에 의해서 산화막 브레이크 다운이 발생하여 산화막의 질을 제대로 평가할 수 없는 문제점이 있었다.
본 발명의 목적은, EPI 웨이퍼와 동-데코레이션방법을 이용하여 웨이퍼 상에 형성된 산화막을 용이하게 평가할 수 있는 반도체 산화막 평가방법을 제공하는 데 있다.
도1의 (가)는 배어 웨이퍼에 대한 산화막 브레이크 다운전압 평가결과를 나타내는 그래프이고, (나)는 EPI 웨이퍼에 대해 산화막 브레이크 다운전압 평가결과를 나타내는 그래프이다.
도2는 본 발명에 따른 반도체 산화막 평가방법을 설명하기 위한 공정도이다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 산화막 평가방법은, P/P-형태의 EPI 웨이퍼 상에 산화막을 형성하는 단계와 상기 웨이퍼를 동(Cu)-데코레이션방법을 이용하여 분석하는 단계를 포함하여 이루어진다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도1의 (가)는 배어 웨이퍼에 대한 산화막 브레이크 다운전압 평가결과를 나타내는 그래프이고, (나)는 EPI 웨이퍼에 대해 산화막 브레이크 다운전압 평가결과를 나타내는 그래프이다.
먼저, 도1의 (가)를 참조하면, 배어 웨이퍼 상에 산화막을 형성한 후, 8 V 내지 10 V 의 전압을 인가하였을 때, 브레이크 다운이 발생하였다.
도1의 (나)를 참조하면, 웨이퍼 상부에 에피(Epi)층이 형성된 EPI 웨이퍼 상에 산화막을 형성한 후, 전기장을 형성하였을 때, 페일(Fail)이 발견되지 않으므로 EPI 웨이퍼 상에는 브레이크 다운이 일어나지 않음 즉 디펙트가 존재하지 않음을 나타냈다.
그러므로, 산화막 평가공정을 진행할 웨이퍼로 EPI 웨이퍼를 선택한 후, EPI 웨이퍼 가운데도 P 형 기판 상부에 P-불순물이 도핑된 P/P-형태의 웨이퍼를 선택한다. 이는 EPI 웨이퍼 가운데 P 형 기판 상부에 P+불순물이 도핑된 P/P+형태의 웨이퍼는 내부에 주입된 불순물의 농도가 높기 때문에 하부의 불순물이 상부로 이동하는 오토도핑(Autodoping)이 일어나 EPI 층 위의 산화막 층을 오염시킬 수 있으므로, 산화막의 질을 올바르게 평가할 수 없기 때문이다.
도2는 본 발명에 따른 반도체 산화막 평가방법을 설명하기 위한 공정도이다.
도2를 참조하면, 전술한 이유에 의해서 EPI 웨이퍼 가운데도 P/P-형태의
웨이퍼를 선택한다.
이어서, 웨이퍼 상에 화학기상증착공정 혹은 열산화방법을 이용하여 EPI 웨이퍼 상부에 산화막을 형성한다.
다음으로, 산화막이 형성된 산화막 상부에 동(Cu)을 데코레이팅한 후, 산화막 결함부위를 포커스이온빔(Focus Ion Beam)장치를 이용하여 관찰하는 동-데코레이션방법을 이용하여 산화막을 평가한다.
마지막으로, 산화막 상에 형성된 디펙트의 수를 카운트하고, 주사전자현미경, 포커스이온빔장치, 투과전자현미경을 이용하여 산화막 상에 형성된 상기 디펙트의 형태를 분석하는 공정을 진행한다.
따라서, 본 발명에 의하면 내부에 디펙트가 형성되지 않은 P/P-형태의 EPI 웨이퍼를 선택한 후, 동-테코레이션방법을 이용하여 웨이퍼 상에 형성된 산화막의 질을 용이하게 평가할 수 있는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
Claims (1)
- P/P-형태의 EPI 웨이퍼 상에 산화막을 형성하는 단계와상기 웨이퍼를 동(Cu)-데코레이션방법을 이용하여 분석하는 단계를 포함하여 이루어지는 반도체 산화막 평가방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970000064A KR19980065204A (ko) | 1997-01-04 | 1997-01-04 | 반도체 산화막 평가방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970000064A KR19980065204A (ko) | 1997-01-04 | 1997-01-04 | 반도체 산화막 평가방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980065204A true KR19980065204A (ko) | 1998-10-15 |
Family
ID=65952377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970000064A KR19980065204A (ko) | 1997-01-04 | 1997-01-04 | 반도체 산화막 평가방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980065204A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100503651B1 (ko) * | 2002-11-26 | 2005-07-22 | 주식회사 실트론 | 전기적 특성 검사 후의 실리콘 웨이퍼의 결함 위치 표시방법 |
-
1997
- 1997-01-04 KR KR1019970000064A patent/KR19980065204A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100503651B1 (ko) * | 2002-11-26 | 2005-07-22 | 주식회사 실트론 | 전기적 특성 검사 후의 실리콘 웨이퍼의 결함 위치 표시방법 |
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