JPH10509276A - Ｃｍｏｓ集積回路用のエピタキシャル半導体ウエーハ - Google Patents

Abstract

(57)【要約】 本発明はＣＭＯＳ集積回路１６が製造可能なＣＭＯＳエピタキシャル半導体ウエーハ５０に関するもので、上記回路はバイポーラ構成（ＢｉＣＭＯＳ回路）を含む。ＣＭＯＳウエーハは、低濃度ドープされた単結晶エピタキシャルシリコン層５２を支持する主表面５４を備えた、低濃度ドープされた単結晶シリコン基板５６を含む。この基板は、高濃度ドープされた拡散層５８を含み、拡散層５８は、主表面から低濃度ドープされたバルク部分６６に向かい短い距離６４だけ基板内に拡がる。本発明のＣＭＯＳウエーハのエピタキシャル層上に形成されたＣＭＯＳ集積回路は、ラッチアップに対する高い耐性を有する。高い耐性は、拡散層の比較的低い抵抗率による。拡散層が比較的薄く、バルク部分が低濃度にドープされているので、バルクの酸素濃度はたやすく測定でき、制御できる。

Description

【発明の詳細な説明】 １．発明の名称 ＣＭＯＳ集積回路用のエピタキシャル半導体ウエーハ ２．発明の詳細な説明 技術分野 本発明は、集積回路が形成される媒体として機能する半導体ウエーハに関し、 とりわけ、ＣＭＯＳ集積回路が形成されるエピタキシャルシリコンウエーハに関 するものである。 発明の背景 図１は従来技術による、相補対形ペアとなる金属−酸化膜−半導体トランジス タ１２と１４がＣＭＯＳ回路１６として配設された、エピタキシャルシリコンウ エーハ１０を示すものである。前記ウエーハ１０を従って、ＣＭＯＳウエーハ１ ０という。 ＣＭＯＳウエーハ１０は、チョクラルスキー法によって形成された単結晶シリ コン基板２０で支持された単結晶エピタキシャルシリコン層１８を有する。エピ タキシャル層１８はボロンが２×１０¹⁴〜２×１０¹⁵atoms/ｃｍ³の濃度で低濃 度にドープされてｐ^-型物質を形成し、また基板２０はボロンが３×１０¹⁸atoms /ｃｍ³の濃度で高濃度にドープされてｐ⁺型物質を形成する。エピタキシャル層 １８と基板２０は、かわりにリンとアンチモンがそれぞれドープされると、ｎ型 物質を形成するというふうに了解されよう。 ＣＭＯＳ回路１６はエピタキシャル層１８内および上に形成される。トランジ スタ１２はｎチャネル電界効果トランジスタであり、それぞれｎ⁺型チャネル２ ６ａと２８ａによってゲート３０ａに連結されている、ソース２２ａとドレイン ２４ａを備えている。ｐ⁺型ガードリング３２ａはエピタキシャル層１８内でト ランジスタ１２を横方向に分離し、またパターン化されたＳｉＯ₂の絶縁層３４ はソース２２ａ、ドレイン２４ａ、ゲート３０ａ間を分離している。 トランジスタ１４はｐチャネル電界効果トランジスタであり、それぞれｐ⁺型 チャネル２６ｂと２８ｂによってゲート３０ｂに連結されている、ソース２２ｂ とドレイン２４ｂを備えている。チャネル２６ｂと２８ｂは、エピタキシャル層 １８内に形成されたｎ型ウエル３６内に配置されている。ｐ⁺型ガードリング３ ２ｂはエピタキシャル層１８内でトランジスタ１４を横方向に分離し、また絶縁 層３４はソース２２ｂ、ドレイン２４ｂ、ゲート３０ｂ間を分離している。 エピタキシャル層１８中の低いドーパント濃度は、通常のＣＭＯＳ回路１６が 動作するのに望ましい抵抗率を提供する。しかしながら、エピタキシャル層１８ は、ＣＭＯＳ回路１６のラッチアップと呼ばれる現象に対する耐性を高めるため に、高濃度にドープされた基板２０上に形成される。ラッチアップは以下の文献 （Ｂｏｒｌａｎｄ ｅｔ ａｌ．ｉｎ Ａｄｖａｎｃｅｄ ＣＭＯＳ Ｅｐｉｔ ａｘｉａｌ Ｐｒｏｃｅｓｓｉｎｇ ｆｏｒ Ｌａｔｃｈ−Ｕｐ Ｈａｒｄｅｎ ｉｎｇ ａｎｄ Ｉｍｐｒｏｖｅｄ Ｅｐｉｌａｙｅｒ Ｑｕａｌｉｔｙ，２７ Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏｇｙ，Ｎｏ．８，Ａｕｇｕｓｔ １９８４）に記述されている。 ラッチアップは破壊的な現象であり、動作モードでＣＭＯＳ回路構成体がバイ ポーラトランジスタや接合型トランジスタの動作モードに変ってしまう。ラッチ アップは、電源供給電圧がスイッチオンされた時のような、ＣＭＯＳ回路に与え られる電圧が急激に変化したときに発生する。電圧の変化は接合部変位電流を誘 起し、電流強度がしきい値強度より大となった時にラッチアップが始動される。 ラッチアップが始動されるしきい値電流は、ＣＭＯＳ回路に与えられる電圧の変 化率が増大するにつれて、減少する。 基板２０を高濃度にドープすることは、たとえＣＭＯＳ回路１６のラッチアッ プ耐性を高めるものであっても、基板２０内の酸素の測定および析出を妨害する ゆえに、不利となる。酸素はシリコンウエーハ中に形成される重要な不純物であ って、機械的強度を与え、さらにウエーハから金属汚染物の除去を容易にする。 しかしながら、ラッチアップはＣＭＯＳ回路において重大な課題であり、よって 大部分のエピタキシャルＣＭＯＳウエーハは高濃度にドープされた基板上に形成 され続けている。 発明の要約 本発明の目的は、従って、ＣＭＯＳエピタキシャル半導体ウエーハを提供する ことにある。 本発明の他の目的は、ＣＭＯＳ回路のラッチアップに対する耐性を高めるウエ ーハを提供することにある。 本発明のさらなる目的は、酸素量をたやすく測定および制御することができる ウエーハを提供することにある。 本発明はエピタキシャルシリコンウエーハであり、その上にバイポーラ構成要 素（ＢｉＣＭＯＳという）を含むＣＭＯＳ集積回路が形成可能である。したがっ て前記エピタキシャルウエーハを、ＣＭＯＳウエーハという。 本発明に係るＣＭＯＳウエーハは、低濃度にドープされた単結晶エピタキシャ ルシリコン層を支持する主表面を持つ低濃度にドープされた単結晶シリコン基板 を有する。前記基板は、エピタキシャル層を支持する主表面から基板内へ短い距 離だけ拡がる高濃度にドープされた拡散層を有する。 望ましい実施形態にあっては、エピタキシャル層と基板のバルクのドーパント 濃度は、ｐ型のものが２×１０¹⁴〜１×１０¹⁶atoms/ｃｍ³の範囲内にあり、ま たｎ型のものが２×１０¹⁴〜８×１０¹⁷atoms/ｃｍ³の範囲内にある。拡散層は 約１×１０²⁰atoms/ｃｍ³までのドーパント濃度を有し、０．５ｍｍから１．５ ｍｍの厚さの基板内に、約１μｍから６μｍの範囲で拡がる比較的薄いものであ る。 本発明のＣＭＯＳウエーハのエピタキシャル層上に形成されるＣＭＯＳ集積回 路は、ラッチアップに対して高い耐性を有する。低い感度は、拡散層の比較的低 い抵抗率によってもたらされる。拡散層が比較的薄いので、基板のバルクは低い ドープ量にとどまる。この結果、バルクの酸素濃度を容易に測定し、また制御す ることが可能となる。 本発明の追加的な目的と効果は、以下に示す望ましい実施形態の詳細な記述と 付属の図面によって明らかとなる。 図面の簡単な説明 図１は、従来技術のＣＭＯＳエピタキシャルシリコンウエーハで、ウエーハ上 に簡略化されたＣＭＯＳ回路を形成したものの断面図である。 図２は、本発明に係るＣＭＯＳエピタキシャルシリコンウエーハで、簡略化さ れたＣＭＯＳ回路をその上に形成したものの断面図である。 図３は、本発明のＣＭＯＳウエーハ中に高濃度にドープされた拡散層のドーパ ント濃度と、ラッチアップを抑制するビルトイン電圧との関係を示すグラフであ る。 図４は、図２に示されるＣＭＯＳウエーハの製造プロセスを示すフローダイヤ グラムである。 図５は、本発明によるＣＭＯＳエピタキシャルシリコンウエーハの変形例で、 簡略化されたＣＭＯＳ回路をその上に形成したものの断面図である。 望ましい実施形態の詳細な説明 図２は本発明に係るエピタキシャルシリコンウエーハ５０の断面図であり、相 補対形ぺアとなる金属−酸化膜−半導体（ＭＯＳ）トランジスタ１２と１４がＣ ＭＯＳ回路１６として配設されている。ＣＭＯＳ回路１６はＣＭＯＳ集積回路の 簡素化された表現であって、典型的なＣＭＯＳ集積回路は非常に多くの相補対形 ＭＯＳトランジスタを有する。さらに、ＣＭＯＳ回路１６はウエーハ５０上に形 成されたバイポーラ回路素子と結合して、集積バイポーラＣＭＯＳ（ＢｉＣＭＯ Ｓ）集積回路を形成することができる。従って、ＣＭＯＳ回路１６とＢｉＣＭＯ Ｓ回路の媒体として、前記ウエーハ５０をＣＭＯＳウエーハという。 ＣＭＯＳウエーハ５０は、単結晶シリコン基板５６の主表面５４に支持された 単結晶エピタキシャルシリコン層５２を有する。エピタキシャル層５２と基板５ ６はｐ^-型物質を形成すべく、ボロンを濃度８×１０¹⁴atoms/ｃｍ³に低濃度ドー プされている。基板５６は、主表面５４から基板５６内に拡がる高濃度ドープさ れた拡散ｐ⁺型層５８を有する。拡散層５８は約１×１０²⁰atoms/ｃｍ³までのド ーパント濃度を有し、基板５６全面に拡がる。 基板５６は０．５ｍｍから１．５ｍｍの厚さ６０を有し、またエピタキシャル 層５２は２μｍから１５μｍの厚さ６２を有する。拡散層５８は比較的薄く、主 表面５４から基板５６内に、約１μｍから６μｍの深さ６４で拡がる。拡散層５ ８の深さ６４は、基板５６の厚さ６０の約０．１％から０．５％に相当する。こ の結果、基板５６のバルク６６は厚さ６０の約９９．５％から９９．９％を構成 し、しかも低濃度ドープにとどまる。 深さ６４は、層５８が形成されるドライブ−イン拡散プロセスに使用された時 間と温度で決定される。深さ６４は、表面５４から、拡散ドーパント濃度が実質 的に基板ドーパント（例えば８×１０¹⁴atoms/ｃｍ³）に等しくなる深さまでの 距離として定義される。深さ６４は拡散層５８内の高ドーパント濃度を維持する のに必要な最小値に保たれるのが望ましい。しかしながら、いくらかの従来のＣ ＭＯＳ回路形成プロセスでは、拡散層５８がさらに２〜３μｍまで基板５６内へ 移動することが起きがちなことも了解されよう。 ＣＭＯＳ回路１６はエピタキシャル層５２内および上に形成される。トランジ スタ１２はｎチャネル電界効果トランジスタで、ソース２２ａとドレイン２４ａ を有し、これらはそれぞれｎ⁺型のチャネル２６ａと２８ａによってゲート３０ ａに連結されている。ｐ⁺型のガードリング３２ａはエピタキシャル層５２内で 、トランジスタ１２を横方向に分離し、またパターン化されたＳｉＯ₂絶縁層３ ４は、ソース２２ａ・ドレイン２４ａ・ゲート３０ａ間を分離する。チャネル２ ６ａと２８ａは、８０ＫｅＶ、５×１０¹⁵イオン／ｃｍ²ドーズの砒素イオン打 ち込みによって形成される。ガードリング３２ａは、２５ＫｅＶ、３×１０¹³イ オン／ｃｍ²ドーズのボロンのイオン打ち込みによって形成される。 トランジスタ１４はｐチャネル電界効果トランジスタで、ソース２２ｂとドレ イン２４ｂを有し、これらはそれぞれｐ⁺型のチャネル２６ｂと２８ｂによって ゲート３０ｂに連結されている。チャネル２６ｂと２８ｂはエピタキシャル層５ ２内に形成されたｎ型ウエル３６内に配設される。ｎ⁺型のガードリング３２ｂ はエピタキシャル層５２内で、トランジスタ１２を横方向に分離し、またＳｉＯ₂ パターン３４は、ソース２２ｂ・ドレイン２４ｂ・ゲート３０ｂ間を分離する 。チャネル２６ｂと２８ｂは、４５ＫｅＶ、３×１０¹⁵イオン／ｃｍ³ドーズの ＢＦ₂ ⁺イオン打ち込みによって形成される。ガートリング３２ｂは、６０ＫｅＶ 、濃度６×１０¹³イオン／ｃｍ²の砒素またはリンのドーピングによって形成さ れる。ウエル３６は、濃度１０¹⁷atoms/ ｃｍ³のリンの緩やかなドーピングによ って形成される。 図３は、拡散層５８内のドーパント濃度と、主表面５４を横切ってエピタキシ ャル層５２と基板５６内に発生するビルトイン電圧Ｖ_Bとの間の関係をグラフ６ ８に示したものである。ビルトイン電圧Ｖ_Bは、ｎ型ウエル３６とｐ型基板５６ との間の接合部変位電流を減少させる。ラッチアップは、接合部変位電流強度が しきい値よりも大となった時にいつでも生起する。従って、ＣＭＯＳ回路１６の ラッチアップに対する耐性は、ビルトイン電圧Ｖ_Bの強度に比例して向上する。 グラフ６８は、拡散層５８内のドーパント濃度の増加でビルトイン電圧Ｖ_Bが 増加することを示している。拡散層５８内のドーパント濃度の実用上の限界は、 固溶限度１×１０²⁰atoms/ｃｍ³であり、これは、より高い濃度のドーパント不 純物が電気的に不活性となることによる。グラフ６８はエピタキシャル層５２、 基板５６それぞれのボロン濃度が５×１０¹⁴atoms/ｃｍ³であり、温度が２０℃ であることに基づいて計算されたものである。 図４は、ＣＭＯＳウエーハ５０の製造方法のフローダイヤグラムを示す。この 製造方法は、エピタキシャル層５２および基板５６が、ｐ型物質として製造され たものついて示されている。しかし、ＣＭＯＳウエーハ５０は代替的に、ｎ型物 質として製造可能であることも理解されよう。 プロセスブロック８０は、基板５６がチョクラルスキー法によって成長された シリコン結晶インゴット（図示しない）から準備されたことを示す。前記結晶は 、表面方位が（１００）面であり、濃度２×１０¹⁴から１×１０¹⁶atoms/ｃｍ³ で低濃度ボロンドーピングした、１〜５０Ω・ｃｍの抵抗率を有するｐ^-型物質 となっている。基板５６はつぎにインゴットからスライスされ、エッチングおよ び研磨が施された。 プロセスブロック８２は、薄いＳｉＯ₂保護層（図示せず）が、低温化学的気 相成長によって基板５６の裏面８４上に形成されたことを示す。この保護酸化層 は、その後の拡散層５８の形成過程で基板５６の裏面８４の汚染を防ぐ。このよ うな汚染は、時折オートドービングと称されることがある。 オートドーピングは、ドーパント物質が拡散のために主表面５４に与えられた 際に、偶然、裏面にまで拡がることで起きる。保護酸化層の形成は、高価でなく 、簡単であり、ドーパント物質の裏面８４への到達を阻止するための効果的な手 法である。化学的気相成長プロセスはシランを用いるが、これが温度４７０℃で 分解され、厚さ２００から１０００ｎｍの酸化物を形成する。 プロセスブロック８６は、拡散層５８が基板５６の主表面５４に形成されるこ とを示す。例えば、ボロンドーパント物質が主表面５４に適用される。この様な ドーパント物質の一つとして、特許品としてのスピン−オンホウ素化合物がある 。このホウ素化合物は、米国 ニュージャージー洲 ０７９８１、ウイッパニー 、レスリー・コート１９に住所を有するエマルジトン社（Ｅｍｕｌｓｉｔｏｎｅ Ｃｏ．）により製造されたものである。代替的なボロンドーパントとして、Ｂ Ｎ，ＢＣｌ₃，ＢＢｒ₃，Ｂ₂Ｈ₆が挙げられる。基板を約１２００℃のドライブイ ン温度で加熱することによって、ドーパントが基板５４内に拡散する。 例えばスピン−オンホウ素化合物の場合、５分〜２００分の拡散時間中にドラ イブイン温度を維持すると、ウエーハ５４への拡散の深さ６４はそれぞれ約１μ ｍ〜６μｍとなる。基板５６の厚さ６０が０．５ｍｍ〜１．５ｍｍであるから、 拡散層５８は基板５６内に約０．１％〜０．５％の厚さ６０で拡がることになる 。低濃度にドープされたバルク６６は、従って、基板５６の９９．５％〜９９． ９％を構成する。異なったドーパントおよび異なった深さに対して、それらに適 したドライブイン拡散時間および温度が存在することは、当業者が良く承知して いることであろう。 プロセスブロック８８は、基板５４をフッ化水素酸中で洗浄することにより、 裏面８４上の保護酸化層と拡散ステップ８６の後に主表面５６上に残存するいか なるドーパント物質も除去することを示す。酸洗いは、Ｋｅｒｎによって記述さ れたクリーニング処理手順に従って実行される。この処理手順は、「Ｈｙｄｒｏ ｇｅｎ Ｐｅｒｏｘｉｄｅ Ｓｏｌｕｔｉｏｎｓ ｆｏｒ Ｓｉｌｉｃｏｎ Ｗ ａｆｅｒ Ｃｌｅａｎｉｎｇ，２８ ＲＣＡ Ｅｎｇｉｎｅｅｒ ９９（１９８ ３）」に記載されている。 プロセスブロック９０では、エピタキシャル層５２が主表面５４上にエピタキ シャル化学的気相成長によって形成されることを示す。ここで、ボロンドーパン ト濃度が２×１０¹⁴〜２×１０¹⁵atoms/ｃｍ³のエピタキシャル層５２が形成さ れる。気相成長は、望ましくは約１１５０℃あるいはこれより低くして、基板５ ４への、拡散層５８のさらなる移動を最小にする。 終了ブロック９２は、プロセスブロック９０でのエピタキシャル層５２の形成 でＣＭＯＳウエーハ５０の製造が完了したことを示す。 ｎ型物質によるＣＭＯＳウエーハの製造には、好ましい１μｍから６μｍの拡 散層深さと０．０２から０．００６Ω・ｃｍの抵抗率達成のために、様々なドラ イブイン拡散時間と温度が必要となる。例えば、アンチモンは主表面５４に対し 、固体としてＳｂ₂Ｏ₃またはＳｂ₂Ｏ₄の形態で適用でき、また液体としてはＳｂ₃ Ｃｌ₅の形態でバブラーシステム（Ｂｕｂｂｌｅｒ Ｓｙｓｔｅｍ）を用いて使 用することができる。代替的に、砒素をイオン打ち込みで適用することも可能で ある。アンチモンを固体Ｓｂ₂Ｏ₃の形で適用した場合は、温度１２００℃で拡散 時間を２２分、８００分とすれば、それぞれの拡散深さ１μｍ、６μｍが得られ る。 基板５６のドーパント濃度を２×１０¹⁴atoms/ｃｍ³と低くし、これを高濃度 にドープされた拡散層５８と組み合わせることにより、ＣＭＯＳ集積回路中のラ ッチアップの発生が有効に減じられる。典型例として、商用ＣＭＯＳウエーハは 少なくとも８×１０¹⁴atoms/ｃｍ³のドーパント濃度を有するが、このような濃 度は本発明のウエーハ上に形成されたＣＭＯＳ集積回路のラッチアップに対して より大きな抑止力を提供する。 拡散層５８の低い抵抗率は、ＣＭＯＳ回路１６のラッチアップに対する感度を 軽減し、しかも基板５６のバルク６６が低濃度のドープのままで良くなる。ドー パント濃度１０¹⁴atoms/ｃｍ³の基板は高い抵抗率を有するために、構造体上に 形成されたＣＭＯＳデバイスのラッチアップは、軽減されるよりもむしろ増強さ れる。この理由は、高抵抗率がＣＭＯＳ回路のトランジスタを通過する電流を増 強するためである。 バルク６６を低濃度にドープしたことによる利点は、格子間酸素を、従来の非 破壊計測器によって正確に測定できることである。このような酸素は、ウエーハ の機械的強度を増強し、ウエーハの製造収率を減じる原因となるウエーハの反り を防止するので重要である。 加えて、低濃度にドープされたものはバルク６６内の酸素析出を容易にする。 ウエハー内に析出された酸素の量は、デバイス製造工程前後における格子間酸素 濃度の差で表される。このような酸素析出は、バルク６６内の好ましくない金属 汚染物を除去するためのゲッタリングサイトとして作用する、極微の欠陥（「微 小欠陥」）を生成させる利点がある。このような汚染物は、ウエーハ上に形成さ れるＣＭＯＳ回路デバイスの歩留りと性能を低下させるので、その除去は重要で ある。 本発明のＣＭＯＳウエーハ５０のサンプル（「テストウエーハ５０」）を製造 し、上記の利点を確認するべくテストを行った。各テストウエーハ５０は面方位 （１００）の基板５６にボロンをドープし、抵抗率を１０〜１５Ω・ｃｍとした 。基板５６の格子間酸素量を、拡散層５８あるいはエピタキシャル層５２の形成 に先立って、従来の非破壊フーリエ変換赤外分光により、ＡＳＴＭ Ｆ１２１− ７９スタンダード（Ａｍｅｒｉｃａｎ Ｓｏｃｉｅｔｙ ｆｏｒ Ｔｅｓｔｉｎ ｇ ａｎｄ Ｍａｔｅｒｉａｌｓによる）に従って、２６〜２８ｐｐｍａ（ｐａ ｒｔｓ ｐｅｒ ｍｉｌｌｉｏｎ ａｔｏｍｓ）として測定した。 ＣＭＯＳ回路１６の製造工程で受ける処理をシミュレートするため、１０５０ ℃の乾燥酸素雰囲気中でテストウエーハ５０に、１６時間シミュレーションアニ ールサイクルを施した。テストウエーハ５０は２５ｃｍ／分の速度で８００℃の 拡散炉に挿入した。それから拡散炉内の温度を５℃／分の速度で１０５０℃に達 するまで上昇させ、この温度で１６時間保った後、２℃／分の速度で８００℃ま で降下させた。この後、シミュレーションアニール中に形成された酸化物層を除 去すべくテストウエハー５０をフッ化水素酸に浸した。 表１はテストウエハー５０の測定による格子間酸素濃度であり、時間ｔ₁はス テップ８６のドライブイン拡散直前における、時間ｔ₂はステップ９０のエピタ キシャル層５２の成長直後における、またｔ₃はシミュレーションアニール直後 の値である。濃度は、従来の非破壊フーリエ変換赤外分光で測定した。 上記とは対照的に、従来のエピタキシャルＣＭＯＳウエーハは、高濃度にドー プされたゆえ（例えば、２×１０¹⁸atoms/ｃｍ³）、フーリエ変換赤外分光測定 では格子間酸素は測定できない。これらのウエーハの格子間酸素量は、従って２ 次イオン質量分析と呼ばれる破壊的手法に依らねばならない。 ＣＭＯＳウエーハ内の酸素の析出は、析出酸素という形で微小欠陥を生成させ 、このような析出酸素は、バルク６６内の好ましくない金属汚染物を除去するた めのゲッタリングサイトとして作用する微小欠陥を生成させる利点がある。本発 明のウエーハ５０の利点は、従来のＣＭＯＳウエーハにおける高濃度ドープが酸 素析出を妨害していたのに対し、バルク６６内の低いドーパント濃度が酸素析出 を妨害しないことである。 バルク６６内の微小欠陥の増加数を明らかにするために、上記シミュレーショ ンアニールを施したテストウエーハ５０をへき開し、文献：Ｆ．Ｓｅｃｃｏ Ｄ ’Ａｒａｇｏｎａ，１１９ Ｊｏｕｒｎａｌ ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｃ ｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ ９４８（１９７２）に記載されたエッチング 溶液に１．２５分間浸漬してエッチングした。へき開面上の微小欠陥を、２００ 倍の光学顕微鏡を用いて検査し、カウントした。 テストウエーハ５０のへき開面上には、１ｃｍ³当たり約５．５×１０⁸から６ ．５×１０⁸個の微小欠陥が存在した。これに反して、従来のＣＭＯＳウエーハ を上記と同様に処理したものは、へき開面上に微小欠陥が検出されなかった。微 小欠陥の数が酸素析出の程度に直接関係するので、これらのテストは、ＣＭＯＳ ウエーハ５０のバルク６６の低いドーパント濃度が、大いに酸素析出を容易にす ることを明示している。 本発明で提供されたような、格子間酸素濃度を非破壊方式で測定する能力は、 集積回路製造工程での析出酸素量の測定を可能にする。ＣＭＯＳウエーハ内のあ る程度の析出酸素はゲッタリングサイトの供給に有利となる一方で、過剰な析出 酸素はウエーハの機械的強度を減じ、結果的にウエーハの反りやスリップを発生 させる。従って、本発明の提供する測定能力が、集積回路製造工程での過剰な酸 素析出を阻止できることは明らかであろう。 図５は、本発明による別のエピタキシャルシリコンウエハー５０′の断面図で ある。このウエーハ５０′には、相補対形ペアとなる金属−酸化膜−半導体（「 ＭＯＳ」）トランジスタ１２′と１４′がＣＭＯＳ回路１６′として配設されて いる。ウエーハ５０′とＣＭＯＳ回路１６′は、図２で述べたウエーハ５０およ びＣＭＯＳ回路１６の構成要素と実質的に同じものを有し、同じ部分には同一符 号を付している。上記ウエーハ５０とＣＭＯＳ回路１６の記述は、以下の点を除 いてウエーハ５０′およびＣＭＯＳ回路１６′に適用可能である。 従来の集積回路と同様に、図２に示されたＣＭＯＳ１６では、裏面８４と電気 接地間に電気的接続（図示せず）がなされている。このような接地接続の代替と して、ＣＭＯＳ回路１６′はエピタキシャル層５２′から拡散層５８′に至る、 高濃度にドープされた高導電性のウエル１００を備える。 導電性ウエル１００は、ＳＦ₆／Ｏ₂またはＢＣｌ₃／Ｃｌ₂を用いる反応性 イオンプラズマエッチング（ＲＩＥ）炉中でエッチングにより溝を形成したもの である。このＲＩＥ炉については、文献：Ｒｏｂｂ ｅｔ ａｌ．ｉｎ Ｓｅｍ ｉｃｏｎｄｕｃｔｏｒ Ｓｉｌｉｃｏｎ １９９０ ，ｅｄｉｔｅｄ ｂｙ Ｈｕ ｆｆ ｅｔ ａｌ．，Ｓｙｍｐｏｓｉｕｍ Ｐｒｏｃｅｓｓｄｉｎｇ ｏｆ ｔ ｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ，Ｐｅｎｎｉｎｇｔｏ ｎ、ＮＪ １９９０，ｐ．８０１に記載されている。上記溝はついで減圧化学的 気相成長（ＬＰＣＶＤ）によって形成されるポリシリコンで満たされ、少なくと も１×１０¹⁹atoms/ｃｍ³の濃度までドープされる。例えば、ｐ⁺型拡散層５８′ にはボロンを、またはｎ⁺型拡散層５８にはリンを用いる。この結果、導電性ウ エル１００は好ましくは０．００５Ω・ｃｍまたはこれより小さい抵抗率を持つ ようになる。 他の手法、例えば、チタンシリサイドおよびタングステンシリサイドを用いる 物理蒸着法（ＰＶＤ）で上記溝を充填することにより、低抵抗率の導電性ウエル １００が得られることは了解できるであろう。このＰＶＤ法は文献：Ｅｇｕｃｈ ｉ ｅｔ ａｌ．ｉｎ Ｐｒｏｃｅｓｓ Ｐｈｙｓｉｃｓ ａｎｄ Ｍｏｄｅｌ ｉｎｇ ｉｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｔｅｃｈｎｏｌｏｇｙ ，ｅｄｉｔ ｅｄ ｂｙ Ｓｒｉｎｖａｓａｎ ｅｔ ａｌ．，Ｓｙｍｐｏｓｉ−ｕｍ Ｐｒ ｏｃｅｅｄｉｎｇ ｏｆ ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉ ｅｔｙ，Ｐｅｎｎｉｎｇｔｏｎ，ＮＪ １９９３，ｐ．３０１に述べられている 。 拡散層５８′が導電性ウエル１００を介して接地していることにより、電流が 低濃度ドープの基板５６′から裏面８４′の接地部分に流れることによる熱の発 生を防止することができる。導電性ウエル１００の形成を容易にするために、エ ピタキシャル層５２′の厚さ６２′は好ましくは２から３μｍである。 以上、本発明の実施形態について説明したが、本発明では、その精神の範囲内 において別の多数の実施態様が可能であることは、当業者に明白であろう。すな わち、本発明の精神は、次の請求の範囲によってのみ決定される。

【手続補正書】特許法第１８４条の８ 【提出日】１９９４年１１月２８日 【補正内容】 請求の範囲 １．チョクラルスキー法による半導体基板の主面領域により支持された、半導体 材料からなる低濃度ドープエピタキシャル層を有するＣＭＯＳエピタキシャル半 導体ウエーハであって、前記主面領域が複数のＣＭＯＳデバイス用の適宜寸法を 有する媒体となっているものにおいて、 前記半導体基板における電気的に活性なドーパントの濃度が、２×１０¹⁴atom s/cm³以上であり、 薄くかつ高コンダクタンスの拡散層が、前記主面領域から前記半導体基板に延 びているとともに、前記主面領域の全面に連続して跨がっており、 高伝導性の半導体からなるウエルが、前記エピタキシャル層を介して前記高コ ンダクタンスの拡散層に延び、これにより電気的結合が前記エピタキシャル層を 介して前記高コンダクタンスの拡散層に延びていることを特徴とするＣＭＯＳエ ピタキシャル半導体ウエーハ。 ２．前記半導体基板中の電気的に活性なドーパントの濃度が、８×１０¹⁴atoms/ cm³以上であることを特徴とする請求項１に記載のＣＭＯＳウエーハ。 ３．前記高伝導性の半導体からなるウエルは、多結晶材料を含むことを特徴とす る請求項１に記載のＣＭＯＳウエーハ。 ４．前記高伝導性の半導体からなるウエルが通過しているエピタキシャル層の厚 さが、２〜３μｍであることを特徴とする請求項１に記載のＣＭＯＳウエーハ。 ５．前記高伝導性の半導体からなるウエルの抵抗率が、０．００５Ω・ｃｍ以下 であることを特徴とする請求項１に記載のＣＭＯＳウエーハ。 ６．前記半導体基板、前記エピタキシャル層および前記高伝導性の半導体からな るウエルはシリコンを含んでいることを特徴とする請求項１に記載のＣＭＯＳウ エーハ。 ７．ＣＭＯＳ半導体ウエーハであって、この上にＣＭＯＳ集積回路が形成される ものを、半導体基板の主面領域に位置する半導体材料のエピタキシャル層中に形 成する方法であり、 前記半導体基板として、チョクラルスキー法により電気的に活性なドーパント の濃度が２×１０¹⁴atoms/cm³以上のものを作成し、 前記主面領域から前記半導体基板に延び、かつ前記基板の主面全領域に連続し て跨がっている、薄くかつ高コンダクタンスの拡散層を形成し、前記基板の前記 電気的に活性なドーパントの濃度は、前記拡散層の高コンダクタンスと協調させ ることにより、前記半導体ウエーハ上に形成されるＣＭＯＳ回路におけるラッチ アップを防止するビルトイン電圧を前記拡散層に跨がって発生させるものとなし 、 前記エピタキシャル層を介して前記高コンダクタンスの拡散層に延びる、高伝 導性の半導体からなるウエルを形成することを特徴とするＣＭＯＳ半導体ウエー ハの製造方法。 ８．前記エピタキシャル層であって、これを介して前記高伝導性ウエルが延びて いるものを、厚さ２〜３μｍに形成することを特徴とする請求項７に記載のＣＭ ＯＳ半導体ウエーハの製造方法。 ９．前記高伝導性ウエルは、抵抗率が０．００５Ω・ｃｍ以下のものに形成する ことを特徴とする請求項７に記載のＣＭＯＳ半導体ウエーハの製造方法。 １０．前記高濃度にドープされた伝導性ウエルを形成する工程では、反応性イオ ン・プラズマエッチングによりトレンチを形成することを特徴とする請求項７に 記載のＣＭＯＳウエーハの製造方法。 １１．前記高濃度にドープされた伝導性ウエルを形成する工程では、減圧気相成 長（ＣＶＤ）、物理蒸着（ＰＶＤ）のいずれかを行うことを特徴とする請求項７ に記載のＣＭＯＳ半導体ウエーハの製造方法。 １２．ＣＭＯＳエピタキシャル半導体ウエーハであって、半導体基板の主面領域 により支持された半導体材料のエピタキシャル層を有し、前記主面領域が複数の ＣＭＯＳデバイスに適した大きさの媒体となっているものにおいて、 高伝導性の半導体からなるウエルが、前記エピタキシャル層を介して前記半導 体基板に延び、これにより電気的結合が前記エピタキシャル層を介して前記半導 体基板に延びていることを特徴とするＣＭＯＳエピタキシャル半導体ウエーハ。 １３．前記高伝導性の半導体からなるウエルは、多結晶材料を含有していること を特徴とする請求項１２に記載のＣＭＯＳウエーハ。 １４．前記高伝導性の半導体からなるウエルの抵抗率が、０．００５Ω・ｃｍ以 下であることを特徴とする請求項１２に記載のＣＭＯＳウエーハ。 １５．前記高伝導性の半導体からなるウエルが通過しているエピタキシャル層の 厚さが、２〜３μｍであることを特徴とする請求項１２に記載のＣＭＯＳウエー ハ。 １６．前記半導体基板は、電気的に活性なドーパントの濃度が２×１０¹⁴atoms/ cm³以上であり、薄くかつ高コンダクタンスの拡散層が、前記主面領域から前記 半導体基板に延びていることを特徴とする請求項１２に記載のＣＭＯＳウエーハ 。 １７．前記拡散層が、前記半導体基板の厚さの１％未満の深さで当該半導体基板 に延びていることを特徴とする請求項１６に記載のＣＭＯＳウエーハ。 １８．前記拡散層が前記半導体基板に、深さ１〜６μｍの範囲内で延びているこ とを特徴とする請求項１６に記載のＣＭＯＳウエーハ。 １９．前記半導体基板、前記エピタキシャル層および前記高伝導性の半導体から なるウエルはシリコンを含んでいることを特徴とする請求項１２に記載のＣＭＯ Ｓウエーハ。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＰ (72)発明者 ウィジャナクラ・ウィチワット アメリカ合衆国 ダブリュー・エイ・ 98684，バンクーバー，159番プレイス，サ ウスイースト・2101

Claims (1)

1. 【特許請求の範囲】 １．チョクラルスキー法半導体基板の主表面領域により支持された、低濃度ドー プの半導体材料からなるエピタキシャル層を有し、前記主表面領域が複数のＣＭ ＯＳデバイスに適切な寸法の媒体となっているＣＭＯＳエピタキシャル半導体ウ エーハにおいて、 前記半導体基板における電気的に活性なドーパントの濃度が、２×１０¹⁴atom s/ｃｍ³以上であり、 薄く、かつ高コンダクタンスの拡散層が、前記主表面領域から上記半導体基板 内に形成され、かつ前記主表面領域全体にわたっていることを特徴とするＣＭＯ Ｓエピタキシャル半導体ウエーハ。 ２．前記基板のバルク部分は、１〜５０Ω・ｃｍの抵抗率を有することを特徴と する請求項１に記載のＣＭＯＳウエーハ。 ３．前記基板は厚みを有し、前記拡散層は前記基板の厚みの１％より小さい深さ で基板内に拡がっていることを特徴とする請求項１に記載のＣＭＯＳウエーハ。 ４．前記拡散層が、上記基板内に１〜６μｍの深さだけ拡がっていることを特徴 とする請求項１に記載のＣＭＯＳウエーハ。 ５．前記半導体基板および半導体材料はシリコンを含むことを特徴とする請求項 １に記載のＣＭＯＳウエーハ。 ６．前記半導体基板内の電気的に活性なドーパントの濃度が、８×１０¹⁴atoms/ ｃｍ³以上であることを特徴とする請求項１に記載のＣＭＯＳウエーハ。 ７．さらに前記エピタキシャル層から前記高コンダクタンスの拡散層に至る高導 電性ウエルをさらに設けたことを特徴とする請求項１に記載のＣＭＯＳウエーハ 。 ８．前記高導電性ウエルが貫通するエピタキシャル層は、厚さが２〜３μｍであ ることを特徴とする請求項８に記載のＣＭＯＳウエーハ。 ９．前記高導電性ウエルは、抵抗率が０．００５Ω・ｃｍであることを特徴とす る請求項８に記載のＣＭＯＳウエーハ。 １０．ＣＭＯＳ半導体ウエーハであって、この上にＣＭＯＳ集積回路が形成され るものを、半導体基板の主面領域に位置する半導体材料のエピタキシャル層中に 形成する方法であり、 前記半導体基板として、チョクラルスキー法により電気的に活性なドーパント の濃度が２×１０¹⁴atoms/cm³以上のものを作成し、 前記主面領域から前記半導体基板に延び、かつ上記基板の主面全領域に広がっ ている、薄くかつ高コンダクタンスの拡散層を形成し、前記基板の前記電気的に 活性なドーパントの濃度は、前記拡散層の高コンダクタンスと協調させることに より、前記半導体ウエーハ上に形成されるＣＭＯＳ回路におけるラッチアップを 防止するビルトイン電圧を前記拡散層に跨がって発生させるものとすることを特 徴とするＣＭＯＳ半導体ウエーハの製造方法。 １１．前記ＣＭＯＳ半導体ウエーハ内の格子間酸素濃度測定を、前記半導体ウエ ーハ上のＣＭＯＳ集積回路の形成前後に行う工程を更に含むことを特徴とする請 求項１０に記載のＣＭＯＳ半導体ウエーハの製造方法。 １２．前記ＣＭＯＳ半導体ウエーハ内の格子間酸素濃度測定を、フーリエ変換赤 外分光法で行うことを特徴とする請求項１１に記載のＣＭＯＳ半導体ウエーハの 製造方法。 １３．高導電性ウエルを、前記エピタキシャル層を介して前記高コンダクタンス 拡散層まで貫通させて設ける工程を更に含むことを特徴とする請求項１０に記載 のＣＭＯＳ半導体ウエーハの製造方法。 １４．前記高導電性ウエルが貫通するエピタキシャル層を、厚さ２〜３μｍに設 けることを特徴とする請求項１３に記載のＣＭＯＳ半導体ウエーハの製造方法。 １５．前記高導電性ウエルを、０．００５Ω・ｃｍ以下の抵抗率で設けることを 特徴とする請求項１３に記載のＣＭＯＳ半導体ウエーハの製造方法。 １６．前記高濃度ドープの導電性ウエルを形成する工程が、反応性イオンプラズ マエッチングにより溝を形成する工程を含むことを特徴とする請求項１３に記載 のＣＭＯＳ半導体ウエーハの製造方法。 １７．前記高濃度ドープの導電性ウエルを形成する工程が、減圧ＣＤＶ工程、物 理蒸着工程のいずれかを含むことを特徴とする請求項１３に記載のＣＭＯＳ半導 体ウエーハの製造方法。 １８．前記半導体基板および前記半導体材料は、シリコンを含むことを特徴とす る請求項１０に記載のＣＭＯＳ半導体ウエーハの製造方法。 １９．前記半導体基板の電気的に活性なドーパント濃度を、８×１０¹⁴atoms/ｃ ｍ³以上とすることを特徴とする請求項１０に記載のＣＭＯＳ半導体ウエハーの 製造方法。