JPH0770604B2 - 相補型電界効果トランジスタの製法 - Google Patents
相補型電界効果トランジスタの製法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は相補型電界効果トランジスタ（以下Ｃ−MOSと
いう）、即ち共通の半導体基板上にｐチャンネル型の絶
縁ゲート型電界効果トランジスタ（以下ｐ−MOSとい
う）と、ｎチャンネル型の絶縁ゲート型電界効果トラン
ジスタ（以下ｎ−MOSという）とを形成するＣ−MOSの製
法に関する。
いう）、即ち共通の半導体基板上にｐチャンネル型の絶
縁ゲート型電界効果トランジスタ（以下ｐ−MOSとい
う）と、ｎチャンネル型の絶縁ゲート型電界効果トラン
ジスタ（以下ｎ−MOSという）とを形成するＣ−MOSの製
法に関する。
本発明は共通の半導体基板に、ｐ−MOSとｎ−MOSとを形
成するものであるが、特にこの半導体基板内にイオン注
入法によって半導体基板と同導電型の不純物をイオン注
入して高濃度の不純物領域を形成し、これによってラッ
チアップの防止を図るものである。
成するものであるが、特にこの半導体基板内にイオン注
入法によって半導体基板と同導電型の不純物をイオン注
入して高濃度の不純物領域を形成し、これによってラッ
チアップの防止を図るものである。
一般に、Ｃ−MOSは、第３図に示すように、第１導電
型、例えばｎ型の半導体基板（１）に、その１主面（1
a）に臨んで選択的に第２導電型の例えばｐ型の島領域
（２）いわゆるｐ−ウェルが形成され、この島領域
（２）上に夫々第１導電型のｎ型のソース領域（３）及
びドレイン領域（４）が選択的に形成され、これら領域
（３）及び（４）間上にゲート絶縁層（５）を介してゲ
ート電極（６）が被着形成されて第１導電型のチャンネ
ルのMOS、この例ではｎ−MOSが形成され、島領域（２）
外において、主面（1a）に臨んでｐ型のソース及びドレ
イン各領域（13）及び（14）が形成され、これら領域
（13）及び（14）間上にゲート絶縁層（15）を介してゲ
ート電極（16）が被着形成されて第２導電型のｐチャン
ネルのｐ−MOSが形成されてなる。（７）及び（８）は
夫々ｐ−MOSのソース及びドレイン各領域（３）及び
（４）上に夫々オーミックに被着されたソース及びドレ
イン各電極で、（17）及び（18）は夫々ｎ−MOSのソー
ス及びドレイン各領域（13）及び（14）上に夫々オーミ
ックに被着されたソース及びドレイン各電極を示す。
型、例えばｎ型の半導体基板（１）に、その１主面（1
a）に臨んで選択的に第２導電型の例えばｐ型の島領域
（２）いわゆるｐ−ウェルが形成され、この島領域
（２）上に夫々第１導電型のｎ型のソース領域（３）及
びドレイン領域（４）が選択的に形成され、これら領域
（３）及び（４）間上にゲート絶縁層（５）を介してゲ
ート電極（６）が被着形成されて第１導電型のチャンネ
ルのMOS、この例ではｎ−MOSが形成され、島領域（２）
外において、主面（1a）に臨んでｐ型のソース及びドレ
イン各領域（13）及び（14）が形成され、これら領域
（13）及び（14）間上にゲート絶縁層（15）を介してゲ
ート電極（16）が被着形成されて第２導電型のｐチャン
ネルのｐ−MOSが形成されてなる。（７）及び（８）は
夫々ｐ−MOSのソース及びドレイン各領域（３）及び
（４）上に夫々オーミックに被着されたソース及びドレ
イン各電極で、（17）及び（18）は夫々ｎ−MOSのソー
ス及びドレイン各領域（13）及び（14）上に夫々オーミ
ックに被着されたソース及びドレイン各電極を示す。
ところが、このＣ−MOSにおいては、例えば領域（14）
−基板（１）−島領域（２）−領域（４）によるｐ−ｎ
−ｐ−ｎ寄生のサイリスタが生じ、これが出力Vout側か
らのノイズによってオンし、ドレイン電源電圧VDDをと
り除かない限りオンし続けて、Ｃ−MOSの特性劣化ない
しは、破壊を来す、いわゆるラッチアップ現象が生ず
る。そこで、従来Ｃ−MOSにおいては、同様に第３図に
示すように、ｐ−MOSと島領域との間に半導体基板
（１）と同導電型の高不純物濃度のドレイン電源電圧V
DDが印加されるｎ型のキャリア吸収領域（９）を選択的
拡散によって形成し、またｐ型の島領域（２）内または
周辺にｎ−MOSをとり囲んで領域（２）と同導電型のｐ
型の高不純物濃度のソース電源電圧VSSが印加されるキ
ャリア吸収領域いわゆるガードリング（10）を同様に選
択的拡散によって形成し、これら領域（９）及び（10）
によってキャリア、即ち電子及びホールを吸収するよう
にして寄生サイリスタがオンしにくいようにしてラッチ
アップ耐量を上げるようにしている。
−基板（１）−島領域（２）−領域（４）によるｐ−ｎ
−ｐ−ｎ寄生のサイリスタが生じ、これが出力Vout側か
らのノイズによってオンし、ドレイン電源電圧VDDをと
り除かない限りオンし続けて、Ｃ−MOSの特性劣化ない
しは、破壊を来す、いわゆるラッチアップ現象が生ず
る。そこで、従来Ｃ−MOSにおいては、同様に第３図に
示すように、ｐ−MOSと島領域との間に半導体基板
（１）と同導電型の高不純物濃度のドレイン電源電圧V
DDが印加されるｎ型のキャリア吸収領域（９）を選択的
拡散によって形成し、またｐ型の島領域（２）内または
周辺にｎ−MOSをとり囲んで領域（２）と同導電型のｐ
型の高不純物濃度のソース電源電圧VSSが印加されるキ
ャリア吸収領域いわゆるガードリング（10）を同様に選
択的拡散によって形成し、これら領域（９）及び（10）
によってキャリア、即ち電子及びホールを吸収するよう
にして寄生サイリスタがオンしにくいようにしてラッチ
アップ耐量を上げるようにしている。
ところが、このような構成による場合、集積回路の高密
度微細化に伴って選択的拡散によって形成するキャリア
吸収領域（９）及び（10）の面積が縮小化されると、こ
れに伴って拡散の深さが小となるために、十分なキャリ
アの吸収、したがってラッチアップの防止効果が得られ
ないという問題が生じてくる。
度微細化に伴って選択的拡散によって形成するキャリア
吸収領域（９）及び（10）の面積が縮小化されると、こ
れに伴って拡散の深さが小となるために、十分なキャリ
アの吸収、したがってラッチアップの防止効果が得られ
ないという問題が生じてくる。
そして、このような問題を改善するものとして、例えば
第４図に示すように、半導体基板（１）を、第１導電
型、例えばｎ型のサブストレイト（11）上に低不純物濃
度のｎ型の半導体層をピタキシャル成長し、サビストレ
イト（11）をキャリア吸収層とするものが提案されてい
る。尚、第４図において第３図と対応する部分には同一
符号を付して重複説明を省略する。ところが、この場合
は、エピタキシャル成長の作業を伴うことによって、そ
の価格は第３図の場合の２倍以上にも高くなり、このＣ
−MOSによる集積回路の広面積化に伴い、その価格はよ
り高くなるという問題点がある。
第４図に示すように、半導体基板（１）を、第１導電
型、例えばｎ型のサブストレイト（11）上に低不純物濃
度のｎ型の半導体層をピタキシャル成長し、サビストレ
イト（11）をキャリア吸収層とするものが提案されてい
る。尚、第４図において第３図と対応する部分には同一
符号を付して重複説明を省略する。ところが、この場合
は、エピタキシャル成長の作業を伴うことによって、そ
の価格は第３図の場合の２倍以上にも高くなり、このＣ
−MOSによる集積回路の広面積化に伴い、その価格はよ
り高くなるという問題点がある。
本発明は、ラッチアップ防止の作業を確実に行うことが
でき、しかも廉価に製造することができるようにしたＣ
−MOSの製法を提供するものである。
でき、しかも廉価に製造することができるようにしたＣ
−MOSの製法を提供するものである。
第１導電型例えばｎ型の半導体基板（１）の一部に第２
導電型チャンネル例えばｐチャンネルの第１の電界効果
トランジスタｐ−MOSを形成し、半導体基板（１）の他
部に選択的に形成した第２導電型例えばｐ型の領域
（２）に第１導電型チャンネル例えばｎチャンネルの第
２の電界効果トランジスタｎ−MOSを形成する相補型電
界効果トランジスタの製法において、その第２の電界効
果トランジスタの組成部下および上述の第１の電界効果
トランジスタの形成部下に差し渡って全面的に半導体基
板（１）より高い不純物濃度を有し、キャリア吸収領域
となる第１導電型の高不純物濃度領域をイオン注入によ
り形成する工程と、少なくとも上記第１の電界効果トラ
ンジスタと上記第２の電界効果トランジスタとの間に、
上記半導体基板表面から上記高不純物濃度領域に対する
電圧供給となりかつキャリア吸収領域となる第１導電型
の高不純物濃度領域を形成する工程とを彩って目的とす
る相補型電界効果トランジスタを得る。尚、第１図にお
いて、第３図及び第４図と対応する部分には同一符号を
付す。
導電型チャンネル例えばｐチャンネルの第１の電界効果
トランジスタｐ−MOSを形成し、半導体基板（１）の他
部に選択的に形成した第２導電型例えばｐ型の領域
（２）に第１導電型チャンネル例えばｎチャンネルの第
２の電界効果トランジスタｎ−MOSを形成する相補型電
界効果トランジスタの製法において、その第２の電界効
果トランジスタの組成部下および上述の第１の電界効果
トランジスタの形成部下に差し渡って全面的に半導体基
板（１）より高い不純物濃度を有し、キャリア吸収領域
となる第１導電型の高不純物濃度領域をイオン注入によ
り形成する工程と、少なくとも上記第１の電界効果トラ
ンジスタと上記第２の電界効果トランジスタとの間に、
上記半導体基板表面から上記高不純物濃度領域に対する
電圧供給となりかつキャリア吸収領域となる第１導電型
の高不純物濃度領域を形成する工程とを彩って目的とす
る相補型電界効果トランジスタを得る。尚、第１図にお
いて、第３図及び第４図と対応する部分には同一符号を
付す。
上述したように本発明製法においては、半導体基板
（１）中に高濃度の第１導電型の不純物領域（22）を形
成したので、これにより効率良くキャリアの吸収を行う
ことができラッチアップの防止を図ることができるもの
であるが、この不純物領域（22）を特にイオン注入によ
って形成したことによってその製造作業が極めて簡単と
なり廉価に製造できる。また打ち込みエネルギーを制御
することによって領域（22）を基板（１）中の任意の深
さ位置に形成することができるのでキャリアの吸収を効
果的に行うようにすることができ、これに伴って基板
（１）の主面（1a）側に形成するキャリアの吸収領域
は、これを浅く、したがって小面積を形成することがで
きるので、集積密度の向上をはかることができる。
（１）中に高濃度の第１導電型の不純物領域（22）を形
成したので、これにより効率良くキャリアの吸収を行う
ことができラッチアップの防止を図ることができるもの
であるが、この不純物領域（22）を特にイオン注入によ
って形成したことによってその製造作業が極めて簡単と
なり廉価に製造できる。また打ち込みエネルギーを制御
することによって領域（22）を基板（１）中の任意の深
さ位置に形成することができるのでキャリアの吸収を効
果的に行うようにすることができ、これに伴って基板
（１）の主面（1a）側に形成するキャリアの吸収領域
は、これを浅く、したがって小面積を形成することがで
きるので、集積密度の向上をはかることができる。
更に、第１図を参照して本発明の一例を詳細に説明す
る。
る。
第１導電型例えば、ｎ型の半導体基板（１）を設け、そ
の一主面（1a）側からｎ型の不純物イオンを高エネルギ
ーをもってイオン注入して半導体基板（１）の所定の深
さ位置に所定の厚さをもって高濃度の第１導電型の不純
物領域（22）を形成する。この高不純物濃度領域（22）
は、図示のように半導体基板（21）の面方向の全域に渡
って形成する。また、同様にｎ型の不純物をイオン注入
法、或いは拡散法によって高不純物濃度領域（22）に達
する深さ或いは達することのない深さに選択的に導入し
て第１導電型の高濃度のキャリア吸収効果と、領域（2
2）に対する電圧供給のための領域（23）を例えばリン
グ状に形成する。そして、この領域（23）のリングによ
って囲まれた部分に第２導電型、図の例ではｐ型の不純
物を同様に、例えば選択的イオン注入によって形成して
第２導電型の島領域、即ちウェル（２）を形成する。そ
して、この島領域（２）上に、選択的にこれと異なる導
電型、図示の例ではｎ型の不純物を高濃度に選択的にイ
オン注入法、或いは拡散法等によって形成してソース領
域（３）及びドレイン領域（４）を形成する。そしてそ
の外周を囲んでリング状に第２導電型即ち島領域（２）
と同導電型のキャリア吸収領域即ちガードリング（10）
を選択的イオン注入法或いは拡散法によって形成する。
の一主面（1a）側からｎ型の不純物イオンを高エネルギ
ーをもってイオン注入して半導体基板（１）の所定の深
さ位置に所定の厚さをもって高濃度の第１導電型の不純
物領域（22）を形成する。この高不純物濃度領域（22）
は、図示のように半導体基板（21）の面方向の全域に渡
って形成する。また、同様にｎ型の不純物をイオン注入
法、或いは拡散法によって高不純物濃度領域（22）に達
する深さ或いは達することのない深さに選択的に導入し
て第１導電型の高濃度のキャリア吸収効果と、領域（2
2）に対する電圧供給のための領域（23）を例えばリン
グ状に形成する。そして、この領域（23）のリングによ
って囲まれた部分に第２導電型、図の例ではｐ型の不純
物を同様に、例えば選択的イオン注入によって形成して
第２導電型の島領域、即ちウェル（２）を形成する。そ
して、この島領域（２）上に、選択的にこれと異なる導
電型、図示の例ではｎ型の不純物を高濃度に選択的にイ
オン注入法、或いは拡散法等によって形成してソース領
域（３）及びドレイン領域（４）を形成する。そしてそ
の外周を囲んでリング状に第２導電型即ち島領域（２）
と同導電型のキャリア吸収領域即ちガードリング（10）
を選択的イオン注入法或いは拡散法によって形成する。
また島領域（２）外の電極取り出し領域（23）の外側
に、例えば吸収領域（10）と同一の工程において第２導
電型、即ちこの例ではｐ型の不純物を選択的にイオン注
入或いは拡散して高濃度のソース領域（13）とドレイン
領域（14）とを形成する。
に、例えば吸収領域（10）と同一の工程において第２導
電型、即ちこの例ではｐ型の不純物を選択的にイオン注
入或いは拡散して高濃度のソース領域（13）とドレイン
領域（14）とを形成する。
そして、各ソース領域（３）及びドレイン領域（４）間
上及びソース領域（13）及びドレイン領域（14）間上に
夫々ゲート絶縁層（５）及び（15）を介してゲート電極
（６）及び（16）を被着し、各ソース領域（３）及び
（13）とドレイン領域（４）及び（14）上に夫々ソース
電極（７）及び（17）とドレイン電極（８）及び（18）
をオーミックに被着形成してｎ−MOS及びｐ−MOSを構成
する。
上及びソース領域（13）及びドレイン領域（14）間上に
夫々ゲート絶縁層（５）及び（15）を介してゲート電極
（６）及び（16）を被着し、各ソース領域（３）及び
（13）とドレイン領域（４）及び（14）上に夫々ソース
電極（７）及び（17）とドレイン電極（８）及び（18）
をオーミックに被着形成してｎ−MOS及びｐ−MOSを構成
する。
また上述の各電極の形成と同時に電極取り出し領域（2
3）及びキャリア吸収領域（10）上に夫々オーミックに
電極（24）及び（25）を形成する。
3）及びキャリア吸収領域（10）上に夫々オーミックに
電極（24）及び（25）を形成する。
第２図は半導体基板（１）の深さ方向に関する不純物濃
度分布を示すもので曲線（41）は吸収領域（10）、ソー
ス領域（３），（13）、ドレイン領域（４），（14）の
各不純物濃度分布を示すもので、これらの領域において
は、その不純物のピーク濃度は、例えば約1019atoms/cm
3に選定される。また曲線（42）は領域（２）における
不純物濃度分布を示し、そのピーク濃度は、約1016atom
s/cm3に選定され、また曲線（43）は埋め込まれた高不
純物濃度領域（22）の不純物濃度分布を示しそのピーク
値は約1018atoms/cm3に選定される。
度分布を示すもので曲線（41）は吸収領域（10）、ソー
ス領域（３），（13）、ドレイン領域（４），（14）の
各不純物濃度分布を示すもので、これらの領域において
は、その不純物のピーク濃度は、例えば約1019atoms/cm
3に選定される。また曲線（42）は領域（２）における
不純物濃度分布を示し、そのピーク濃度は、約1016atom
s/cm3に選定され、また曲線（43）は埋め込まれた高不
純物濃度領域（22）の不純物濃度分布を示しそのピーク
値は約1018atoms/cm3に選定される。
上述したように本発明によれば、半導体基板中にキャリ
アの吸収層となる高濃度の不純物領域を形成したので、
基板上に臨んで形成するキャリア吸収領域を浅くしたが
って小面積に形成できるので全体の面積の縮小化、高密
度微細パターン化を図ることができるにも拘らず確実な
ラッチアップ防止を行うことができるものである。ま
た、この埋め込みの高濃度不純物領域（22）をイオン注
入によって形成したことによって廉価に確実に形成する
ことができる。
アの吸収層となる高濃度の不純物領域を形成したので、
基板上に臨んで形成するキャリア吸収領域を浅くしたが
って小面積に形成できるので全体の面積の縮小化、高密
度微細パターン化を図ることができるにも拘らず確実な
ラッチアップ防止を行うことができるものである。ま
た、この埋め込みの高濃度不純物領域（22）をイオン注
入によって形成したことによって廉価に確実に形成する
ことができる。
第１図は本発明製法によって得た相補型電界効果トラン
ジスタの拡大略線的断面図、第２図はその説明に供する
不純物濃度分布図、第３図及び第４図は夫々従来の製法
によって得た相補型電界効果トランジスタの各例の拡大
断面図である。 （１）は半導体基板、（22）は埋め込みの高不純物濃度
領域、（23）はその電極取り出し領域、（２）は第２導
電型の島領域、（10）はキャリア吸収領域、（３）及び
（13）はソース領域、（４）及び（14）はドレイン領
域、（５）及び（15）はゲート絶縁層、（６）及び（1
6）はゲート電極である。
ジスタの拡大略線的断面図、第２図はその説明に供する
不純物濃度分布図、第３図及び第４図は夫々従来の製法
によって得た相補型電界効果トランジスタの各例の拡大
断面図である。 （１）は半導体基板、（22）は埋め込みの高不純物濃度
領域、（23）はその電極取り出し領域、（２）は第２導
電型の島領域、（10）はキャリア吸収領域、（３）及び
（13）はソース領域、（４）及び（14）はドレイン領
域、（５）及び（15）はゲート絶縁層、（６）及び（1
6）はゲート電極である。
Claims (1)
- 【請求項１】第１導電型の半導体基板の一部に第２導電
型チャンネルの第１の電界効果トランジスタを形成し、
上記半導体基板の他部に選択的に形成した第２導電型の
領域に第１導電型チャンネルの第２の電界効果トランジ
スタを形成する相補型電界効果トランジスタの製法にお
いて、 上記その第２導電型の領域の形成部下および上述の第１
の電界効果トランジスタの形成部下に差し渡って全面的
に上記半導体基板より高い不純物濃度を有し、キャリア
吸収領域となる第１導電型の高不純物濃度領域をイオン
注入により形成する工程と、 少なくとも上記第１の電界効果トランジスタと上記第２
の電界効果トランジスタとの間に、上記半導体基板表面
から上記高不純物濃度領域に対する電圧供給領域となり
かつキャリア吸収領域となる第１導電型の高不純物濃度
領域を形成する工程とを有することを特徴とする相補型
電界効果トランジスタの製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082082A JPH0770604B2 (ja) | 1985-04-17 | 1985-04-17 | 相補型電界効果トランジスタの製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60082082A JPH0770604B2 (ja) | 1985-04-17 | 1985-04-17 | 相補型電界効果トランジスタの製法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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