JPS6255309B2 - - Google Patents
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- JPS6255309B2 JPS6255309B2 JP57142847A JP14284782A JPS6255309B2 JP S6255309 B2 JPS6255309 B2 JP S6255309B2 JP 57142847 A JP57142847 A JP 57142847A JP 14284782 A JP14284782 A JP 14284782A JP S6255309 B2 JPS6255309 B2 JP S6255309B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
Description
【発明の詳細な説明】
本発明はCMOS集積回路に関する。
CMOSは、NMOSと同等の高速動作が可能で、
かつ低消費電力性、耐雑音特性、設計の容易さに
おいてNMOSより優れているため、VLSI用のデ
バイスとして有望である。しかし、従来技術で
は、深いウエルを形成する必要があるため、ｐチ
ヤンネル型素子とｎチヤンネル素子の間隔をつめ
ることが不可能であり、集積密度ではNMOSに劣
つている。さらにCMOSには、npnp動作による
ラツチアツプの問題がある。素子間隔を狭くする
と、寄生バイポーラトランジスターの電流増巾率
が増大し、npnp動作が起り易くなるため、一定
の素子間隔が必要である。
かつ低消費電力性、耐雑音特性、設計の容易さに
おいてNMOSより優れているため、VLSI用のデ
バイスとして有望である。しかし、従来技術で
は、深いウエルを形成する必要があるため、ｐチ
ヤンネル型素子とｎチヤンネル素子の間隔をつめ
ることが不可能であり、集積密度ではNMOSに劣
つている。さらにCMOSには、npnp動作による
ラツチアツプの問題がある。素子間隔を狭くする
と、寄生バイポーラトランジスターの電流増巾率
が増大し、npnp動作が起り易くなるため、一定
の素子間隔が必要である。
VLSIデバイスとしての他の条件は、１μｍ以
下の短チヤンネル長を実現することである。短チ
ヤンネル化を阻害する最大の要因は、ソース・ド
レイン間のパンチスルーである。パンチスルーを
防ぐためには、ドレイン空乏層の広がりを抑えな
ければならない。このためには、ウエル濃度を十
分高くする必要がある。しかし、ウエル濃度を高
くすると、スレシヨルド電圧は増大し、移動度は
低下する。これは、トランジスタ特性にとつて好
ましいことではない。これを防ぐためには、ウエ
ル構造を工夫する必要がある。
下の短チヤンネル長を実現することである。短チ
ヤンネル化を阻害する最大の要因は、ソース・ド
レイン間のパンチスルーである。パンチスルーを
防ぐためには、ドレイン空乏層の広がりを抑えな
ければならない。このためには、ウエル濃度を十
分高くする必要がある。しかし、ウエル濃度を高
くすると、スレシヨルド電圧は増大し、移動度は
低下する。これは、トランジスタ特性にとつて好
ましいことではない。これを防ぐためには、ウエ
ル構造を工夫する必要がある。
本発明は、高集積化に適した浅いウエル構造
と、短チヤンネル化に適した不純物分布と、ラツ
チアップが防止された、VLSI用CMOS素子構造
に関するものである。まず、従来技術について述
べた後、本発明の詳細を説明する。
と、短チヤンネル化に適した不純物分布と、ラツ
チアップが防止された、VLSI用CMOS素子構造
に関するものである。まず、従来技術について述
べた後、本発明の詳細を説明する。
従来技術では、1V前後のスレシヨルド電圧を
得るために必要な表面濃度を確保するために、深
いウエルを形成している。イオン注入で不純物を
浅くドープしたあと、1200℃程度の高温熱拡散に
よつて、深いウエルを形成する。チヤンネル長が
２μｍ位のCMOSでは、パンチスルーを防止する
ために、ｎチヤンネル側のｐウエルだけでなく、
ｐチヤンネル側にもｎウエルを形成する。
得るために必要な表面濃度を確保するために、深
いウエルを形成している。イオン注入で不純物を
浅くドープしたあと、1200℃程度の高温熱拡散に
よつて、深いウエルを形成する。チヤンネル長が
２μｍ位のCMOSでは、パンチスルーを防止する
ために、ｎチヤンネル側のｐウエルだけでなく、
ｐチヤンネル側にもｎウエルを形成する。
第１図に、従来技術によるCMOSの、ウエル構
造に関する素子断面図を示す。１はｎ型シリコン
基板である。２は深さが５μｍ程度のｐウエル、
３はそれよりも浅いｎウエルで、４はｐウエルと
ｎウエルの接合を示す。５はｐウエル中に形成さ
れるn+拡散層、６はｎウエル中に形成されるp+
拡散層である。これらは、ソース・ドレイン領域
として用いられる。n+拡散層５とp+拡散層６の
間隔は、寄生MOSトランジスターのスレシヨル
ド電圧が、電源電圧よりも十分高いという条件か
ら決定される。5V電源の場合、n+−p+最少間隔
は５μｍ程度である。
造に関する素子断面図を示す。１はｎ型シリコン
基板である。２は深さが５μｍ程度のｐウエル、
３はそれよりも浅いｎウエルで、４はｐウエルと
ｎウエルの接合を示す。５はｐウエル中に形成さ
れるn+拡散層、６はｎウエル中に形成されるp+
拡散層である。これらは、ソース・ドレイン領域
として用いられる。n+拡散層５とp+拡散層６の
間隔は、寄生MOSトランジスターのスレシヨル
ド電圧が、電源電圧よりも十分高いという条件か
ら決定される。5V電源の場合、n+−p+最少間隔
は５μｍ程度である。
第２図は、従来技術によるウエル不純物分布を
示す。７はｐウエルの不純物分布、８はｎウエル
の不純物分布である。これらは熱拡散によりガウ
ス型の分布をしている。
示す。７はｐウエルの不純物分布、８はｎウエル
の不純物分布である。これらは熱拡散によりガウ
ス型の分布をしている。
しかしこのような構造のCMOS集積回路は、高
集積化に適したウエル構造と、短チヤンネル化に
適した不純物分布と、ラツチアツプが防止される
十分な装置ではなかつた。
集積化に適したウエル構造と、短チヤンネル化に
適した不純物分布と、ラツチアツプが防止される
十分な装置ではなかつた。
本発明はかかる従来の欠点を除去した有効な
CMOS集積回路を提供することである。
CMOS集積回路を提供することである。
本発明の特徴は、ｎ型シリコン基板の一主面
に、加速エネルギーが各々異なる少くとも３回の
イオン注入によつて、不純物濃度分布のピーク
が、前記基板表面より0.6μｍ以上深い所に位置
する様に、ｐ型領域が選択的に形成されているこ
とと、リンのイオン注入によつて、不純物濃度の
ピークが、前記基板表面より0.2μｍ以上深い所
に位置する様に、前記基板不純物濃度よりも不純
物濃度が高いｎ型領域が選択的に形成されている
ことと、前記ｐ型領域とｎ型領域の境界に、各々
に接して、前記基板に埋設された絶縁領域が、前
記ｐ型領域の不純物濃度のピーク位置よりも深く
まで形成されていることと、前記ｐ型領域内にｐ
チヤンネルMOSトランジスターが、前記ｎ型領
域内にｐチヤンネルMOSトランジスターが、形
成されていることと、前記トランジスターが前記
絶縁領域に近接している場合には、前記トランジ
スターのソース又はドレイン領域が、前記絶縁領
域に接していることを特徴とするCMOS集積回路
である。又、このｎ型シリコン基板は、n+型シ
リコン基体上に形成されたｎ型エピタキシヤル層
であり、このエピタキシアル層の厚さが、前記ｐ
型領域の深さよりも大きいことができる。
に、加速エネルギーが各々異なる少くとも３回の
イオン注入によつて、不純物濃度分布のピーク
が、前記基板表面より0.6μｍ以上深い所に位置
する様に、ｐ型領域が選択的に形成されているこ
とと、リンのイオン注入によつて、不純物濃度の
ピークが、前記基板表面より0.2μｍ以上深い所
に位置する様に、前記基板不純物濃度よりも不純
物濃度が高いｎ型領域が選択的に形成されている
ことと、前記ｐ型領域とｎ型領域の境界に、各々
に接して、前記基板に埋設された絶縁領域が、前
記ｐ型領域の不純物濃度のピーク位置よりも深く
まで形成されていることと、前記ｐ型領域内にｐ
チヤンネルMOSトランジスターが、前記ｎ型領
域内にｐチヤンネルMOSトランジスターが、形
成されていることと、前記トランジスターが前記
絶縁領域に近接している場合には、前記トランジ
スターのソース又はドレイン領域が、前記絶縁領
域に接していることを特徴とするCMOS集積回路
である。又、このｎ型シリコン基板は、n+型シ
リコン基体上に形成されたｎ型エピタキシヤル層
であり、このエピタキシアル層の厚さが、前記ｐ
型領域の深さよりも大きいことができる。
第３図は、本発明の実施によるｐウエルの不純
物分布を示す。深さが1.4μｍ程度の浅いｐウエ
ルが、加速エネルギーが異なる３回のボロンイオ
ン注入によつて形成される。例えば、１０は
400keV，３×1013cm-2の、１１は150keV，１×
1012cm-2の、１２は40keV，５×1011cm-2の条件
で、各々イオン注入される。これらの値は一応の
目安であり、最適化された条件を示すものではな
い。これによつて、0.6V程度のスレシヨルド電
圧で、パンチスルー効果が防止されたｎチヤンネ
ルMOSトランジスターが実現できる。領域１０
の不純物濃度は十分高いため、寄生npnトランジ
スターの電流増巾率は低下し、ラツチアツプ耐量
が増加する。又、ｐウエルの層抵抗も1kΩ／口
以下であり、安定したｐウエル電位が確保でき
る。
物分布を示す。深さが1.4μｍ程度の浅いｐウエ
ルが、加速エネルギーが異なる３回のボロンイオ
ン注入によつて形成される。例えば、１０は
400keV，３×1013cm-2の、１１は150keV，１×
1012cm-2の、１２は40keV，５×1011cm-2の条件
で、各々イオン注入される。これらの値は一応の
目安であり、最適化された条件を示すものではな
い。これによつて、0.6V程度のスレシヨルド電
圧で、パンチスルー効果が防止されたｎチヤンネ
ルMOSトランジスターが実現できる。領域１０
の不純物濃度は十分高いため、寄生npnトランジ
スターの電流増巾率は低下し、ラツチアツプ耐量
が増加する。又、ｐウエルの層抵抗も1kΩ／口
以下であり、安定したｐウエル電位が確保でき
る。
第４図は、本発明によるｎウエルの不純物分布
を示す。１３は例えば、300keVで１×1012cm-2リ
ンをイオン注入して形成する。領域１３の目的
は、パンチスルーを防止し、チヤンネル長が１μ
ｍ以下のｐチヤンネルMOSトランジスターを実
現することにある。１４は、スレシヨルド電圧を
調整するためのイオン注入である。ゲート電極が
ｎ型かｐ型かに応じて、ボロン又はリンをイオン
注入する。
を示す。１３は例えば、300keVで１×1012cm-2リ
ンをイオン注入して形成する。領域１３の目的
は、パンチスルーを防止し、チヤンネル長が１μ
ｍ以下のｐチヤンネルMOSトランジスターを実
現することにある。１４は、スレシヨルド電圧を
調整するためのイオン注入である。ゲート電極が
ｎ型かｐ型かに応じて、ボロン又はリンをイオン
注入する。
第５図に、本発明によるCMOS構造の第一の実
施例を示す。２１は1015cm-3程度の不純物濃度の
ｎ型シリコン基板である。２２はｐウエルで、第
３図に示される様な不純物分布を持つ。２３はｎ
ウエルで、第４図に示される様な不純物分布を持
つ。２４はｐチヤンネルトランジスタ領域と、ｎ
チヤンネルトランジスタ領域を電気的に分離する
ための領域で、シリコン基板の深さ1.5μｍ程度
の所まで形成されている。本発明では、ｐウエル
深さが1.3μｍ程度であるから、この様に比較的
浅い分離領域が可能になる。浅い分離領域は、内
部にシリコン基板とは異なる熱膨張係数の絶縁物
を埋め込むことによつて生ずる、機械的ストレス
を減少させる。従つて、機械的ストレスによる結
晶欠陥等の発生が少なく、CMOSに有害な接合リ
ーク電流の発生を抑えることができる。
施例を示す。２１は1015cm-3程度の不純物濃度の
ｎ型シリコン基板である。２２はｐウエルで、第
３図に示される様な不純物分布を持つ。２３はｎ
ウエルで、第４図に示される様な不純物分布を持
つ。２４はｐチヤンネルトランジスタ領域と、ｎ
チヤンネルトランジスタ領域を電気的に分離する
ための領域で、シリコン基板の深さ1.5μｍ程度
の所まで形成されている。本発明では、ｐウエル
深さが1.3μｍ程度であるから、この様に比較的
浅い分離領域が可能になる。浅い分離領域は、内
部にシリコン基板とは異なる熱膨張係数の絶縁物
を埋め込むことによつて生ずる、機械的ストレス
を減少させる。従つて、機械的ストレスによる結
晶欠陥等の発生が少なく、CMOSに有害な接合リ
ーク電流の発生を抑えることができる。
さらに本発明では、第３図および第４図に示さ
れる様に、ウエル内のピーク不純物濃度が高くな
つている。この高い不純物濃度が、分離領域２４
の側面に形成される、寄生MOSトランジスタの
スレシヨルド電圧を引き上げる。従つて、寄生
MOSトランジスター動作によるリーク電流の発
生が防止される。
れる様に、ウエル内のピーク不純物濃度が高くな
つている。この高い不純物濃度が、分離領域２４
の側面に形成される、寄生MOSトランジスタの
スレシヨルド電圧を引き上げる。従つて、寄生
MOSトランジスター動作によるリーク電流の発
生が防止される。
又、分離領域２４は、ラツチアツプを防止する
のに有効である。この分離領域が基板内部に埋め
込まれているために、２６―（２３，２１）―２
２で形成される寄生ｐ―ｎ―ｐトランジスターの
実効ベース巾２３，２１が広くなり、電流増巾率
が低下する。又、２５―２２―２１で形成される
寄生ｎ―ｐ―ｎトランジスターの電流増巾率は、
ｐウエル２２の不純物濃度が高いために、低い。
従つて、ｐ―ｎ―ｐ―ｎ動作によるラツチアツプ
の発生は防止される。
のに有効である。この分離領域が基板内部に埋め
込まれているために、２６―（２３，２１）―２
２で形成される寄生ｐ―ｎ―ｐトランジスターの
実効ベース巾２３，２１が広くなり、電流増巾率
が低下する。又、２５―２２―２１で形成される
寄生ｎ―ｐ―ｎトランジスターの電流増巾率は、
ｐウエル２２の不純物濃度が高いために、低い。
従つて、ｐ―ｎ―ｐ―ｎ動作によるラツチアツプ
の発生は防止される。
以上の理由から、本発明の素子構造を用いる
と、ｎチヤンネルトランジスターのソース・ドレ
イン領域２５とｐチヤンネルトランジスターのソ
ース・ドレイン領域２６の間隔と、１μｍ以下に
することが可能である。
と、ｎチヤンネルトランジスターのソース・ドレ
イン領域２５とｐチヤンネルトランジスターのソ
ース・ドレイン領域２６の間隔と、１μｍ以下に
することが可能である。
第５図に示される様に、ソース・ドレイン領域
２５，２６は、分離領域２４及びゲート電極２７
に対して、自己整合で形成される。ソース・ドレ
イン形成後は、従来技術と同様の方法で、パシベ
ーシヨン膜を被着し、コンタクト窓を開孔し、配
線接続することにより、素子は完成する。
２５，２６は、分離領域２４及びゲート電極２７
に対して、自己整合で形成される。ソース・ドレ
イン形成後は、従来技術と同様の方法で、パシベ
ーシヨン膜を被着し、コンタクト窓を開孔し、配
線接続することにより、素子は完成する。
第６図は、本発明の第二の実施例である。ここ
では、ｎ型基板の代りに、エピタキシヤル基板を
用いる。２８はn+シリコン基板で、２９がエピ
タキシヤル成長されたｎ型領域である。エピタキ
シヤル基板を用いると、寄生ｐ―ｎ―ｐトランジ
スタのベース領域が低抵抗のn+基板となるた
め、電流増巾率が低下する。又、電流による電圧
降下が防げる。従つて、ラツチアツプ防止に効果
的である。さらに、低抵抗基板のために、基板電
位が安定し、回路の誤動作が防止される。
では、ｎ型基板の代りに、エピタキシヤル基板を
用いる。２８はn+シリコン基板で、２９がエピ
タキシヤル成長されたｎ型領域である。エピタキ
シヤル基板を用いると、寄生ｐ―ｎ―ｐトランジ
スタのベース領域が低抵抗のn+基板となるた
め、電流増巾率が低下する。又、電流による電圧
降下が防げる。従つて、ラツチアツプ防止に効果
的である。さらに、低抵抗基板のために、基板電
位が安定し、回路の誤動作が防止される。
本発明の要点をまとめると、
(1) ｎ型シリコン基板を用いる。
(2) イオン注入によつてできる不純物分布を、そ
のままｐウエル及びｎウエルとして用いる。
のままｐウエル及びｎウエルとして用いる。
(3) 埋設された絶縁領域を形成する。
この結果、チヤンネル長が１μｍ以下で、素子
間隔が１μｍ以下のCMOS集積回路が実現でき
る。
間隔が１μｍ以下のCMOS集積回路が実現でき
る。
第１図は、従来技術を説明するための素子断面
図、第２図は、従来技術を説明するためのウエル
不純物分布を示す図、第３図は、本発明によるｐ
ウエル不純物分布を示す図、第４図は、本発明に
よるｎウエル不純物分布を示す図、第５図は、本
発明の第一実施例を示す素子断面図、第６図は、
第二実施例を説明するための素子断面図である。 尚、図において、１……ｎ型シリコン基板、２
……ｐウエル、３……ｎウエル、４……ｐ―ｎ接
合、５……n+層、６……P+層、７……ｐウエ
ル、８……ｎウエル、１０……ｐウエル用イオン
注入、１１……パンチスルー防止用イオン注入、
１２……スレシヨルド調整用イオン注入、１３…
…パンチスルー防止用イオン注入、１４……スレ
シヨルド調整用イオン注入、２１……ｎ型シリコ
ン基板、２２……ｐウエル、２３……ｎウエル、
２４……分離領域、２５……n+層、２６……p+
層、２７……ゲート電極、２８……n+基板、２
９……ｎエピ層である。
図、第２図は、従来技術を説明するためのウエル
不純物分布を示す図、第３図は、本発明によるｐ
ウエル不純物分布を示す図、第４図は、本発明に
よるｎウエル不純物分布を示す図、第５図は、本
発明の第一実施例を示す素子断面図、第６図は、
第二実施例を説明するための素子断面図である。 尚、図において、１……ｎ型シリコン基板、２
……ｐウエル、３……ｎウエル、４……ｐ―ｎ接
合、５……n+層、６……P+層、７……ｐウエ
ル、８……ｎウエル、１０……ｐウエル用イオン
注入、１１……パンチスルー防止用イオン注入、
１２……スレシヨルド調整用イオン注入、１３…
…パンチスルー防止用イオン注入、１４……スレ
シヨルド調整用イオン注入、２１……ｎ型シリコ
ン基板、２２……ｐウエル、２３……ｎウエル、
２４……分離領域、２５……n+層、２６……p+
層、２７……ゲート電極、２８……n+基板、２
９……ｎエピ層である。
Claims (1)
- １ 一導電型の半導体基板と、該半導体基板に形
成され表面から第１の深さに不純物濃度分布のピ
ークが存在する他の導電型のウエル領域と、前記
半導体基板に形成され表面から第２の深さに不純
物濃度分布のピークが存在する前記一導電型のウ
エル領域と、前記他の導電型のウエル領域と前記
一導電型のウエル領域との間に前記第１および第
２の深さよりも深く形成された絶縁物分離領域
と、前記他の導電型のウエル領域および前記一導
電型のウエル領域にそれぞれ形成された半導体素
子とを含むCMOS集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142847A JPS5932163A (ja) | 1982-08-18 | 1982-08-18 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142847A JPS5932163A (ja) | 1982-08-18 | 1982-08-18 | Ｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5932163A JPS5932163A (ja) | 1984-02-21 |
| JPS6255309B2 true JPS6255309B2 (ja) | 1987-11-19 |
Family
ID=15324991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57142847A Granted JPS5932163A (ja) | 1982-08-18 | 1982-08-18 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932163A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4683488A (en) * | 1984-03-29 | 1987-07-28 | Hughes Aircraft Company | Latch-up resistant CMOS structure for VLSI including retrograded wells |
| JPH0714005B2 (ja) * | 1984-06-06 | 1995-02-15 | ソニー株式会社 | 半導体装置 |
| US4771014A (en) * | 1987-09-18 | 1988-09-13 | Sgs-Thomson Microelectronics, Inc. | Process for manufacturing LDD CMOS devices |
| JPH0298168A (ja) * | 1988-10-04 | 1990-04-10 | Nec Corp | 半導体装置 |
| JP3386101B2 (ja) * | 1996-08-29 | 2003-03-17 | シャープ株式会社 | 半導体装置の製造方法 |
| KR100415085B1 (ko) * | 2001-06-28 | 2004-01-13 | 주식회사 하이닉스반도체 | 래치업을 방지할 수 있는 반도체장치의 제조방법 |
| JP6006918B2 (ja) | 2011-06-06 | 2016-10-12 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体装置の製造方法、及び電子装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5237755A (en) * | 1974-11-18 | 1977-03-23 | Ampex | Frequency modulator |
| JPS5480091A (en) * | 1977-12-08 | 1979-06-26 | Nec Corp | Manufacture of complementary field effect semiconductor device |
| JPS55154748A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Complementary mos semiconductor device |
-
1982
- 1982-08-18 JP JP57142847A patent/JPS5932163A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5237755A (en) * | 1974-11-18 | 1977-03-23 | Ampex | Frequency modulator |
| JPS5480091A (en) * | 1977-12-08 | 1979-06-26 | Nec Corp | Manufacture of complementary field effect semiconductor device |
| JPS55154748A (en) * | 1979-05-23 | 1980-12-02 | Toshiba Corp | Complementary mos semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5932163A (ja) | 1984-02-21 |
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