JPS5932163A - Ｃｍｏｓ集積回路 - Google Patents
Ｃｍｏｓ集積回路Info
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- JPS5932163A JPS5932163A JP57142847A JP14284782A JPS5932163A JP S5932163 A JPS5932163 A JP S5932163A JP 57142847 A JP57142847 A JP 57142847A JP 14284782 A JP14284782 A JP 14284782A JP S5932163 A JPS5932163 A JP S5932163A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＣＭＯ８集積回路に関する。
ＣＭＯ８は、ＮＭＯ８と同等の高速動作が可能で、かつ
低消費電力性、耐雑音特性、設計の容易さにおいてＮＭ
Ｏ８より優れているため、ＶＬＳ Ｉ用のデバイスとし
て有望である。しかし、従来技術では、深いウヱルを形
成する必要があるため、ｐチャンネル素子とｎチャンネ
ル素子の間隔をつめることが不可能であり、集積密度で
はＮＭＯ８に劣っている。さらにＣＭＯ８Ｋは、ｎｐｎ
ｐ動作によるラッチアップの問題がある。素子間隔を狭
くすると、寄生バイポーラトランジスターの電流増巾率
が増大し、ｎｐｎｐ動作が起り易くなるため、一定の素
子間隔が必要である。
低消費電力性、耐雑音特性、設計の容易さにおいてＮＭ
Ｏ８より優れているため、ＶＬＳ Ｉ用のデバイスとし
て有望である。しかし、従来技術では、深いウヱルを形
成する必要があるため、ｐチャンネル素子とｎチャンネ
ル素子の間隔をつめることが不可能であり、集積密度で
はＮＭＯ８に劣っている。さらにＣＭＯ８Ｋは、ｎｐｎ
ｐ動作によるラッチアップの問題がある。素子間隔を狭
くすると、寄生バイポーラトランジスターの電流増巾率
が増大し、ｎｐｎｐ動作が起り易くなるため、一定の素
子間隔が必要である。
ＶＬＳＩデバイスとしての他の条件は、１μｍ以下の短
チャンネル長を実現することである。短チャンネル化を
阻害する最大の要因は、ソース・ドレイン間のパンチス
ルーである。パンチスルーを防ぐためには、ドレイン空
乏層の広がりを抑えなければならない。このためＫは、
ウェル濃度を十分高くする必要がある。しかし、ウェル
濃度を高くすると、スレショルド電圧は増大し、移動度
は低下する。これは、トランジスタ特性にとって好まし
いことではない、これを防ぐためには、ウェル構造を工
夫する必要がある。
チャンネル長を実現することである。短チャンネル化を
阻害する最大の要因は、ソース・ドレイン間のパンチス
ルーである。パンチスルーを防ぐためには、ドレイン空
乏層の広がりを抑えなければならない。このためＫは、
ウェル濃度を十分高くする必要がある。しかし、ウェル
濃度を高くすると、スレショルド電圧は増大し、移動度
は低下する。これは、トランジスタ特性にとって好まし
いことではない、これを防ぐためには、ウェル構造を工
夫する必要がある。
本発明は、高集積化に適した浅いウェル構造と、短チャ
ンネル化に適した不純物分布と、ラッチアップが防止さ
れた、ＶＬＳＩ用ＣＭＯ８素子構造に関するものである
。まず、従来技術について述べた後、本発明の詳細な説
明する。
ンネル化に適した不純物分布と、ラッチアップが防止さ
れた、ＶＬＳＩ用ＣＭＯ８素子構造に関するものである
。まず、従来技術について述べた後、本発明の詳細な説
明する。
従来技術では、１■前後のスレショルド電圧を得るため
に必要な表面濃度を確保するために、深いウェルを形成
している。イオン注入で不純物を浅くドープしたあと、
１２００℃程度の高温熱拡散によって、深いウェルを形
成刃る。チャンネル長が２μｍ位のＣＭＯＳでは、パン
チスルーを防止するために、ｎチャンネル側のｐウェル
だけでなく、ｐチャンネル側にもｎウェルを形成する。
に必要な表面濃度を確保するために、深いウェルを形成
している。イオン注入で不純物を浅くドープしたあと、
１２００℃程度の高温熱拡散によって、深いウェルを形
成刃る。チャンネル長が２μｍ位のＣＭＯＳでは、パン
チスルーを防止するために、ｎチャンネル側のｐウェル
だけでなく、ｐチャンネル側にもｎウェルを形成する。
第１図に、従来技術によるＣＭＯ８の、ウェル構造に関
する素子断面図を示す。１はｎ型シリコン基板である。
する素子断面図を示す。１はｎ型シリコン基板である。
２は深さが５μｍ程度のｐウェル、３はそれよりも浅い
ｎウェルで、４はｐウェルとｎウェルの接合を示す。５
はｐウェル中に形成される１拡散層、 ６はｎウェル中
に形成されるｐ＋拡散層である。これらは、ソース・ド
レイン領域として用いられる。ｎ＋拡散層５とｐ＋拡散
層６の間隔は、寄生ＭＯ８）ランシスターのスレショル
ド電圧が、電源電圧よりも十分高いという条件から決定
される。、５ｖ電源の場合、ｎ ＋ ｐ＋最少間隔は
５μｍ程度である。
ｎウェルで、４はｐウェルとｎウェルの接合を示す。５
はｐウェル中に形成される１拡散層、 ６はｎウェル中
に形成されるｐ＋拡散層である。これらは、ソース・ド
レイン領域として用いられる。ｎ＋拡散層５とｐ＋拡散
層６の間隔は、寄生ＭＯ８）ランシスターのスレショル
ド電圧が、電源電圧よりも十分高いという条件から決定
される。、５ｖ電源の場合、ｎ ＋ ｐ＋最少間隔は
５μｍ程度である。
第２図は、従来技術によるウェル不純物分布を示す。７
はｐウェルの不純物分布、８はｎウェルの不純物分布で
ある。これらは熱拡散によりガウス型の分布をしている
。
はｐウェルの不純物分布、８はｎウェルの不純物分布で
ある。これらは熱拡散によりガウス型の分布をしている
。
しかしこのような構造のＣＭＯ８集積回路は、高集積化
に適したウェル構造と、短チャンネル化に適した不純物
分布と、ラッチアップが防止される十分な装置ではなか
った。
に適したウェル構造と、短チャンネル化に適した不純物
分布と、ラッチアップが防止される十分な装置ではなか
った。
本発明はかかる従来の欠点を除去した有効なＣＭＯ８集
積回路を提供することである。
積回路を提供することである。
本発明の特徴は％ ｎ型シリコン基板の一主面に。
加速エネルギーが各々異なる少くとも３回のイオン注入
によって、不純物濃度分布のピークが、前記基板表面よ
り０．６μｍ以上深い所に位置する様に、ｐ壁領域が選
択的に形成されていることと、リンのイオン注入によっ
て、不純物濃度のピークが、前記基板表面より０．２μ
ｍ以上深い所に位置づる様Ｋ、前記基板不純物濃度より
も不純物濃度が高いｎ型領域が選択的に形成されている
ことと。
によって、不純物濃度分布のピークが、前記基板表面よ
り０．６μｍ以上深い所に位置する様に、ｐ壁領域が選
択的に形成されていることと、リンのイオン注入によっ
て、不純物濃度のピークが、前記基板表面より０．２μ
ｍ以上深い所に位置づる様Ｋ、前記基板不純物濃度より
も不純物濃度が高いｎ型領域が選択的に形成されている
ことと。
前記ｐ壁領域とｎ型領域の境界に、各々に接して、前記
基板に埋設された絶縁領域が、前記ｐ壁領域の不純物濃
度のピーク位置よりも深くまで形成されていることと、
前記ｐ型頭域内にｎチャンネルＭＯＳトランジスターが
、前記ｎ型領域内にｐチャンネルＭＯＳトランジスター
が、形成されていることと、前記トランジスターが前記
絶縁領域に近接している場合には、前記トランジスター
のソース又はドレイン領域が、前記絶縁領域に接してい
ることを特徴とするＣＭＯ８集積回路である。又、この
ｎ型シリコン基板は、ｎ＋型シリコン基体上に形成され
たｎ型エピタキシャル層であり、このエビタキシア・ル
屑の厚さが、前記ｐ壁領域の深さよりも大きいことがで
きる。
基板に埋設された絶縁領域が、前記ｐ壁領域の不純物濃
度のピーク位置よりも深くまで形成されていることと、
前記ｐ型頭域内にｎチャンネルＭＯＳトランジスターが
、前記ｎ型領域内にｐチャンネルＭＯＳトランジスター
が、形成されていることと、前記トランジスターが前記
絶縁領域に近接している場合には、前記トランジスター
のソース又はドレイン領域が、前記絶縁領域に接してい
ることを特徴とするＣＭＯ８集積回路である。又、この
ｎ型シリコン基板は、ｎ＋型シリコン基体上に形成され
たｎ型エピタキシャル層であり、このエビタキシア・ル
屑の厚さが、前記ｐ壁領域の深さよりも大きいことがで
きる。
第３図は、本発明の実施によるｐウェルの不純物分布を
示す。深さが１．４μｍ程度の浅いｐウェルが、加速エ
ネルギーが異なる３回のボロンイオン注入によって形成
される。例えば、１０は４００ｋｅＶ、 ３ Ｘ １０
”ｃｍ−”の、１１は１５０ｋｅＶ、 １ｘ１０”ｃ
ｍ”の、１２は４ＱｋｅＶ、５Ｘ１０°ｉ２の条件で、
各々イオン注入される。これらの値は一応の目安であり
、最適化された条件を示すものではない。これによって
、０．６ｖ程度のスレショルド電圧で、パンチスルー効
果が防止されたｎチャンネルＭＯＳトランジスターが実
現できる。領域ＩＯの不キ１！物濃ｍ゛は十分病いため
、寄生ｎｐｎ トランジスターの電流増巾率は低下し、
ラッチアップ耐嶺が増加する。又、ｎウェルの層抵抗も
１に０７口以下であり、安定したｎウェル電位が確保で
きる。
示す。深さが１．４μｍ程度の浅いｐウェルが、加速エ
ネルギーが異なる３回のボロンイオン注入によって形成
される。例えば、１０は４００ｋｅＶ、 ３ Ｘ １０
”ｃｍ−”の、１１は１５０ｋｅＶ、 １ｘ１０”ｃ
ｍ”の、１２は４ＱｋｅＶ、５Ｘ１０°ｉ２の条件で、
各々イオン注入される。これらの値は一応の目安であり
、最適化された条件を示すものではない。これによって
、０．６ｖ程度のスレショルド電圧で、パンチスルー効
果が防止されたｎチャンネルＭＯＳトランジスターが実
現できる。領域ＩＯの不キ１！物濃ｍ゛は十分病いため
、寄生ｎｐｎ トランジスターの電流増巾率は低下し、
ラッチアップ耐嶺が増加する。又、ｎウェルの層抵抗も
１に０７口以下であり、安定したｎウェル電位が確保で
きる。
第４図は１本発明による＋１ウエルの不純物分布を示す
。１３は例えは、３００ｋｅＶでＩ Ｘ １０”ｃｍ
２リンをイオン注入して形成する。領域１３の目的は、
パ〈チスルーを防止し、チャンネル長が１μｍμ下のｐ
チャンネルＭＯ８）ランシスターを実現することにある
。工４は、スレショルド電圧ヲ調整するためのイオン注
入である。ゲート電極がｎ型かｐ型かに応じて、ボロン
又はリンをイオン注入する。
。１３は例えは、３００ｋｅＶでＩ Ｘ １０”ｃｍ
２リンをイオン注入して形成する。領域１３の目的は、
パ〈チスルーを防止し、チャンネル長が１μｍμ下のｐ
チャンネルＭＯ８）ランシスターを実現することにある
。工４は、スレショルド電圧ヲ調整するためのイオン注
入である。ゲート電極がｎ型かｐ型かに応じて、ボロン
又はリンをイオン注入する。
第５図に、本発明によるＣＭＯ８構造の第一〇実施例を
示す。２１は１０１５〜３程度の不純物濃度のｎ型シリ
コン基板である。２２はｎウェルで、第３図に示される
様な不純物分布を持つ。２３はｎウェルで、第４図に示
される様な不純物分布を持つ。２４はｐチャンネルトラ
ンジスタ領域と、ｎチャンネルトランジスタ領域を電気
的に分離するための領域で、シリコン基板の深さ１．５
μｍ程度の所まで形成されている。本発明では、ｐウェ
ル深さが１．３μｍ程度であるから、この様に比較的浅
い分離領域が可能になる。浅い分離領域は、内部にシリ
コン基板とは異なる熱膨張係数の絶縁物を埋め込むこと
によ、って生ずる、機械的ストレスを減少させる。従っ
て、機械的ストレスによる結晶欠陥等の発生が少なく、
ＣＭＯ８に有害な接合リーク電流の発生を抑えることが
できる。
示す。２１は１０１５〜３程度の不純物濃度のｎ型シリ
コン基板である。２２はｎウェルで、第３図に示される
様な不純物分布を持つ。２３はｎウェルで、第４図に示
される様な不純物分布を持つ。２４はｐチャンネルトラ
ンジスタ領域と、ｎチャンネルトランジスタ領域を電気
的に分離するための領域で、シリコン基板の深さ１．５
μｍ程度の所まで形成されている。本発明では、ｐウェ
ル深さが１．３μｍ程度であるから、この様に比較的浅
い分離領域が可能になる。浅い分離領域は、内部にシリ
コン基板とは異なる熱膨張係数の絶縁物を埋め込むこと
によ、って生ずる、機械的ストレスを減少させる。従っ
て、機械的ストレスによる結晶欠陥等の発生が少なく、
ＣＭＯ８に有害な接合リーク電流の発生を抑えることが
できる。
さらに本発明では、第３図および第４図に示される様に
、ウェル内のピーク不純物＃度が旨くなっている。この
高い不純物濃度が、分離領域２４の側面に形成される、
寄生ＭＯＳトランジスタのスレショルド電圧を引き上げ
る。従って、寄生ＭＯ８）ランシスター動作によるリー
ク電流の発生が防止される。
、ウェル内のピーク不純物＃度が旨くなっている。この
高い不純物濃度が、分離領域２４の側面に形成される、
寄生ＭＯＳトランジスタのスレショルド電圧を引き上げ
る。従って、寄生ＭＯ８）ランシスター動作によるリー
ク電流の発生が防止される。
又、分離領域２４は、ラッチアップを防止するのに有効
である。この分離領域が基板内部に埋め込まれているた
めに％ ２６−（２３，２１）−２２で形成される寄生
ｐ−ｎ−ｐ トランジスターの実効ベース中２３．２１
が広くなり、電流増巾率が低下する。又、２５−２２−
２１で形成される寄生ｎ−ｐ−ｎトランジスターの電流
増巾率は、ｎウェル２２の不純物濃度が高いために、低
い。従って、ｐ−ｎ−ｐ−ｎ動作によるラッチアップの
発生は防止される。
である。この分離領域が基板内部に埋め込まれているた
めに％ ２６−（２３，２１）−２２で形成される寄生
ｐ−ｎ−ｐ トランジスターの実効ベース中２３．２１
が広くなり、電流増巾率が低下する。又、２５−２２−
２１で形成される寄生ｎ−ｐ−ｎトランジスターの電流
増巾率は、ｎウェル２２の不純物濃度が高いために、低
い。従って、ｐ−ｎ−ｐ−ｎ動作によるラッチアップの
発生は防止される。
以上の理由から１本発明の素子構造を用いると、ｎチャ
ンネルトランジスターのソース・ドレイン領域２５とｐ
チャンネルトランジスターのソース・ドレイン領域２６
０間隔を、１μｍ以下にすることが可能である。
ンネルトランジスターのソース・ドレイン領域２５とｐ
チャンネルトランジスターのソース・ドレイン領域２６
０間隔を、１μｍ以下にすることが可能である。
第５国に示される様に、ソース・ドレイン領域２５．２
６は、分離領域２４及びゲート電極２７に対して、自己
整合で形成される。ソース・ドレイン形成後（」、従来
技術と同様の方法で、パシベーション膜を被着し、コン
タクト窓を開孔し、配線接続することにより、素子は完
成する。
６は、分離領域２４及びゲート電極２７に対して、自己
整合で形成される。ソース・ドレイン形成後（」、従来
技術と同様の方法で、パシベーション膜を被着し、コン
タクト窓を開孔し、配線接続することにより、素子は完
成する。
第６図は、本発明の第二の実施例−Ｃ，ｔ＋る。ここで
は、ｎ型基板の代りに、エピタキシャル基板を用いる。
は、ｎ型基板の代りに、エピタキシャル基板を用いる。
２８はｎ４°シリコン基板で、 ２９がエピタキシャル
成長されたｎ型領域である。エピタキシャル基板を用い
ると、寄生ｐ−ｎ−ｐ ｌ・ランシスタのベース領域が
低抵抗のｎ＋基板となるため、電流増巾率が低下する。
成長されたｎ型領域である。エピタキシャル基板を用い
ると、寄生ｐ−ｎ−ｐ ｌ・ランシスタのベース領域が
低抵抗のｎ＋基板となるため、電流増巾率が低下する。
又、電流による電圧降下が防げる。従って、ラッチアッ
プ防止に効果的である。さらに、低抵抗基板のために、
基板電位が安定し、回路の誤動作が防止される。
プ防止に効果的である。さらに、低抵抗基板のために、
基板電位が安定し、回路の誤動作が防止される。
本発明の要点をまとめると、
（１）ｎ型シリコン基板を用いる。
（２）イオン注入によってできる不純物分布を、そのま
まｎウェル及びｎウェルとして用いる。
まｎウェル及びｎウェルとして用いる。
（３）埋設された絶縁領域を形成する。
その結果、チャンネル長が１／１ｍ以下で、素子間隔が
１μｍ以下のＣＭＯ８集積回路が実現できる。
１μｍ以下のＣＭＯ８集積回路が実現できる。
第１図は、従来技術を説明するための素子断面図、第２
図は、従来技術を説明するためのウェル不純物分布を示
す図、第３図は、本発明によるｎウェル不純物分布を示
す図、第４図は１本発明によるｎウェル不純物分布を示
す図、第５図は、本発明の第一実施例を示す素子断面図
、第６図は、第二実施例を説明するための素子断面図で
ある。 尚１図において、１・・・・・・ｎ型シリコン基板、２
・・・・・・ｐウェル、３・・・・・・ｎウェル、４・
・・・・・ｐ−ｎ接合、５・・・・・ｎ＋％、６・・・
・・・ｐ＋ｍ、７・・・・・・ｐウェル、８・・・・・
・ｎウェル、１０・・・・・ｐウェル用イオン注入、１
１・・・・・・パンチスルー防止用イオン注入、１２・
・・・・・スレショルド調整用イオン注入、１３・・・
・・・パンチスルー防止用イオン注入、１４・・・・・
・スレショルド調整用イオン注入、２１・・・・・・ｎ
型シリコン基板、２２・・・・・・ｐウェル、２３・・
・・・・ｎウェル、２４・・・・・・分離領域、２５・
・・・・・ｎ＋層、２６・・・・・・ｐ＋層、２７・・
・・・・ゲート電極、２８・・・・・・ｎ＋基板、２９
・・・・・・ｎエビ層である。 ５ｇさ ｌ／１Ｉ７ｎノ 淫ζｔノｍ１ ３ｑ之 どノゲラ 、−、−、？／ 第５図 −７８ 第乙凶
図は、従来技術を説明するためのウェル不純物分布を示
す図、第３図は、本発明によるｎウェル不純物分布を示
す図、第４図は１本発明によるｎウェル不純物分布を示
す図、第５図は、本発明の第一実施例を示す素子断面図
、第６図は、第二実施例を説明するための素子断面図で
ある。 尚１図において、１・・・・・・ｎ型シリコン基板、２
・・・・・・ｐウェル、３・・・・・・ｎウェル、４・
・・・・・ｐ−ｎ接合、５・・・・・ｎ＋％、６・・・
・・・ｐ＋ｍ、７・・・・・・ｐウェル、８・・・・・
・ｎウェル、１０・・・・・ｐウェル用イオン注入、１
１・・・・・・パンチスルー防止用イオン注入、１２・
・・・・・スレショルド調整用イオン注入、１３・・・
・・・パンチスルー防止用イオン注入、１４・・・・・
・スレショルド調整用イオン注入、２１・・・・・・ｎ
型シリコン基板、２２・・・・・・ｐウェル、２３・・
・・・・ｎウェル、２４・・・・・・分離領域、２５・
・・・・・ｎ＋層、２６・・・・・・ｐ＋層、２７・・
・・・・ゲート電極、２８・・・・・・ｎ＋基板、２９
・・・・・・ｎエビ層である。 ５ｇさ ｌ／１Ｉ７ｎノ 淫ζｔノｍ１ ３ｑ之 どノゲラ 、−、−、？／ 第５図 −７８ 第乙凶
Claims (2)
- （１）ｎ型シリコン基板の一主面に、加速エネルギーが
各々異なる少くとも３回のイオン注入によって、不純物
濃度分布のピークが、前記基板表面より０．６μｍ以上
深い所に位置する様に選択的に設けられたｎ型領域と、
リン イオン注入によって、不純物濃度のピークが、前
記基板表面より０．２μｍ以上深い所に位置する様に選
択的に設けられた。前記基板不純物濃度よりも不純物濃
度が高いｎ型領域とを有し、前記ｎ型領域と前記ｎ型領
域の境界に各々に接して、前記基板に埋設された絶縁領
域が、前記ｎ型領域の不純物濃度のピーク位置よりも深
くまで形成されており、前記ｎ型領域内にｎチャンネル
ＭＯＳトランジスターが、前記ｎ型領域内にｐチャンネ
ルＭＯ８ｌ−ランシスターが、設けられており、かつ前
記ｌ・ランシスターが前記絶縁領域に近接している場合
には、前記トランジスターのソース又はドレイン領域が
、前記絶縁領域に接していることを特徴とするＣＭＯ８
集積回路。 - （２）前記ｎ型シリコーン基板が、ｎ＋型シリコン基体
上に形成されたｎ８！！工ピタキシヤル層であり、該エ
ピタキシャル層の厚さが、前記ｎ型領域の深さよりも大
きいことを特徴とする特許請求の範囲第（１）項記載の
ＣＭＯ８集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142847A JPS5932163A (ja) | 1982-08-18 | 1982-08-18 | Ｃｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57142847A JPS5932163A (ja) | 1982-08-18 | 1982-08-18 | Ｃｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5932163A true JPS5932163A (ja) | 1984-02-21 |
| JPS6255309B2 JPS6255309B2 (ja) | 1987-11-19 |
Family
ID=15324991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57142847A Granted JPS5932163A (ja) | 1982-08-18 | 1982-08-18 | Ｃｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5932163A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1982
- 1982-08-18 JP JP57142847A patent/JPS5932163A/ja active Granted
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| US9082835B2 (en) | 2011-06-06 | 2015-07-14 | Renesas Electronics Corporation | Semiconductor device, manufacturing method thereof, electronic device and vehicle |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6255309B2 (ja) | 1987-11-19 |
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