KR100415085B1 - 래치업을 방지할 수 있는 반도체장치의 제조방법 - Google Patents
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Abstract
본 발명은 래치업(latch-up)을 방지할 수 있는 반도체 장치의 제조방법에 관해 개시한다.
개시된 본 발명의 래치업을 방지할 수 있는 반도체장치의 제조방법은 반도체기판 상에 소자의 격리영역에 트렌치를 형성하는 공정과, 트렌치를 포함한 기판의 일부영역에 제 1도전형의 불순물을 주입하여 제 1도전형의 웰을 형성하는 공정과,트렌치를 매립시키는 매립절연층을 형성하는 공정과, 매립절연층이 형성된 기판 상에 제 1도전형의 웰을 덮고, 제 2도전형의 불순물을 주입하여 제 1도전형의 웰과의 접합부분에서 제 1도전형의 웰보다 얕은 불순물 분포도를 가지는 제 2도전형의 웰을 형성하는 공정을 포함한다.
Description
본 발명은 반도체장치의 제조방법에 관한 것으로, 보다 상세하게는 래치업(latch-up)을 방지할 수 있는 반도체 장치의 제조방법에 관한 것이다.
래치업이란 NMOS트랜지스터와 PMOS트랜지스터로 이루어지는 CMOS트랜지스터에서 원하지 않게 발생되는 것으로, 이를 방지하기 위해서는 NMOS트랜지스터와 PMOS트랜지스터의 간격을 크게 유지하야 하므로 에스램(SRAM)소자의 고집적화에 가장 큰 걸림돌이 될 뿐만 아니라, 에스램이 아닌 다른 소자에서도 소자의 신뢰성을 저하시키는 가장 큰 요인 중의 하나이다.
도 1은 일반적인 CMOS트랜지스터의 단면도이다.
일반적으로 알려진 바와 같이, 래치업 발생 현상은 CMOS트랜지스터에서 기생 NPN, PNP 바이폴라 트랜지스터(bipolar transistor)의 에미터(emitter), 베이스(base) 및 콜렉터(collector)가 하나의 루프(loop)를 이루고, 이러한 하나의 루프에 외부에서 과도한 전하가 주입되면 기생 NPN, PNP바이폴라 트랜지스터가 서로 상대편 트랜지스터의 증폭작용을 도와서 공급전원(power supply)(Vdd)에서 접지전원(ground)(Vss)으로 전류가 과도하게 흐르는 현상이다.
상기 래치업을 방지하기 위해서 두 기생 바이폴라 트랜지스터의 웰 저항값을 줄이는 방안이 연구되고 있다.
도 2a 내지 도 2e는 종래기술에 따른 래치업을 방지할 수 있는 반도체장치의 제조를 보인 공정순서도이다.
종래기술에 따른 래치업을 방지할 수 있는 반도체장치의 제조방법은, 도 2a에 도시된 바와 같이, 먼저 P형의 반도체기판(100) 상에 질화실리콘을 화학기상증착하여 완충막(102)을 형성한 다음, 상기 완충막(102) 상에 감광막을 도포하고 노광 및 현상하여 소자의 격리영역(미도시)을 노출시키는 제 1감광막패턴(104)을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 상기 제 1감광막패턴(104)을 마스크로 이용하여 완충막(102) 및 기판(100)의 소정 깊이까지 식각하여 트렌치 (trench)(106)를 형성한다. 상기 트렌치(106)는 기판 표면으로부터 4000∼5000Å 깊이까지 형성된다.
그 다음, 도 2c에 도시된 바와 같이, 제 1감광막패턴을 제거한다.
이 후, 상기 결과의 기판 상에 절연물질(110)을 도포한 다음, 도 2d에 도시된 바와 같이, 상기 절연물질을 에치백(etch back)하여 트렌치(105)을 매립시키는 매립절연층(111)을 형성한다. 이때, 상기 매립절연층(111)에 의해 소자영역이 정의된다.
이어서, 완충막을 제거하고, 상기 매립절연층(111)이 형성된 기판 상에 다시 감광막을 도포한 후, 노광 및 현상하여 P웰 형성영역을 덮고 N웰 형성영역을 노출시키는 제 2감광막패턴(120)을 형성한다.
그 다음, 제 2감광막패턴을 마스크로 이용하여 상기 기판에 N형 불순물을 주입하여 N웰(112)을 형성한다. 이때, 상기 N형 불순물로는 인(Phosphor)을 들 수 있으며, 상기 인의 에너지 세기는 200∼500KeV 이고, 또한 인의 도우즈(dose)는 1E12/cm3∼3E14/cm3가량 된다.
이 후, 도 2e에 도시된 바와 같이, 제 2감광막패턴을 제거하고, 상기 N웰(112)이 형성된 기판 상에 감광막을 도포한 다음, 노광 및 현상하여 N웰(112)을덮고 P웰 형성영역을 노출시키는 제 3감광막패턴(122)을 형성한다.
이어서, 상기 제 3감광막패턴을 마스크로 이용하여 P형 불순물을 주입하여 P웰(114)을 형성한다. 이때, 상기 P형 불순물로는 보론(Boron)를 들 수 있으며, 상기 보론은 100K∼500 KeV 의 에너지 세기로 주입되며, 1E12/cm3∼3E14/cm3가량의 도우즈를 가진다.
또한, 상기 P웰(114) 및 N웰(112)은 기판 표면으로부터의 깊이가 동일하게 형성된다.
그 다음, 상기 제 3감광막패턴을 제거하고, P웰과 N웰이 형성된 기판 상에 CMOS 트랜지스터(미도시)를 형성한다.
상기 구조를 가진 종래의 반도체장치의 제조방법에서는 P형의 반도체기판의 농도(∼1015/cm3)가 N웰 및 P웰의 농도(∼1017/cm3)보다 훨씬 작기 때문에 P형의 반도체기판에는 공핍층이 넓게 형성된다. 따라서, 상기 공핍층에 의해 P웰이 P형 반도체기판과 차단됨에 따라, P웰의 저항이 급격히 증가하여 래치업 특성이 열화되는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 공핍층을 차단시키어 P웰의 저항이 증가되는 것을 방지할 수 있는 래치업을 방지할 수 있는 반도체장치의 제조방법을 제공함에 그 목적이 있다.
도 1은 일반적인 CMOS트랜지스터의 단면도.
도 2a 내지 도 2e는 종래기술에 따른 래치업을 방지할 수 있는 반도체장치의 제조를 보인 공정순서도.
도 3a 내지 도 3e는 본 발명에 따른 래치업을 방지할 수 있는 반도체장치의 제조를 보인 공정순서도.
도면의 주요부분에 대한 부호의 설명
200. 반도체기판 202. 완충막
204, 220, 222. 감광막 206. 트렌치
214. P웰 216. N웰
210. 절연물질 211. 매립절연층
상기 목적을 달성하기 위한 본 발명의 래치업을 방지할 수 있는 반도체장치의 제조방법은 P형의 반도체기판 상에 소자의 격리영역에 트렌치를 형성하는 공정과, 트렌치를 포함한 기판의 일부영역에 P형불순물을 주입하여 P웰을 형성하는 동시에 상기 트렌치의 일부에도 P형 불순물이 주입되는 공정과, 상기 결과의 트렌치를 매립시키는 매립절연층을 형성하는 공정과, 상기 매립절연층을 포함한 기판 상에 상기 P웰을 덮고, 상기 기판의 나머지영역에 N형 불순물을 주입하여 상기 P웰과의 접합부분에서 상기 P웰보다 얕은 불순물 분포도를 가지는 N웰을 형성하는 공정을 포함하여 구성된 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 래치업을 방지할 수 있는 반도체장치의 제조방법은, 도 3a에 도시된 바와 같이, 먼저 소자격리 공정이 완료된 P형의 반도체기판(200) 상에 질화실리콘을 화학기상증착하여 완충막(202)을 형성한 다음, 상기 완충막(202) 상에 감광막을 도포하고 노광 및 현상하여 소자의 격리영역을 노출시키는 제 1감광막패턴(204)을 형성한다.
이어서, 도 3b에 도시된 바와 같이, 상기 제 1감광막패턴(204)을 마스크로 이용하여 완충막(202)의 일부를 제거하고, 상기 잔류된 완충막(202)을 이용하여 기판(200)을 소정 깊이까지 식각하여 트렌치(206)를 형성한다. 상기 트렌치(206)는 기판 표면으로부터 4000∼7000Å 깊이를 가진다.
그 다음, 도 3c에 도시된 바와 같이, 상기 제 1감광막패턴을 제거한다.
이 후, 트렌치가 형성된 기판(200) 상에 감광막을 도포한 후, 노광 및 현상하여 N웰 형성영역은 덮고 P웰 형성영역을 노출시키는 제 2감광막패턴(220)을 형성한다.
이어서, 상기 제 2감광막패턴(220)을 마스크로 하여 상기 기판 및 트렌치의 일부에 P형 불순물을 주입하여 P웰(214)을 형성한다. 이때, 상기 P형 불순물로는 보론을 들 수 있으며, 상기 보론은 500K∼900 KeV 의 에너지 세기로 주입되며, 1E12/cm3∼3E14/cm3가량의 도우즈를 가진다.
그 다음, 도 3d에 도시된 바와 같이, 제 2감광막패턴을 제거한다.
이 후, 상기 결과물 상에 트렌치(206)를 덮도록 절연물질(210)을 코팅한 다음, 도 3e에 도시된 바와 같이, 상기 절연물질을 에치백하여 트렌치(206)를 매립시키는 매립절연층(211)을 형성한다.
이어서, 완충막(202)를 제거하고, 상기 매립절연층(211)이 형성된 기판 상에 다시 감광막을 도포한 다음, 노광 및 현상하여 P웰(214)을 덮고 N웰 형성영역을 노출시키는 제 3감광막패턴(222)을 형성한다.
그 다음, 제 3감광막패턴(222)을 마스크로 하여 기판 및 상기 매립절연층의 일부에 N형의 불순물을 주입하여 N웰(212)을 형성한다.
이때, 상기 N형 불순물로는 인을 들 수 있으며, 상기 인의 에너지 세기는 200∼500KeV 이고, 또한 인의 도우즈(dose)는 1E12/cm3∼3E14/cm3가량 된다.
또한, 상기 P웰(214)은 상기 N웰(212)과 인접한 부분에서 깊은 불순물 분포도를 가진 반면, N웰(212)은 P웰(214)과 인접한 부분에서 상대적으로 얕은 불순물분포도를 가진다.
이상에서와 같이, 본 발명의 래치업을 방지할 수 있는 반도체장치의 제조방법은 N웰과 접합부분에서 P웰이 깊은 불순물 분포도를 가짐으로써, P웰로의 공핍층 확장을 억제하고, P웰과 반도체기판과의 차단을 방지하여 P웰 저항을 낮출 수 있다.
따라서, 본 발명에서는 래치업을 방지하여 에스램 셀의 안정성을 높일 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- P형의 반도체기판 상에 소자의 격리영역에 트렌치를 형성하는 공정과,상기 트렌치를 포함한 기판의 일부영역에 P형불순물을 주입하여 P웰을 형성하는 동시에 상기 트렌치의 일부에도 P형 불순물이 주입되는 공정과,상기 결과의 트렌치를 매립시키는 매립절연층을 형성하는 공정과,상기 매립절연층을 포함한 기판 상에 상기 P웰을 덮고, 상기 기판의 나머지영역에 N형 불순물을 주입하여 상기 P웰과의 접합부분에서 상기 P웰보다 얕은 불순물 분포도를 가지는 N웰을 형성하는 공정을 포함하여 구성된 것을 특징으로 하는 래치업을 방지할 수 있는 반도체장치의 제조방법.
- 제 1항에 있어서, 상기 트렌치는 상기 기판 표면으로부터 4000∼7000Å의 깊이를 갖도록 형성하는 것을 특징으로 하는 래치업을 방지할 수 있는 반도체장치의 제조방법.
- 삭제
- 제 1항에 있어서, 상기 P형 불순물은 500K∼900 KeV 의 에너지 세기로 주입하며, 상기 제 N형 불순물은 200∼500 KeV의 에너지 세기로 주입하는 것을 특징으로 하는 래치업을 방지할 수 있는 반도체장치의 제조방법.
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2001
- 2001-06-28 KR KR10-2001-0037741A patent/KR100415085B1/ko not_active IP Right Cessation
Patent Citations (4)
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Also Published As
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|---|---|
| KR20030001881A (ko) | 2003-01-08 |
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