KR20020062200A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 표면에 게이트 절연막을 통해 형성된 게이트 전극과, 상기 반도체 기판에 상기 게이트 전극 바로 아래의 채널 영역을 사이에 두고 대향하도록 형성된 소스 및 드레인 확산층[상기 소스 및 드레인 확산층은 저저항 영역과, 이 저저항 영역으로부터 상기 채널 영역측으로 확장되도록 형성된 저저항 영역보다 저불순물 농도이며 얕은 확장 영역으로 구성됨]과, 상기 소스 및 드레인 확산층 사이의 상기 채널 영역에 형성된 제1 도전형의 제1 불순물 도핑층과, 상기 제1 불순물 도핑층 아래에 형성된 제2 도전형의 제2 불순물 도핑층과, 상기 제2 불순물 도핑층 아래에 형성된 제1 도전형의 제3 불순물 도핑층을 포함하고, 상기 제1 불순물 도핑층은 그 접합 깊이가 상기 소스 및 드레인 확산층의 확장 영역의 접합 깊이와 동일하거나 보다 얕게 설정되며, 상기 제2 불순물 도핑층은 상기 제1 및 제3 불순물 도핑층 사이에 생기는 빌트 인 포텐셜에 의해 완전 공핍화되도록 불순물 농도와 두께가 설정되어 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 벌크 반도체를 이용하여 트랜지스터의 미세화와 고성능화를 도모한 반도체 장치와 그 제조 방법에 관한 것이다.
현재, 미세화와 고성능화에 적합한 트랜지스터로서, SOI(Silicon On Insulator) 기판을 이용하여 채널 영역을 완전 공핍화(Fully Depleted)한 MISFET가 각처에서 연구 개발되고 있다. 이하, 이 MISFET를 FD-SOIFET라고 한다. 이 소자는 기본적으로, 채널 영역으로 되는 산화막 상의 실리콘층이 완전 공핍화되는 데 필요한 저불순물 농도와 두께를 갖도록 구성된다.
FD-SOIFET에서는 게이트 전극으로부터의 수직 방향의 전계가 채널 영역 저부의 매립 산화막으로 일부 분담되고, 그 만큼 채널 영역에 걸리는 수직 방향 전계가 작아진다. 이 채널 영역의 수직 방향 전계 완화의 결과로서, 채널 영역의 캐리어 이동도가 커져, 높은 전류 구동 능력이 얻어지는 장점이 있다.
그러나, FD-SOIFET는 더욱 미세화를 고려하였을 때에 단점도 많다.
예를 들면, 단채널 효과를 억제하기 위해서는 매우 얇은 실리콘층의 SOI 기판을 이용하는 것이 필요하게 되는 것, 얇은 실리콘층을 이용하면, 기생 저항이 커지는 것, 채널 영역 상하가 실리콘에 비해 열전도율이 작은 산화막으로 둘러싸이기 때문에, 드레인 근방의 자기(自己) 가열 영역에서 발생하는 열의 전도가 나쁘고, 성능 열화가 큰 것 등이다. 그 밖에, SOI 기판의 품질과 게이트 절연막의 신뢰성에 어려움이 있고, 플라즈마 손상이 크다고 하는 문제도 있다. SOI 기판이 현재 고가인 점도 단점 중의 하나이다.
이에 대하여, 벌크 반도체를 이용하여 FD-SOIFET와 마찬가지의 효과를 발휘하면서, 상술한 FD-SOIFET의 단점을 해결하고자 하는 시도도 있다. 구체적으로는, 채널 영역을 p형층으로 하였을 때, 그 아래에 빌트 인 포텐셜(built-in potential)에 의해 공핍화되는 저불순물 농도의 n-형층을 배치한 p/n-/p 구조를 이용함으로써, 의사 SOIFET를 실현하고자 하는 제안이 있다(① T.Mizuno et al.: 1991 Symp. onVLSI Tech. p.109(1991), ② M.Miyamoto et al.: IEDM Tech. Dig. p.411 (1998), ③ 石井, 宮本: 특개평7-335837호 공보 등).
그러나, 종래 제안되어 있는 의사 SOIFET에는 아직 해결해야 할 문제가 많고, 서브미크론에서 충분한 성능을 얻는 것이 어렵다. 즉, 문헌 ①∼③에 나타낸 의사 SOIFET는 채널 영역의 깊이(두께)가 소스, 드레인 확산층 깊이 보다 깊게 되어 있다. 이것은 더욱 미세화했을 때에 단채널 효과를 억제하는 데에 있어서 큰 방해가 된다. 또한, 채널 영역의 반도체층을 완전 공핍화 소자를 실현하는 데 필요한 저불순물 농도층으로 하면, 게이트 길이(채널 길이)가 서브미크론으로 짧아졌을 때에 펀치 스루가 문제가 된다. 그리고 펀치 스루를 방지하기 위해서는 문헌 ②, ③에 나타나 있는 복잡한 드레인 구조를 필요로 한다.
또한, 문헌 ②, ③에 나타난 구조에서는 카운터 도핑에 의해 형성되는 소스, 드레인 확산층 저부가 n-형층 아래의 p형층에까지 도달한다. 이 때문에, 소스 및 드레인의 접합 용량이 커져 고속 동작이 어려워진다.
또한 문헌 ②, ③에서는 채널 영역의 p/n-/p 구조를 얻는 방법으로서, 이온 주입법 밖에 고려하고 있지 않다. 그러나 실제로 이온 주입법만으로 p/n-/p 구조를 얻고자 하면, 채널 영역의 불순물 농도 저감과 박막화에는 한계가 있다.
도 1은 본 발명의 실시예에 따른 FD-SODELFET의 구조를 나타내는 단면도.
도 2는 그 FD-SODELFET의 채널 영역의 깊이 방향의 불순물 농도 분포를 나타내는 도면.
도 3은 본 발명에 따른 SODELFET의 임계치 전압 롤 오프 값 δVth와 p형층 두께의 관계를 SOIFET와 비교하여 나타내는 도면.
도 4는 본 발명에 따른 SODELFET의 임계치 전압 롤 오프 값 δVth 및 전자 이동도 μe와 n-형층 두께와의 관계를 나타내는 도면.
도 5a∼도 5d는 그 실시예의 FD-SODELFET의 p/n-/p 구조를 얻는 제조 공정을 나타내는 단면도.
도 6a∼도 6e는 그 실시예의 FD-SODELFET의 p/n-/p 구조를 얻기 위한 다른 제조 공정을 나타내는 단면도.
도 7은 그 실시예의 FD-SODELFET를 집적화하기 위한 제조 공정에서의 p/n-/p 구조 형성 공정 및 소자 분리 공정을 나타내는 단면도.
도 8은 그 제조 공정의 게이트 전극 형성 공정 및 소스, 드레인 확장 영역 형성 공정을 나타내는 단면도.
도 9는 그 제조 공정의 게이트 측벽 절연막 형성 공정을 나타내는 단면도.
도 10은 그 제조 공정의 소스, 드레인 영역의 선택 에피택셜 성장 공정을 나타내는 단면도.
도 11은 그 제조 공정의 소스, 드레인 저저항 영역의 형성 공정을 나타내는 단면도.
도 12는 그 제조 공정의 층간 절연막 및 컨택트 플러그 형성 공정을 나타내는 단면도.
도 13은 게이트 길이와 임계치 전압 롤 오프 값의 관계를 나타내는 도면.
도 14는 다른 실시예에 따른 FD-SODELFET의 구조를 나타내는 단면도.
도 15는 다른 실시예에 따른 FD-SODELFET의 구조를 나타내는 단면도.
도 16은 FD-SODELFET과 벌크 FET의 집적화 구조를 나타내는 단면도.
도 17은 FD-SODELFET과 PD-SODELFET의 집적화 구조를 나타내는 단면도.
도 18은 도 17의 PD-SODELFET의 채널 영역 불순물 농도 분포를 나타내는 도면.
도 19는 도 17의 PD-SODELFET의 정적 특성을 나타내는 도면.
도 20은 도 18의 PD-SODELFET의 보디 전위의 드레인 전압 의존성을 나타내는 도면.
도 21은 PD-SODELFET과 벌크 FET의 집적화 구조를 나타내는 단면도.
도 22는 본 발명을 적용하기에 바람직한 회로예를 나타내는 도면.
도 23은 본 발명을 적용하기에 바람직한 다른 회로예를 나타내는 도면.
도 24는 본 발명에 따른 FD-SODELFET의 기판 바이어스 인가의 효과를 나타내는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2, 4 : P형층
3 : n-형층
5 : 게이트 절연막
6 : 게이트 전극
7 : 소스·드레인 확산층
본 발명의 하나의 양상에 따른 반도체 장치는,
반도체 기판과,
상기 반도체 기판의 표면에 게이트 절연막을 통해 형성된 게이트 전극과,
상기 반도체 기판에 상기 게이트 전극 바로 아래의 채널 영역을 사이에 두고 대향하도록 형성된 소스 및 드레인 확산층[상기 소스 및 드레인 확산층은 저저항 영역과, 이 저저항 영역으로부터 상기 채널 영역측으로 확장되도록 형성된 저저항 영역보다 저불순물 농도이며 얕은 확장 영역으로 구성됨]과,
상기 소스 및 드레인 확산층 사이의 상기 채널 영역에 형성된 제1 도전형의 제1 불순물 도핑층과,
상기 제1 불순물 도핑층 아래에 형성된 제2 도전형의 제2 불순물 도핑층과,
상기 제2 불순물 도핑층 아래에 형성된 제1 도전형의 제3 불순물 도핑층을 포함하고,
상기 제1 불순물 도핑층은 그 접합 깊이가 상기 소스 및 드레인 확산층의 확장 영역의 접합 깊이와 동일하거나 보다 얕게 설정되며, 상기 제2 불순물 도핑층은 상기 제1 및 제3 불순물 도핑층 사이에 생기는 빌트 인 포텐셜에 의해 완전 공핍화되도록 불순물 농도와 두께가 설정되어 있다.
본 발명의 다른 양상에 따른 반도체 장치는,
반도체 기판과,
상기 반도체 기판의 표면에 게이트 절연막을 통해 형성된 게이트 전극과,
상기 반도체 기판에 상기 게이트 전극 바로 아래의 채널 영역을 사이에 두고 대향하도록 형성된 소스 및 드레인 확산층과,
상기 소스 및 드레인 확산층 사이의 상기 채널 영역에 형성된 제1 도전형의 제1 불순물 도핑층과,
상기 제1 불순물 도핑층 아래에 형성된 제2 도전형의 제2 불순물 도핑층과,
상기 제2 불순물 도핑층 아래에 형성된 제1 도전형의 제3 불순물 도핑층을 포함하고,
상기 제1 불순물 도핑층은 그 접합 깊이가 상기 소스 및 드레인 확산층의 접합 깊이와 동일하거나 보다 얕게 설정되며, 상기 제2 불순물 도핑층은 상기 제3 불순물 도핑층과의 접합 깊이가 상기 소스 및 드레인 확산층의 접합 깊이보다 깊고, 또한 상기 제1 및 제3 불순물 도핑층 사이에 생기는 빌트 인 포텐셜에 의해 완전 공핍화되도록 불순물 농도와 두께가 설정되어 있다.
본 발명의 또 다른 양상에 따른 반도체 장치의 제조 방법은, 적어도 표면에 제1 도전형의 제1 불순물 도핑층을 갖는 반도체 기판에 도핑되지 않은 반도체층을 에피택셜 성장시키는 공정과,
상기 도핑되지 않은 반도체층의 저부에 이온 주입을 행하여 상기 제1 불순물 도핑층에 접하는 제2 도전형의 제2 불순물 도핑층을 형성하는 공정과,
상기 도핑되지 않은 반도체층의 표면부에 이온 주입을 행하여 상기 제2 불순물 도핑층에 접하는 제1 도전형의 제3 불순물 도핑층을 형성하는 공정과,
상기 제3 불순물 도핑층 상에 게이트 절연막을 통해 게이트 전극을 형성하는 공정과,
상기 반도체 기판에 상기 게이트 전극에 자기 정합된 상태에서, 상기 제3 불순물 도핑층과 제2 불순물 도핑층의 접합면 보다 깊고, 또한 상기 제2 불순물 도핑층과 제1 불순물 도핑층의 접합면보다 얕은 접합 깊이를 갖는 소스 및 드레인 확산층을 형성하는 공정을 갖는다.
이하, 도면을 참조하여 본 발명의 실시예를 설명한다. 이하의 실시예에서는 모두 n채널 MISFET를 나타내지만, 각 부의 도전형을 역으로 한 p채널 MISFET에도 마찬가지로 본 발명을 적용할 수 있는 것은 물론이다.
《제1 실시예》
도 1은 제1 실시예에 따른 MISFET의 단면 구조를 나타내고 있다.
실리콘 기판(1)의 표면부에는 웰 이온 주입 등에 의해 p형층(2)이 형성되고, 이 위에 저불순물 농도의 n-형층(3), 또한 채널 영역으로 되는 p형층(4)이 형성되어 있다. 이들 p/n-/p 접합 구조 중, 적어도 상부의 p형층(4)과 그 아래의 n-형층(3) 부분은 후에 설명한 바와 같이, 에피택셜 성장 공정과 이온 주입 공정을 병용하여 형성된 것이다.
채널 영역으로 되는 p형층(4) 상에 게이트 절연막(5)을 통해 게이트 전극(6)이 형성되어 있다. 게이트 전극(6)은 소정의 일 함수를 갖는 메탈 전극(6a)을 주체로 하여, 이 위에 다결정 실리콘 전극(6b)이 중첩되어 있다.
소스, 드레인 확산층(7)은 게이트 전극(6)의 측벽에 설치된 측벽 절연막(8)과 게이트 전극(6)을 마스크로 한 이온 주입에 의해 형성된 n+형의 저저항 영역(7a)과, 측벽 절연막(8)을 형성하기 전에 게이트 전극(6)을 마스크로 한 이온 주입에의해, n+형 저저항 영역(7a)으로부터 채널 영역으로 확장되는 형태로 형성된, 저저항 영역(7a)보다 저불순물 농도이며 얕은 n형 확장 영역(7b)으로 구성되어 있다. 저저항 영역(7a)은 게이트 절연막(5)의 위치보다 상방으로 돌출된 상태로 형성되어 있다. 이 구조는 후술하는 바와 같이, 게이트 전극(6)을 형성한 후에 선택 에피택셜 성장을 행함으로써 얻어진다. 그리고 이 구조를 이용함으로써, 저저항 영역(7a)의 저부 접합면이, p형층(2)에 도달하지 않는 위치, 즉 n-형층(3)의 내부에 위치하도록 하고 있다.
게이트 전극 아래의 p/n-/p 접합 구조의 n-형층(3)은 상하의 p형층(4, 2) 사이의 빌트 인 포텐셜에 의해 완전 공핍화되도록, 불순물 농도와 두께가 설정되어 있다. 이에 따라 이 실시예의 트랜지스터는 채널 영역 아래에 매립 산화막이 있는 SOI 구조와 유사한 의사 SOIFET로 된다. 이하, 이 트랜지스터를 디플렉션층 상의 실리콘을 이용한 FET(SiliconOnDepletionLayerFET)라는 의미로, "SODELFET"라고 한다.
채널 영역으로 되는 p형층(4)은 채널 반전층 형성 시에 완전 공핍화되도록, 그 불순물 농도와 두께가 선택된다. 이에 따라, 완전 공핍화 소자 즉, FD-SODELFET로 된다. 특히, p형층(4)은 단채널 효과를 억제하기 위해 충분히 얇게 하는 것이 필요하고, 그 접합 깊이(n-형층(3)과의 접합면 위치)를 소스 및 드레인의 확장 영역(7b)의 접합 깊이와 동일하거나 그보다 얕게 한다. 도 1의 예는p형층(4)의 접합 깊이가 소스 및 드레인의 확장 영역(7b)의 접합 깊이보다 얕은 경우를 나타내고 있다.
도 3은 채널 영역의 p형층(4)의 두께와 임계치 전압의 롤 오프 값 δVth(단(단(短))채널 시의 임계치 전압과 장(長) 채널 시의 임계치 전압의 차)의 관계를 p형층(4)의 불순물 농도를 파라미터로서 나타내고 있다. 또 임계치 전압의 롤 오프 값 δVth는, 도 13에 도시한 바와 같이, 게이트 길이 Lg(즉 채널 길이)가 작아짐에 따라 커지는 것이 알려져 있다. 도 3의 데이터는 n-형층(3)의 불순물 농도가 1E16/㎤, 게이트 산화막 두께가 3㎚, 전원이 Vdd=1.2V인 경우의 계산 결과이다. 도 3에는 비교를 위해, SOIFET의 데이터를 나타내고, 또한 파선으로 둘러싸인 데이터는 균일 도핑된 p형 벌크 실리콘을 이용한 통상의 bulkFET의 경우를 나타내고 있다.
도 3에서, p형층(4)의 두께가 작아지는 만큼 임계치 전압의 롤 오프 값 δVth는 제로에 근접하고, 단채널 효과가 억제되는 것을 알 수 있다. 이것은 SOIFET와 동일한 효과로, 채널 영역을 박막화함으로써, 드레인 형상에 따른 포텐셜 분포의 이차원 효과가 약해지고, 수직 방향의 일차원 포텐셜 분포만으로 임계치 전압이 결정되게 되기 때문이다.
도 3은 또, 동일한 δVth이면, 이 실시예에 따른 SODELFET가 SOIFET보다 p형층(4)이 두꺼워도 무방한 것을 나타내고 있다. 이것은 무리하여 박막을 형성하지 않고, MISFET를 제작할 수 있다는 것, p형층(4)의 막 두께의 변동에 기인하는 임계치 전압의 변동을 작게 할 수 있다는 것을 의미하며, 실제의 소자 제조에 유리하다는 것을 나타내고 있다.
단, 이상의 효과는 p형층(4)의 불순물 농도에 의존하고 있다. 도 3에 도시한 바와 같이, p형층(4)의 불순물 농도가 1E17/㎤ 정도 이상으로 되면, 박막화에 의한 단채널 효과 억제의 효과가 거의 없어지게 되고, 상당한 박막화를 행하지 않으면 효과를 기대할 수 없게 된다. 이것은 박막화에 의해 채널 바로 아래의 공핍층의 신장이 작아진 결과이다. 따라서, 채널 영역으로 되는 p형층(4)은 불순물 농도와 두께를 최적화하는 것이 필요하게 된다.
또한, 채널 영역으로 되는 p형층(4)의 불순물 농도와 게이트 전극(6)의 일 함수를 선택함으로써, 채널 반전층 형성 시에 p형층(4)이 부분적으로 공핍화되도록 할 수도 있다. 이에 따라, 부분 공핍화(PartiallyDepleted) 소자인 PD-SODELFET가 얻어진다.
빌트 인 포텐셜에 의해 완전 공핍화시킬 필요가 있는 n-형층(3)도 불순물 농도와 두께의 최적화가 필요하다. n-형층(3)의 일부가 공핍화되지 않고 남으면, 이것에 의해 소스, 드레인 사이가 단락되어 누설 전류가 증대되기 때문이다. 한편, 이 n-형층(3)의 두께로 채널 영역의 수직 전계의 완화 정도가 결정되고, 채널 영역의 캐리어 이동도를 크게 유지하기 위해서는 n-형층(3)의 막 두께가 어느 정도 큰 것이 바람직하다.
도 4는 이 n-형층(3)의 두께와 단채널 효과를 나타내는 δVth 및 캐리어 이동도(전자 이동도 μe)의 관계를 나타낸다. 도시한 바와 같이, n-형층(3)이 두꺼워짐에 따라, 전자 이동도 μe는 커지지만, δVth도 커진다. 즉, 단채널 효과의 억제와 캐리어 이동도 개선이 트레이드 오프의 관계에 있는 것을 나타내고 있다.
소스, 드레인의 저저항 영역인 n+형층(7a)의 접합 깊이는 상술한 바와 같이, n-형층(3)과 p형층(2)의 접합면보다 얕게 설정되어 있다. 이에 따라, n+형층(7a)이 p형층(2)에 도달하는 깊이로 형성된 경우에 비해, 소스, 드레인의 접합 용량 및 접합 누설이 작게 억제되는 것 외에, 저임계치 전압으로도 높은 펀치 스루 내압이 얻어지는 효과를 기대할 수 있다. 또한, 소스, 드레인의 접합 용량이 작아진 결과, 트랜지스터의 고속 동작이 가능해진다.
이상과 같이 p/n-/p 구조의 불순물 농도 분포와 두께를 적정화하기 위해서는 프로세스 조건을 최적화하는 것이 필요하다. 본 발명자의 프로세스 시뮬레이션에 따르면, p/n-/p의 3층 구조를 종래와 같이 이온 주입 공정만으로 형성하는 것은 곤란하다는 것이 분명해졌다. 즉, 도 1의 p형층(2)을 이온 주입에 의해 1E18/㎤ 정도의 불순물 농도를 갖도록 형성하려고 하면, 큰 도우즈량으로 또한 고가속 에너지로 행해야만 하고, 그 불순물 분포의 깊이 방향의 밑 부분이 크게 확대된다. 그렇게 하면, 형성된 p형층(2)의 표면부에 다시 이온 주입에 의해 저불순물 농도의 n-형층(3) 및 p형층(4)을 형성하려고 해도, 원하는 불순물 프로파일과는 동떨어진 것으로 된다.
그래서 본 발명의 제조 공정에서는, 도 1에서 채널 영역으로 되는 p형층(4) 및 그 아래의 n-형층(3)에 대하여 에피택셜 성장층을 이용한다. 구체적으로, 도 1의 p/n-/p 접합 구조를 얻기 위한 제조 공정예를 이하에 설명한다.
도 5a∼도 5d는 구체적인 LSI로의 적용을 고려하여, 소자 분리 공정을 포함한 p/n-/p 접합 구조를 얻기 위한 하나의 제조 공정예를 나타내고 있다. 우선, 도 5a에 도시한 바와 같이, 실리콘 기판(1)의 표면에 버퍼 산화막(21)과 실리콘 질화막(22)의 적층 마스크를 형성하고, 소자 분리 영역에 RIE에 의해 홈을 형성하여, 이 홈에 소자 분리 절연막(23)을 매립한다.
이 후, 실리콘 질화막(22)과 버퍼 산화막(21)을 제거하여, 도 5b에 도시한 바와 같이, 붕소(B) 이온 주입을 행하여 p형층(2)을 형성한다. 구체적으로, 붕소(B)를 가속 전압 20keV, 도우즈량 5×1013/㎠로 이온 주입한다. 그리고 이 p형층(2) 위에, 도핑되지 않은 실리콘층(10)을 예를 들면 80㎚의 두께로 에피택셜 성장시킨다.
계속해서, 도 5c에 도시한 바와 같이, 이 실리콘층(10)에 비소(As) 이온 주입을 행하여 n-형층(3)을 형성한다. As 이온 주입 조건은 예를 들면, 가속 전압 20keV, 도우즈량 5×1011/㎠로 한다. 계속해서, 도 5d에 도시한 바와 같이, B 이온주입을 행하여, n-형층(3)의 표면부에 채널 영역으로 되는 p형층(4)을 형성한다. 이 B 이온 주입 조건은 예를 들면, 가속 전압 5keV, 도우즈량 6×1011/㎠로 한다.
도 6a∼도 6e는 p/n-/p 접합 구조의 형성을 위해, 2단계의 에피텍셜 성장을 이용하는 예를 나타내고 있다. 도 6a는 도 5a와 동일한 소자 분리 공정을 나타내고 있다. 소자 분리 후, 도 6b에 도시한 바와 같이, 실리콘 기판(1)의 표면에 B 이온 주입에 의해 p형층(2)을 형성한 후, 이 위에 도핑되지 않은 실리콘층(10)을 에피택셜 성장시킨다. 그리고, 도 6c에 도시한 바와 같이, 이 실리콘층(10)에 As 이온 주입을 행하여 n-형층(3)을 형성한다. 계속해서 도 6d에 도시한 바와 같이, 재차 에피택셜 성장을 행하여 n-형층(3) 상에 도핑되지 않은 실리콘층(11)을 형성한다. 계속해서, 도 6e에 도시한 바와 같이, 실리콘층(11)에 B 이온 주입을 행하여 채널 영역으로 되는 p형층(4)을 형성한다.
도 2는 이상과 같은 공정에 의해 형성되는 p/n-/p 접합 구조의 불순물 프로파일을 나타내고 있다. 에피택셜 성장 공정을 조합함으로써, 완전 공핍화시키는 데 필요한 저불순물 농도와 두께를 갖는 n-형층(3) 및 p형층(4)을 형성하는 것이 가능해진다.
상술한 바와 같이 소자 분리 공정을 p/n-/p 구조를 형성하기 전에 행하는 것은, 소자 분리 공정에서의 열에 의한 p/n-/p 구조의 불순물의 재확산을 방지하는 데에 있어서 바람직하다. 그러나 이 공정에서는, 소자 분리 영역이 좁은 경우에는 실리콘층의 에피택셜 성장 공정에서 인접하는 소자 영역의 실리콘층이 소자 분리 영역 상에서 연결되게 될 가능성이 있다. 이와 같은 사태를 확실하게 방지하기 위해서는, p/n-/p 구조를 형성한 후에 소자 분리 공정을 행하면 된다.
그와 같은 소자 분리 공정을 갖는 경우에 대해, 구체적인 SODELFET의 집적화의 공정을 도 7∼도 12를 참조하여 설명한다. 도 7에 도시한 실리콘 기판(1) 상의 p형층(2), n-형층(3) 및 p형층(4)은 소자 분리 공정 전에, 앞의 도 5a∼도 5d 혹은 도 6a∼도 6e에서 설명한 에피택셜 성장 공정과 이온 주입 공정의 조합에 의해 제작된 것으로 한다. 이와 같은 p/n-/p 구조가 형성된 기판에, 도 7에 도시한 바와 같이, 버퍼 산화막(21)과 실리콘 질화막(22)에 의한 마스크를 트랜지스터 영역에 패턴 형성하고, RIE에 의해 p형층(2)에 도달하는 깊이로 소자 분리홈을 형성하여, 여기에 소자 분리 절연막(23)을 매립한다.
계속해서, 도 8에 도시한 바와 같이, 게이트 산화막(5)을 형성하고, 게이트 전극(6)을 형성한다. 게이트 전극(6)은 소정의 임계치 전압을 얻는 데에 필요한 일 함수를 갖는 메탈 전극(6a)과 다결정 실리콘 전극(6b)의 적층 전극으로 한다. 이 적층 전극은 실리콘 질화막(24)을 마스크로 하여 패턴 형성한다. 그리고, 게이트 전극(6)을 마스크로 하여 As 이온 주입을 행하여, 소스, 드레인의 확장영역(7b)으로 되는 n형층을 형성한다. 확장 영역(7b)은 그 접합 깊이를 p형층(4)보다 깊게 한다. 단, 확장 영역(7b)의 접합 깊이를 p형층(4)의 접합 깊이와 동일한 정도로 해도 된다.
다음으로, 도 9에 도시한 바와 같이, 게이트 전극(6)의 측벽에 실리콘 질화막(25)으로 이루어진 측벽 절연막을 형성한다. 그리고, 도 10에 도시한 바와 같이, 소스, 드레인 영역의 실리콘 표면을 노출시키고, 여기에 선택 에피택셜 성장에 의해 실리콘층(26)을 형성한다. 이것은 다음에 형성되는 고농도의 소스, 드레인 영역의 확산 깊이에 비해, p형층(2)과 n-형층(3)의 접합면 위치를 깊게 유지하기 위해서이다.
이 후, 도 11에 도시한 바와 같이, As 이온 주입을 행하여 소스, 드레인의 n+형 저저항 영역(7a)을 형성한다. 상술한 바와 같이, 저저항 영역(7a)의 확산 깊이는 P형층(2)에 도달하지 않도록 한다. 이상에 의해 SODELFET가 완성된다. 그 후, 도 12에 도시한 바와 같이, 층간 절연막(27)을 퇴적하고, 이것에 필요한 컨택트홀을 형성하여 W 등의 컨택트 플러그(28)를 매립한다. 이 후에는 도시하지 않지만, 층간 절연막(27) 상에 메탈 배선을 형성한다.
이상과 같이 이 실시예에 따른 SODELFET는 채널 영역의 p형층(4)의 접합 깊이를 소스, 드레인의 확장 영역(7b)의 접합 깊이보다 얕게 형성하고, 또한 소스, 드레인의 저저항 영역(7a)의 저면이 n-형층(3) 내에 위치하도록 n-형층(3)의 두께를 비교적 크게 설정하고 있다. 이에 따라, 수직 전계 완화의 효과에 의해 채널 영역의 고캐리어 이동도가 보증되고, 또한 서브미크론 영역에서도 단채널 효과를 충분히 억제하는 것이 가능해진다. 그리고 이들 효과는, p/n-/p 접합 구조를 얻기 위해, 에피택셜 성장 공정을 조합함으로써 비로소 얻어진다. 또한, 소스, 드레인의 저저항 영역(7a)의 저면은 빌트 인 포텐셜로 완전 공핍화되는 n-형층(3) 내에 있고, p형층(2)에는 접하지 않도록 하고 있기 때문에, 접합 용량이 작아 고속 동작이 가능해지고, 또한 높은 펀치 스루 내압이 얻어진다.
이 실시예의 경우, 완전 공핍화 소자를 실현하고 게다가 임계치 전압을 최적 조건으로 설정하기 위해서는, 게이트 전극(6)에 메탈 전극(6a)을 이용하는 것도 중요하다. 구체적으로, 메탈 전극(6a)으로서는 TiN, WN 등이 이용된다. 또한 2개의 일 함수를 갖는 메탈 전극(6a)으로서는 2종의 재료의 조합인 (TiN, WN), (W, WN) 등이 이용된다. 즉, 필요로 하는 임계치 전압에 따라 적당한 일 함수의 메탈 전극(6a)을 이용함으로써, 원하는 임계치 전압을 얻는 것이 가능해진다.
한편, 부분 공핍화 소자를 형성하는 경우에는 게이트 전극(6)으로서 다결정 실리콘 전극을 이용하여, 원하는 임계치를 얻을 수 있다.
또, 상기 실시예에서, 채널 영역의 캐리어 이동도를 보다 개선하기 위해서는 p형층(4)으로서 SiGe 왜곡 합금층 혹은 Si/SiGe 왜곡 합금층을 이용하는 것도 유효하다. 이에 따라, 보다 높은 전류 구동 능력의 SODELFET가 얻어진다. 이하의 각 실시예에 대해서도 마찬가지이다.
《제2 실시예》
상기 제1 실시예에서, p/n-/p 접합 구조의 불순물 농도 및 두께를 최적화하였다고 해도, 게이트 길이 Lg가 50㎚ 혹은 그 이하의 세대로 되면, 소스, 드레인 사이의 펀치 스루 현상을 무시할 수 없게 된다.
도 14는 이와 같은 사정을 고려하여, 확실한 펀치 스루 방지를 가능하게 한 제2 실시예의 SODELFET 구조를 도 1에 대응시켜 나타내고 있다. 소스, 드레인의 확장 영역(7b) 바로 아래에, 할로 영역인 p형층(9)이 매립되어 있는 점이 도 1과 다르다. 그 밖에 제1 실시예와 마찬가지로, p형층(4)의 불순물 농도와 두께를 설정함으로써, FD-SODELFET를 얻을 수 있다. 또한 p형층(4)의 불순물 농도를 보다 고농도로 설정하면, PD-SODELFET를 얻을 수 있다.
종래, 펀치 스루 방지를 목적으로 하여 채널 영역의 중앙부의 불순물 농도를 높게 하기 위해, 경사 이온 주입을 이용하는 방법이 제안되어 있다. 그러나 본 발명의 경우, 채널 영역 중앙부의 불순물 농도를 높게 하는 것은 기판 수직 방향의 전계를 완화하여 높은 캐리어 이동도를 실현하는 데에 있어서 장해가 된다. 따라서, 도 14의 구조를 얻기 위해서는 게이트 전극(6)을 마스크로 한 수직 방향의 이온 주입에 의해, 확장 영역(7b)의 바로 아래에 p형층(9)을 형성한다.
경사 이온 주입에 의해 할로 영역을 형성하는 방법으로는, 게이트 전극이 미세 피치로 배열되는 LSI의 경우, 인접하는 게이트 전극이 그림자처럼 되어 이온 주입을 할 수 없는 소자, 즉 단채널 효과가 개선되지 않은 소자가 부분적으로 나타난다. 이에 대하여, 상술한 바와 같이 수직 방향의 이온 주입에 의해 할로 영역인 p형층(9)을 형성하면, 게이트 전극이 미세 피치로 형성되는 경우에도 지장 없이 도 14의 소자 구조를 얻을 수 있다. 즉, 미세화했을 때의 단채널 효과의 억제와 펀치 스루 내압의 보증이 가능해진다.
여기까지의 실시예에서는 하나의 소자 영역에만 주목하여 설명을 행하였다. 동일한 소자 구조의 SODELFET를 집적한 LSI를 제작하는 경우에는, 상술한 p/n-/p 구조를, 기판 전면에의 에피택셜 성장과 이온 주입에 의해 일률적으로 제작하면 된다. 그러나, 선택적인 이온 주입을 이용함으로써, 각 소자의 채널 영역마다 p/n-/p 접합 구조를 제작하도록 할 수도 있다.
《제3 실시예》
도 15는 선택적인 이온 주입에 의해, p/n-/p 접합 구조를 게이트 전극 바로 아래의 영역에 선택적으로 제작한 실시예의 SODELFET의 구조를 도 1에 대응시켜 나타내고 있다. 도 1과 달리 에피택셜 성장시킨 도핑되지 않은 실리콘층(10)의 채널 영역을 형성하는 부분에만 선택적으로 As 이온 주입을 행하여, n-형층(3)을 형성하고 있다. 따라서, 소스 및 드레인 확산층(7)의 확장 영역(7b)은 그 저면이 n-형층(3)에 접하고, 저저항 영역(7a)은 그 저면이 도핑되지 않은 실리콘층(10) 내부에 위치한다.
채널 영역으로 되는 p형층(4)에 대해서도, 마찬가지로 선택적인 B 이온 주입에 의해 형성할 수 있다.
이와 같이, n-형층(3)을 채널 영역 바로 아래에만 형성함으로써, 소스, 드레인의 저저항 영역(7a)의 저면은 도핑되지 않은 (i) 실리콘층(10)의 내부에 위치하고, 소스, 드레인의 접합 용량을 더욱 저감하는 것이 가능해진다.
여기까지의 실시예는 주로 완전 공핍화 소자인 FD-SODELFET를 설명하였다. 따라서 임계치 전압은 게이트 전극의 일 함수로 결정되며, 조정 자유도는 작다. 그러나 LSI의 경우 일반적으로 임계치 전압이 상이한 MISFET를 혼재함으로써 회로 설계를 적정화하고, 고성능화를 도모하는 것이 바람직하다. 그것을 위해서는 완전 공핍화 소자만으로는 부적합한 경우도 있다.
이에 대해서는, 제3 실시예에서 설명한 선택 이온 주입법을 이용하면, 채널 영역의 불순물 농도나 두께를 다르게 하여 임계치 전압을 다르게 한 복수의 MISFET를 집적할 수 있다. 그와 같은 실시예를 다음에 설명한다.
《제4 실시예》
도 16은 FD-SODELFET와, bulkFET를 집적한 구조를 나타내고 있다. FD-SODELFET는 제3 실시예에서 설명한 구조를 갖는다. 이것을 제조 공정에 따라 설명하면, 제1 실시예의 제조 공정에서 설명한 것과 마찬가지로, 우선 p형층(2)이 형성된 실리콘 기판(1)에 도핑되지 않은 실리콘층(10)을 에피택셜 성장시킨다. 그 후, 소자 분리 영역에 STI에 의해 소자 분리 절연막(30)을 매립한다. 단 p형층(2)은 기판 전면에 형성하지 않고, SODELFET 영역에만 선택적으로 이온 주입하여 형성해도 된다.
그 후 FD-SODELFET의 영역에는 게이트 전극(6)의 형성 전에, 제4 실시예에서 설명한 것과 마찬가지의 선택 이온 주입에 의해, n-형층(3) 및 p형층(4)을 순차적으로 형성한다. bulkFET 영역에는 에피택셜 성장에 의해 형성된 도핑되지 않은 실리콘층(10)에 대하여 별개의 선택 이온 주입 공정에 의해, p형층(2)에 도달하는 깊이로 p형층(31)을 형성한다. 또한, 필요에 따라 채널 이온 주입을 행한다. 그 후, 각 소자 영역에 게이트 전극(6)을 형성하여, 소스, 드레인의 확장 영역(7b) 및 저저항 영역(7a)을 동시에 형성한다.
이에 따라, 임계치 전압이 상이한 FD-SODELFET와 bulkFET를 집적할 수 있다.
《제5 실시예》
도 17은 FD-SODELFET와 함께, 채널 반전층 형성 시에도 채널 영역이 완전하게는 공핍화되지 않는 PD-SODELFET를 집적한 구조를 나타내고 있다. FD-SODELFET는 도 16의 그것과 마찬가지의 공정으로 형성한다. PD-SODELFET에 대해서는 FD-SODELFET와 상이한 이온 주입 조건에서, n-형층(3a) 및 p형층(4a)을 순차적으로 형성한다. 단, PD-SODELFET의 n-형층(3a)과, FD-SODELFET측의 n-형층(3)은 동일한 조건이라도 무방하다. 적어도, PD-SODELFET의 p형층(4a)은 FD-SODELFET의 p형층(4)보다 고불순물 농도로 두껍게 형성한다. 도 17의 경우, p형층(4a)은 소스, 드레인의 확장 영역(7b)의 확산 깊이보다는 깊고, 저저항 영역(7a)보다는 얕게 형성되어 있다. 또, p형층(4a)과 n-형층(3a)은 채널 영역 바로 아래에 선택적으로 형성되어있고, n-형층(3a)의 양단부는 확장 영역(7b)에 접하고 있다.
PD-SODELFET의 p/n-/p 구조부의 불순물 농도 분포를 FD-SODEL의 도 2와 비교하여 나타내면, 예를 들면 도 18과 같이 된다. p형층(4a)의 붕소 농도는 도 2의 경우에 비해 1자릿수 정도 높게 되어 있다. 이에 따라, FD-SODELFET보다 임계치 전압이 높고, 채널 반전층 형성 시에 P형층(4a)이 부분적으로 공핍화되는 PD-SODELFET가 얻어진다. 이 때 p형층(4a)은 확장 영역(7b)과의 사이의 공핍층 및 완전 공핍화되는 n-형층(3a)으로 둘러싸여, 부유 상태의 p형층으로 된다.
도 19는 상술한 PD-SODELFET의 드레인 전압 Vd-드레인 전류 Id 특성을, 게이트 전압 Vg를 파라미터로 한 계산으로 구한 결과를 나타내고 있다. 게이트 길이는 Lg=70㎚, 전원 전압은 Vdd=1V, 오프 전류는 Ioff=22.5㎁/㎛로 하고 있다. 도면으로부터 분명해진 바와 같이, 드레인 전압 Vd의 도중에서 드레인 전류 Id가 급상승하는 킹크 특성이 얻어지고 있다. 이 킹크 특성은 p형층(4a)의 부분 공핍화의 결과, 임계치 전압이 외관상 낮아짐으로써 얻어지는 PD-SODELFET의 특유의 특성이다. 구체적으로 이 킹크 특성은 임의의 드레인 전압을 초과하면, 임팩트 이온화에 의해 발생한 홀이 p형층(4a)에 축적되어, 임계치 전압이 외관상 낮아짐으로써 얻어진다.
또한, 도 20은 PD-SODELFET에 대하여, 게이트 전압을 Vg=1V로 고정하고, 드레인 전압 Vd를 파선으로 나타낸 바와 같이 펄스적으로 시간 변화시켰을 때의 보디 영역(p형층(4a))의 전위 Vb의 변화를, 에피택셜 성장시킨 실리콘층(10)의 두께를 파라미터로 하여 나타내고 있다. 드레인 전압 Vd에 추종하여 보디 전위 Vb가 변화되어 있고, 이것이 p형층(4a)이 실질 부유 상태로 되어 있는 것을 나타내고 있다.
《제6 실시예》
도 21은 PD-SODELFET와 bulkFET를 집적화한 구조를 나타낸다. PD-SODELFET 및 bulkFET의 채널 보디 구조는 도 16의 실시예와 마찬가지이지만, p형층(4)의 불순물 농도를 최적으로 설정하여 PD-SODELFET를 형성하고 있다. PD-SODELFET의 경우, 게이트 전극(6)으로서 다결정 실리콘 전극을 이용할 수 있다. 도 21에서는 PD-SODELFET 및 bulkFET 모두 다결정 실리콘 게이트로 하고 있다. 일반적으로 bulkFET는 메탈 전극을 이용하면, 임계치가 너무 높아진다. 이 실시예에 따르면, bulkFET를 저임계치로 하여 높은 전류 구동 능력을 얻을 수 있다.
또, 도 16, 도 17 및 도 21에서의 FD-SODELFET 및 PD-SODELFET에 대하여, 도 14의 실시예와 마찬가지로, 소스, 드레인 확장 영역(7b) 바로 아래에 할로 영역으로서 p형층(9)을 매립하는 구조를 이용해도 된다.
다음으로, 본 발명에 따른 FD-SODELFET 혹은 PD-SODELFET와 bulkFET를 조합하는 바람직한 회로예를 설명한다.
《제7 실시예》
도 22는 직렬 접속된 n채널 트랜지스터 QN1∼QN3과 병렬 접속된 P채널 트랜지스터 QP1∼QP3으로 구성되는 NAND 게이트이다. n채널 트랜지스터 QN1∼QN3은, 각각 게이트가 입력 단자에 접속되고, 출력 단자와 기준 전위 단자 사이에 직렬 접속되어 있다. p채널 트랜지스터 QP1∼QP3은, 전원 단자와 출력 단자 사이에 병렬 접속되고, 각각의 게이트가 대응하는 입력 단자에 접속되어 있다. 이와 같은 회로에서는 통상의 MISFET를 이용한 경우, 종방향 적층된 트랜지스터 QN1∼QN3의 부분이 각각 상이한 기판 바이어스가 걸려, 외관상 임계치 전압이 달라진다.
그래서, 이 트랜지스터 QN1∼QN3 부분에는 bulkFET에 비해 기판 바이어스의 영향이 작은, 도 1에 도시한 구조의 FD-SODELFET 또는 PD-SODELFET 혹은 도 17에 도시한 PD-SODELFET를 이용한다. 한편, p채널 트랜지스터 QP1∼QP3 부분에는 기생 바이폴라 트랜지스터에 의한 누설이 작은, 도 16에 도시한 bulkFET와 마찬가지의 구조인 p채널 bulkFET를 이용한다. 이에 따라, 동작의 안정성과 높은 노이즈 마진을 얻을 수 있다.
《제8 실시예》
도 23은 다이나믹 도미노 회로이다. 노드 N1, N2 사이에 병렬 접속된 n채널 트랜지스터 QN11∼QN13은 게이트를 각각 입력 단자 A, B, C로 하는 스위칭 소자이다. 노드 N1과 전원 단자 사이에는 프리차지 신호 PRE에 의해 게이트가 제어되는 프리차지용 p채널 트랜지스터 QP11이 설치되어 있다. 노드 N2와 기준 전위 단자 사이에는 클럭 CK에 의해 구동되는 활성화용의 n채널 트랜지스터 QN14가 설치되어 있다. 노드 N1은 인버터 INV를 통해 출력 단자 OUT에 연결된다. 노드 N과 전원 단자 Vdd 사이에는 또한 출력 단자 OUT의 전압에 의해 제어되는 p채널 트랜지스터 QP12가 설치된다.
이와 같은 클럭에 의해 구동되는 다이내믹 회로에서는, 노드 N1의 캐패시턴스가 크면 고속 동작이 어려워진다. 또한, 트랜지스터 QN11∼QN13의 소스, 드레인의 접합 용량이 크면, 프리차지용 트랜지스터 QP11 및 클럭용 트랜지스터 QN14가오프 상태이고, 또한 A, B, C의 입력이 "H"일 때, 노드 N1의 축적 전하가 분배되어 "H" 레벨=Vdd를 유지해야 할 노드 N1의 전위가 Vdd보다 크게 저하된다. 반대로 캐패시턴스가 작으면 노이즈 마진이 저하된다. 따라서, 트랜지스터 QN11∼QN13의 구동 능력과의 관계에서 노드 N1의 캐패시턴스를 최적화하는 것이 필요하다. 그래서 예를 들면, 트랜지스터 QN11∼QN13 부분에는 노드 N1의 캐패시턴스를 비교적 작게 유지할 수 있는, 도 1에 도시한 구조의 FD-SODELFET 또는 PD-SODELFET를 이용한다. 트랜지스터 QN14, QP11, QP12 부분에는 도 16에 도시한 bulkFET와 마찬가지의 구조인 bulkFET를 이용한다.
이에 따라, 노이즈 마진을 저하시키지 않고, 고속 동작이 가능한 회로를 얻을 수 있다. 즉, bulkFET만을 이용하여 도 23의 다이내믹 회로를 구성한 경우에는 노드 N1의 캐패시턴스가 커져 이것을 고속으로 충방전하는 것이 어렵지만, 트랜지스터 QN11∼QN13 부분에는 노드 N1의 캐패시턴스를 비교적 작게 유지할 수 있는 SODELFET를 이용함으로써, 고속 동작이 가능해진다. 또한, 노드 N1의 유지해야 할 전위를 확실하게 유지하는 것이 가능해진다.
한편, 도 23의 다이나믹 회로를 모두 SODELFET로 구성하면, 보디 영역이 부유 상태에 있는 결과, 기생 바이폴라 트랜지스터 효과가 발생하고, 또한 노드 N1이 축적할 수 있는 전하량이 적어지기 때문에, 노이즈 내성이 나빠진다. 그래서, 트랜지스터 QN11∼QN13 부분에는 SODELFET를 이용하고, 그 이외의 부분에는 bulkFET를 이용함으로써, 트레이드 오프의 관계에 있는 노이즈 마진과 고속 성능을 최적화할 수 있다.
또한, 아날로그 회로나 메모리의 감지 증폭기 회로 등에는 차동 증폭기가 많이 이용된다. 예를 들면 2개의 CMOS 회로로 구성되는 차동 증폭기는 2개의 CMOS 회로의 임계치가 일치되어 있는 것이 중요하다. 그러나, 본 발명에 따른 SODELFET의 경우, 채널 보디 영역이 부유 상태이기 때문에, 과거의 이력에 영향을 받아 임계치가 어긋나는 경우가 있으며, 2개의 CMOS 회로의 임계치를 항상 일치시키는 것이 간단하지는 않다. 따라서, 본 발명에 따른 SODELFET를 이용한 LSI에서도 차동 증폭기에 대해서는 bulkFET를 이용하는 등, 구분하여 사용하는 것이 바람직하다.
또한, 본 발명에 따른 FD-SODELFET를 이용한 LSI에서, p/n-/p 구조를 소자마다 분리하여 설치한 경우에, 선택적으로 하부의 p형층에 임계치 전압을 조정하기 위한 기판 바이어스를 인가하는 기판 바이어스 인가 회로를 구비하는 것도 유효하다. 특히, 도 14에 도시한 바와 같이, 소스, 드레인의 확장 영역(7b) 아래에 할로 영역인 p형층(9)을 형성한 FD-SODELFET에 대해서는, p형층(2)에 바이어스를 인가함으로써, 임계치를 조정할 수 있는 것이 확인되었다. 도 24는, 도 14에 도시한 FD-SODELFET에 대하여, p형층(2)에 인가하는 기판 바이어스 전압 Vsub를 변화시켰을 때의 드레인 전류 Id-게이트 전압 Vg의 특성을 나타내고 있다. 이 특성으로부터, p형층(2)을 소자마다 분리하여 설치하고, 여기에 기판 바이어스 인가 회로를 접속하면, 임계치 전압이 상이한 FD-SODELFET를 집적한 LSI를 얻을 수 있다.
이상 진술한 바와 같이 본 발명에 따르면, 벌크 반도체를 이용하여 보다 간단한 구조로 미세화와 고성능화를 가능하게 한 트랜지스터를 갖는 반도체 장치를 제공할 수 있다.

Claims (44)

  1. 반도체 기판과,
    상기 반도체 기판의 표면에 게이트 절연막을 통해 형성된 게이트 전극과,
    상기 반도체 기판에 상기 게이트 전극 바로 아래의 채널 영역을 사이에 두고 대향하도록 형성된 소스 및 드레인 확산층 - 상기 소스 및 드레인 확산층은 저저항 영역과, 이 저저항 영역으로부터 상기 채널 영역측으로 확장되도록 형성된 저저항 영역보다 저불순물 농도이며 얕은 확장 영역으로 구성됨 - 과,
    상기 소스 및 드레인 확산층 사이의 상기 채널 영역에 형성된 제1 도전형의 제1 불순물 도핑층과,
    상기 제1 불순물 도핑층 아래에 형성된 제2 도전형의 제2 불순물 도핑층과,
    상기 제2 불순물 도핑층 아래에 형성된 제1 도전형의 제3 불순물 도핑층을 포함하고,
    상기 제1 불순물 도핑층은 그 접합 깊이가 상기 소스 및 드레인 확산층의 확장 영역의 접합 깊이와 동일하거나 보다 얕게 설정되고,
    상기 제2 불순물 도핑층은 상기 제1 및 제3 불순물 도핑층 사이에 생기는 빌트 인 포텐셜에 의해 완전 공핍화되도록 불순물 농도와 두께가 설정되는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 불순물 도핑층은 채널 반전층 형성 시에 완전 공핍화되도록 불순물 농도 및 두께가 설정되는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 불순물 도핑층은, 채널 반전층 형성 시에 부분적으로 공핍화되도록 불순물 농도 및 두께가 설정되는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 불순물 도핑층은, 상기 제3 불순물 도핑층이 형성된 상기 반도체 기판 상에 에피택셜 성장시킨 도핑되지 않은 반도체층에 불순물을 이온 주입하여 형성되는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 불순물 도핑층은 상기 게이트 전극 바로 아래의 영역에 선택적으로 형성되는 반도체 장치.
  6. 제4항에 있어서,
    상기 제2 불순물 도핑층은 상기 도핑되지 않은 반도체층의 상기 게이트 전극 바로 아래의 영역에 선택적으로 형성되고,
    상기 소스 및 드레인 확산층은 상기 저저항 영역의 저면이 상기 도핑되지 않은 반도체층 내에 위치하며, 또한 상기 확장 영역의 저면이 상기 제2 불순물 도핑층에 접하도록 형성되는 반도체 장치.
  7. 제1항에 있어서,
    상기 소스 및 드레인 확산층의 확장 영역에 접하여 제1 도전형의 제4 불순물 도핍층이 매립되는 것을 더 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 소스 및 드레인 확산층의 저저항 영역은 상기 게이트 절연막 위치보다 상방으로 돌출되어 형성되는 반도체 장치.
  9. 제1항에 있어서,
    상기 게이트 전극은 게이트 절연막에 접하는 금속막을 갖는 반도체 장치.
  10. 제2항에 있어서,
    상기 게이트 전극은 메탈 전극인 반도체 장치.
  11. 제3항에 있어서,
    상기 게이트 전극은 다결정 실리콘 전극인 반도체 장치.
  12. 반도체 기판과,
    상기 반도체 기판의 표면에 게이트 절연막을 통해 형성된 게이트 전극과,
    상기 반도체 기판에 상기 게이트 전극 바로 아래의 채널 영역을 사이에 두고 대향하도록 형성된 소스 및 드레인 확산층과,
    상기 소스 및 드레인 확산층 사이의 상기 채널 영역에 형성된 제1 도전형의 제1 불순물 도핑층과,
    상기 제1 불순물 도핑층 아래에 형성된 제2 도전형의 제2 불순물 도핑층과,
    상기 제2 불순물 도핑층 아래에 형성된 제1 도전형의 제3 불순물 도핑층을 포함하고,
    상기 제1 불순물 도핑층은 그 접합 깊이가 상기 소스 및 드레인 확산층의 접합 깊이와 동일하거나 보다 얕게 설정되고,
    상기 제2 불순물 도핑층은, 상기 제3 불순물 도핑층과의 접합 깊이가 상기 소스 및 드레인 확산층의 접합 깊이보다 깊고, 또한 상기 제1 및 제3 불순물 도핑층 사이에 생기는 빌트 인 포텐셜에 의해 완전 공핍화되도록 불순물 농도와 두께가 설정되는 반도체 장치.
  13. 제12항에 있어서,
    상기 소스 및 드레인 확산층은, 저저항 영역과, 이 저저항 영역으로부터 상기 채널 영역측으로 확장되도록 형성된 저저항 영역보다 저불순물 농도이며 얕은 확장 영역으로 구성되고, 또한 상기 저저항 영역의 저면이 상기 제2 불순물 도핑층내부에 위치하는 반도체 장치.
  14. 제12항에 있어서,
    상기 제1 불순물 도핑층은 채널 반전층 형성 시에 완전 공핍화되도록 불순물 농도 및 두께가 설정되는 반도체 장치.
  15. 제12항에 있어서,
    상기 제1 불순물 도핑층은 채널 반전층 형성 시에 부분적으로 공핍화되도록 불순물 농도 및 두께가 설정되는 반도체 장치.
  16. 제12항에 있어서,
    상기 제1 및 제2 불순물 도핑층은, 상기 제3 불순물 도핑층이 형성된 반도체 기판 상에 에피택셜 성장시킨 도핑되지 않은 반도체층에 불순물을 이온 주입하여 형성되는 반도체 장치.
  17. 제12항에 있어서,
    상기 제2 불순물 도핑층은 상기 게이트 전극 바로 아래의 영역에 선택적으로 형성되는 반도체 장치.
  18. 제16항에 있어서,
    상기 제2 불순물 도핑층은 상기 도핑되지 않은 반도체층의 상기 게이트 전극 바로 아래의 영역에 선택적으로 형성되고, 또한
    상기 소스 및 드레인 확산층은, 저면이 상기 도핑되지 않은 반도체층 내에 위치하는 저저항 영역과, 이 저저항 영역으로부터 상기 채널 영역측으로 확장되도록 형성되어 저면이 상기 제2 불순물 도핑층에 접하는, 저저항 영역보다 저불순물 농도이며 얕은 확장 영역으로 구성되어 있는 반도체 장치.
  19. 제13항에 있어서,
    상기 소스 및 드레인 확산층의 확장 영역에 접하여 제1 도전형의 제4 불순물 도핑층이 매립되는 것을 더 포함하는 반도체 장치.
  20. 제13항에 있어서,
    상기 소스 및 드레인 확산층의 저저항 영역은 상기 게이트 절연막 위치보다 상방으로 돌출되어 형성되는 반도체 장치.
  21. 제12항에 있어서,
    상기 게이트 전극은 게이트 절연막에 접하는 금속막을 갖는 반도체 장치.
  22. 제14항에 있어서,
    상기 게이트 전극은 메탈 전극인 반도체 장치.
  23. 제15항에 있어서,
    상기 게이트 전극은 다결정 실리콘 전극인 반도체 장치.
  24. 반도체 기판과,
    상기 반도체 기판의 표면에 게이트 절연막을 통해 형성된 게이트 전극과,
    상기 반도체 기판에 상기 게이트 전극 바로 아래의 채널 영역을 사이에 두고 대향하도록 형성된 소스 및 드레인 확산층 - 상기 소스 및 드레인 확산층은 저저항 영역과, 이 저저항 영역으로부터 상기 채널 영역측으로 확장되도록 형성된 저저항 영역보다 저불순물 농도이며 얕은 확장 영역으로 구성되어 있음 - 과,
    상기 소스 및 드레인 확산층 사이의 상기 채널 영역에 형성된 제1 도전형의 제1 불순물 도핑층과,
    상기 제1 불순물 도핑층 아래에 형성된 제2 도전형의 제2 불순물 도핑층과,
    상기 제2 불순물 도핑층 아래에 형성된 제1 도전형의 제3 불순물 도핑층을 포함하고,
    상기 제1 불순물 도핑층은, 그 접합 깊이가 상기 소스 및 드레인 확산층의 확장 영역의 접합 깊이보다 깊은 상태에서 선택적으로 형성되고, 또한 채널 반전층 형성 시에 부분적으로 공핍화되도록 불순물 농도와 두께가 설정되고,
    상기 제2 불순물 도핑층은, 그 양단부가 상기 소스 및 드레인 확산층의 확장 영역에 접하도록 선택적으로 형성되며, 또한 상기 제1 및 제3 불순물 도핑 사이에생기는 빌트 인 포텐셜에 의해 완전 공핍화되도록 불순물 농도와 두께가 설정되는 반도체 장치.
  25. 제24항에 있어서,
    상기 제1 불순물 도핑층은, 상기 소스 및 드레인 확산층의 확장 영역 사이에 형성되는 공핍층과 완전 공핍화되는 상기 제2 불순물 도핑층에 의해 둘러싸여 부유 상태로 되는 반도체 장치.
  26. 반도체 기판과, 상기 반도체 기판에 상호 이격되어 형성된 제1 소스 및 드레인 확산층 및 상기 반도체 기판의 상기 제1 소스 및 드레인 확산층 사이에 게이트 절연막을 통해 형성된 제1 게이트 전극을 갖는 제1 트랜지스터와, 상기 반도체 기판에 상호 이격되어 형성된 제2 소스 및 드레인 확산층, 및 상기 반도체 기판의 상기 제2 소스 및 드레인 확산층 사이에 게이트 절연막을 통해 형성된 제2 게이트 전극을 갖는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는,
    상기 제1 소스 및 드레인 확산층 사이의 채널 영역에 형성된 제1 도전형의 제1 불순물 도핑층과,
    상기 제1 불순물 도핑층 아래에 형성된 제2 도전형의 제2 불순물 도핑층과,
    상기 제2 불순물 도핑층 아래에 형성된 제1 도전형의 제3 불순물층을더 포함하고,
    상기 제1 불순물 도핑층은, 그 접합 깊이가 상기 제1 소스 및 드레인 확산층의 접합 깊이와 동일하거나 보다 얕고, 또한 채널 반전층 형성 시에 완전 공핍화 또는 부분 공핍화되도록 불순물 농도와 두께가 설정되고,
    상기 제2 불순물층은, 제3 불순물 도핑층 사이의 접합 깊이가 상기 제1 소스 및 드레인 확산층의 접합 깊이보다 깊고, 또한 상기 제1 및 제3 불순물 도핑층 사이에 생기는 빌트 인 포텐셜에 의해 완전 공핍화되도록 불순물 농도와 두께가 설정되는 반도체 장치.
  27. 제26항에 있어서,
    상기 제2 트랜지스터는, 상기 반도체 기판의 상기 제2 게이트 전극 바로 아랫 부분에, 상기 제2 소스 및 드레인 확산층보다 깊은 불순물 도핑층인 제1 도전형의 벌크층을 갖는 반도체 장치.
  28. 제26항에 있어서,
    상기 제2 트랜지스터는,
    상기 제2 소스 및 드레인 확산층 사이의 상기 채널 영역에 형성된 제1 도전형의 제4 불순물 도핑층과,
    상기 제4 불순물 도핑층 아래에 형성된 제2 도전형의 제5 불순물 도핑층과,
    상기 제5 불순물 도핑층 아래에 형성된 제1 도전형의 제6 불순물 도핑층을포함하고,
    상기 제4 불순물 도핑층은, 그 접합 깊이가 상기 제1 트랜지스터의 제1 불순물 도핑층의 접합 깊이보다 깊고, 또한 채널 반전층 형성 시에 부분적으로 공핍화되도록 불순물 농도와 두께가 설정되며,
    상기 제5 불순물 도핑층은, 상기 제6 불순물 도핑층 사이의 접합 깊이가 상기 제2 소스 및 드레인 확산층의 접합 깊이보다 깊고, 또한 상기 제4 및 제6 불순물 도핑층 사이에 생기는 빌트 인 포텐셜에 의해 완전 공핍화되도록 불순물 농도와 두께가 설정되는 반도체 장치.
  29. 반도체 기판에 형성된 NAND 게이트 회로에 있어서,
    기준 단자와 출력 단자 사이에 직렬 접속되고, 각각의 게이트가 입력 단자에 접속된 복수개의 n채널 트랜지스터와, 상기 출력 단자와 전원 단자 사이에 접속되어, 각각의 게이트가 대응하는 입력 단자에 접속된 복수의 p채널 트랜지스터를 포함하고,
    상기 n채널 트랜지스터는,
    상기 반도체 기판의 표면에 게이트 절연막을 통해 형성된 제1 게이트 전극과,
    상기 반도체 기판에 상기 제1 게이트 전극 바로 아래의 채널 영역을 사이에 두고 대향하도록 형성된 제1 소스 및 드레인 확산층과,
    상기 제1 소스 및 드레인 확산층 사이의 상기 채널 영역에 형성된 제1p형 불순물 도핑층과,
    상기 제1 p형 불순물 도핑층 아래에 형성된 n형 불순물 도핑층과,
    상기 n형 불순물 도핑층 아래에 형성된 제2 p형 불순물 도핑층을 포함하고,
    상기 제1 p형 불순물 도핑층은, 그 접합 깊이가 상기 제1 소스 및 드레인 확산층의 접합 깊이와 동일하거나 보다 얕게 설정되고,
    상기 n형 불순물 도핑층은, 상기 제2 p형 불순물 도핑층과의 접합 깊이가 상기 제1 소스 및 드레인 확산층의 접합 깊이보다 깊고, 또한 상기 제1 및 제2 p형 불순물 도핑층 사이에 생기는 빌트 인 포텐셜에 의해 완전 공핍화되도록 불순물 농도와 두께가 설정되어 있고,
    상기 p채널 트랜지스터는,
    상기 반도체 기판의 표면에 게이트 절연막을 통해 형성된 제2 게이트 전극과,
    상기 반도체 기판에 상기 제2 게이트 전극 바로 아래의 채널 영역을 사이에 두고 대향하도록 형성된 제2 소스 및 드레인 확산층과,
    상기 제2 소스 및 드레인 확산층 사이의 상기 채널 영역에 형성된 제2 소스 및 드레인 확산층보다 깊은 p형의 벌크층을 갖는 NAND 게이트 회로.
  30. 반도체 기판에 형성된 다이나믹 회로에 있어서,
    제1 노드와 제2 노드 사이에 병설되어, 게이트에 입력 신호가 제공되는 복수의 스위칭 트랜지스터와, 상기 제1 노드를 소정 전위로 프리차지하기 위한 프리차지용 트랜지스터와, 클럭 신호에 의해 게이트가 제어되어 상기 제2 노드를 기준 단자에 접속하기 위한 활성화 트랜지스터를 포함하고,
    상기 스위칭 트랜지스터는,
    상기 반도체 기판의 표면에 게이트 절연막을 통해 형성된 제1 게이트 전극과,
    상기 반도체 기판에 상기 제1 게이트 전극 바로 아래의 채널 영역을 사이에 두고 대향하도록 형성된 제1 소스 및 드레인 확산층과,
    상기 제1 소스 및 드레인 확산층 사이의 상기 채널 영역에 형성된 제1 도전형의 제1 불순물 도핑층과,
    상기 제1 불순물 도핑층 아래에 형성된 제2 도전형의 제2 불순물 도핑층과,
    상기 제2 불순물 도핑층 아래에 형성된 제1 도전형의 제3 불순물 도핑층을 포함하고,
    상기 제1 불순물 도핑층은 그 접합 깊이가 상기 제1 소스 및 드레인 확산층의 접합 깊이와 동일하거나 보다 얕게 설정되고,
    상기 제2 불순물 도핑층은, 상기 제3 불순물 도핑층과의 접합 깊이가 상기 제1 소스 및 드레인 확산층의 접합 깊이보다 깊고, 또한 상기 제1 및 제3 불순물 도핑층 사이에 생기는 빌트 인 포텐셜에 의해 완전 공핍화되도록 불순물 농도와 두께가 설정되어 있고,
    상기 프리차지용 트랜지스터 및 활성화용 트랜지스터는 각각,
    상기 반도체 기판의 표면에 게이트 절연막을 통해 형성된 제2 게이트 전극과,
    상기 반도체 기판에 상기 제2 게이트 전극 바로 아래의 채널 영역을 사이에 두고 대향하도록 형성된 제2 소스 및 드레인 확산층과,
    상기 제2 소스 및 드레인 확산층 사이의 상기 채널 영역에 형성된 제2 소스 및 드레인 확산층보다 깊은 벌크층을 갖는 다이나믹 회로.
  31. 적어도 표면에 제1 도전형의 제1 불순물 도핑층을 갖는 반도체 기판에, 불순물이 도핑되어 있지 않은 제1 반도체층을 에피택셜 성장시키는 공정과,
    상기 제1 반도체층에 이온 주입을 행하여 상기 제1 불순물 도핑층에 접하는 제2 도전형의 제2 불순물 도핑층을 형성하는 공정과,
    상기 제1 반도체층의 표면부에 이온 주입을 행하여 상기 제2 불순물 도핑층에 접하는 제1 도전형의 제3 불순물 도핑층을 형성하는 공정과,
    상기 제3 불순물 도핑층 상에 게이트 절연막을 통해 게이트 전극을 형성하는 공정과,
    상기 반도체 기판에 상기 게이트 전극에 자기 정합된 상태에서, 상기 제3 불순물 도핑층과 제2 불순물 도핑층의 접합면보다 깊고, 또한 상기 제2 불순물 도핑층과 제1 불순물 도핑층의 접합면보다 얕은 접합 깊이를 갖는 소스 및 드레인 확산층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  32. 제31항에 있어서,
    상기 소스 및 드레인 확산층을 형성하는 공정은,
    상기 게이트 전극을 마스크로 하여 상기 제3 불순물 도핑층에 이온 주입을 행하여 상기 제3 불순물 도핑층보다 깊은, 소스 및 드레인 확장 영역으로 되는 제4 불순물 도핑층을 형성하는 공정과,
    상기 게이트 전극의 측벽에 측벽 절연막을 형성하는 공정과,
    상기 제4 불순물 도핑층 상에 제2 반도체층을 선택 에피택셜 성장시키는 공정과,
    상기 게이트 전극 및 측벽 절연막을 마스크로 하여 상기 제2 반도체층에 이온 주입을 행하여, 상기 제4 불순물 도핑층보다 고불순물 농도이며 깊은, 소스 및 드레인 저저항 영역으로 되는 제5 불순물 도핑층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  33. 제31항에 있어서,
    상기 제1 반도체층의 에피택셜 성장 공정에 앞서서, 상기 반도체 기판에 소자 분리 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  34. 제31항에 있어서,
    상기 제3 불순물 도핑층의 형성 공정 후에, 상기 반도체 기판에 소자 분리절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  35. 제31항에 있어서,
    상기 제2 불순물 도핑층은, 상기 제1 및 제3 불순물 도핑층 사이의 빌트 인 포텐셜에 의해 완전 공핍화되도록 불순물 농도와 두께를 갖는 반도체 장치의 제조 방법.
  36. 제31항에 있어서,
    상기 제3 불순물 도핑층은, 채널 반전층 형성 시에 완전 공핍화되도록 필요한 불순물 농도와 두께를 갖는 반도체 장치의 제조 방법.
  37. 제31항에 있어서,
    상기 제3 불순물 도핑층은, 채널 반전층 형성 시에 부분적으로 공핍화되는 데 필요한 불순물 농도와 두께를 갖는 반도체 장치의 제조 방법.
  38. 적어도 표면에 제1 도전형의 제1 불순물 도핑층을 갖는 반도체 기판에, 불순물이 도핑되어 있지 않은 제1 반도체층을 에피택셜 성장시키는 공정과,
    상기 제1 반도체층에 이온 주입을 행하여 상기 제1 불순물 도핑층에 접하는 제2 도전형의 제2 불순물 도핑층을 형성하는 공정과,
    상기 제2 불순물 도핑층 상에 불순물이 도핑되어 있지 않은 제2 반도체층을에피택셜 성장시키는 공정과,
    상기 제2 반도체층에 이온 주입을 행하여 상기 제2 불순물 도핑층에 접하는 제1 도전형의 제3 불순물 도핑층을 형성하는 공정과,
    상기 제3 불순물 도핑층 상에 게이트 절연막을 통해 게이트 전극을 형성하는 공정과,
    상기 반도체 기판에 상기 게이트 전극에 자기 정합된 상태에서, 상기 제3 불순물 도핑층과 제2 불순물 도핑층의 접합면보다 깊고, 또한 상기 제2 불순물 도핑층과 제1 불순물 도핑층의 접합면보다 얕은 접합 깊이를 갖는 소스 및 드레인 확산층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  39. 제38항에 있어서,
    상기 소스 및 드레인 확산층을 형성하는 공정은,
    상기 게이트 전극을 마스크로 하여 상기 제3 불순물 도핑층에 이온 주입을 행하여 상기 제3 불순물 도핑층보다 깊은, 소스 및 드레인 확장 영역으로 되는 제4 불순물 도핑층을 형성하는 공정과,
    상기 게이트 전극의 측벽에 측벽 절연막을 형성하는 공정과,
    상기 제4 불순물 도핑층 상에 제3 반도체층을 선택 에피택셜 성장시키는 공정과,
    상기 게이트 전극 및 측벽 절연막을 마스크로 하여 상기 제3 반도체층에 이온 주입을 행하여, 상기 제4 불순물 도핑층보다 고불순물 농도이며 깊은, 소스 및드레인 저저항 영역으로 되는 제5 불순물 도핑층을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  40. 제38항에 있어서,
    상기 제1 반도체층의 에피택셜 성장 공정에 앞서서, 상기 반도체 기판에 소자 분리 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  41. 제38항에 있어서,
    상기 제3 불순물 도핑층의 형성 공정 후에, 상기 반도체 기판에 소자 분리 절연막을 형성하는 공정을 더 포함하는 반도체 장치의 제조 방법.
  42. 제38항에 있어서,
    상기 제2 불순물 도핑층은, 상기 제1 및 제3 불순물 도핑층 사이의 빌트 인 포텐셜에 의해 완전 공핍화되는 불순물 농도와 두께를 갖도록 형성되는 반도체 장치의 제조 방법.
  43. 제38항에 있어서,
    상기 제3 불순물 도핑층은 채널 반전층 형성 시에 완전 공핍화되는 데 필요한 불순물 농도와 두께를 갖는 반도체 장치의 제조 방법.
  44. 제38항에 있어서,
    상기 제3 불순물 도핑층은 채널 반전층 형성 시에 부분적으로 공핍화되는 데 필요한 불순물 농도와 두께를 갖는 반도체 장치.
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