JP2006310625A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 MOSFET内に蓄積した信号電荷が素子分離領域を介して隣接したMOSFETに漏れ出さないようにする。
【解決手段】 シリコン基板１上に形成されるＮ型ウェル領域２と、Ｎ型ウェル領域２上に互いに分離して形成される複数のＰ型ウェル領域３と、これらＰ型ウェル領域３上に形成される複数のMOSFET４と、隣接するＰ型ウェル領域３間に形成される素子分離領域５とを備え、Ｎ型ウェル領域２は、不純物イオンの注入等により意図的に形成された結晶欠陥６を有する。隣接するMOSFET４のＰ型ウェル領域３同士を絶縁するためのＮ型ウェル領域２に意図的に結晶欠陥６を形成するため、Ｐ型ウェル領域３内の正孔がＮ型ウェル領域２に流入しても、結晶欠陥６で正孔と電子が再結合し、一方のMOSFET４のＰ型ウェル領域３内の正孔が隣のMOSFET４のＰ型ウェル領域３に流入するおそれはなくなる。
【選択図】 図１

Description

本発明は、素子分離領域を挟んでその両側にMOSFETを配置した半導体記憶装置。およびその製造方法に関する。
従来のDRAMセルは、信号電荷を蓄えるためのキャパシタとスイッチング用のMOSトランジスタとで構成されている。キャパシタの容量は一般的に30fF程度が必要とされる。高集積化を目的としてデザインルールが縮小されても、DRAMセル動作を安定化させるためには30fFを保つ必要がある。このため、スタック型キャパシタまたはトレンチ型キャパシタの絶縁膜の薄膜化などのプロセス的な改良が必要とされてきた。
これに対して、キャパシタを用いずにMOSFETで構成したDRAMセルが提案されている（非特許文献１参照）。この種のDRAMセルはシリコン基板上に形成されたMOSトランジスタで構成されており、信号電荷である正孔はP型ウェル領域に蓄えられる。正孔が存在する場合としない場合でMOSFETの閾値が異なる現象を利用して記憶素子として利用する。
この種のDRAMでは、隣り合ったメモリセル間を分離するために、両メモリセル間に素子分離領域を設けるとともに、各メモリセル内のＰ型ウェル領域の底部に埋め込みNウェル領域を形成してシリコン基板との分離を行っている。
上記のようなキャパシタを持たないDRAMセルの応用としては、ロジックデバイスとDRAMの混載デバイスが挙げられる（特許文献１参照）。MOSトランジスタをメモリセルとして用いることにより、工程数を増やすことなく大規模なロジック混載メモリを実現可能となる。
しかしながら、この従来技術には、寄生バイポーラトランジスタによる信号破壊が起こるという問題点がある。すなわち、素子分離領域を挟んで両側に配置される２つのメモリセルの一方のＰ型ウェル領域内に蓄積される正孔がＮ型ウェル領域を通過して他方のメモリセルに流れてしまう。これはすなわち、元のＰ型ウェル領域内の蓄積電荷が消失することを意味し、メモリセルの誤動作の要因になる。この現象はバイポーラ・ディスターブ（bipolar disturb）と呼ばれる。
この現象の発生を防ぐには、メモリセルに印加するバイアス条件に制約を設ける必要がある。ところが、その制約によって信号電荷が減少してしまい、メモリセルの本来の特性を引き出すことが難しくなってしまう。また、メモリセルの動作時に電源電圧がノイズなどで変動すると、その変動がバイポーラ・ディスターブを発生させて誤動作が起きる可能性もある。
特開2003-51551号公報 R. Ranica, et al., 2004 Symposium on VLSI Technology Digest of Technical Papers
本発明の目的は、MOSFET内に蓄積した信号電荷が素子分離領域を介して隣接したMOSFETに漏れ出すことがない半導体記憶装置およびその製造方法を提供することにある。
本発明の一態様によれば、半導体基板の表面に形成される第１導電型半導体領域と、前記第１導電型半導体領域の表面に互いに分離して形成される複数の第２導電型半導体領域と、前記複数の第２導電型半導体領域上にそれぞれ形成される複数のMOSFETと、隣接する前記第２導電型半導体領域の間に形成され、底面が前記第１導電型半導体領域内に位置する素子分離領域と、を備え、前記第１導電型半導体領域内の単位体積当たりの結晶欠陥数は、前記第２導電型半導体領域内の単位体積当たりの結晶欠陥数よりも多いことを特徴とする半導体記憶装置を提供するものである。
本発明によれば、MOSFET内に蓄積した信号電荷は素子分離領域を介して隣接したMOSFETに漏れ出さなくなる。
以下、図面を参照しながら本発明の一実施形態について説明する。
（第１の実施形態）
図１は本発明の第１の実施形態による半導体記憶装置の断面図である。図１の半導体記憶装置は、シリコン基板１上に形成されるＮ型ウェル領域２と、Ｎ型ウェル領域２上に互いに分離して形成される複数のＰ型ウェル領域３と、これらＰ型ウェル領域３上に形成される複数のMOSFET４と、隣接するＰ型ウェル領域３間に形成される素子分離領域（ＳＴＩ：Shallow Trench Isolation）５とを備えている。ＳＴＩ５はＰ型ウェル領域３を貫通してＮ型ウェル領域２の内部まで形成されている。
MOSFET４は、Ｐ型ウェル領域３内に蓄積される正孔の数により閾値が変化する。したがって、本実施形態では、MOSFET４に印加する電圧を記憶データに応じて切り替えてＰ型ウェル領域３内に蓄積させる正孔の数を変化させ、その閾値を検出することで、記憶データの論理を判別する。これにより、MOSFET４を記憶素子として用いることができる。
Ｎ型ウェル領域２は、不純物イオンの注入等により意図的に形成された結晶欠陥６を有する。この結晶欠陥６は、Ｐ型ウェル領域３から流入してきた正孔をＮ型ウェル領域２内の電子と再結合させる作用を行う。すなわち、Ｎ型ウェル領域２内の結晶欠陥６は、再結合中心となる。このため、一方のMOSFET４のＰ型ウェル領域３内の正孔がＮ型ウェル領域２を介して隣のMOSFET４のＰ型ウェル領域３に流入するおそれがなくなる。
図２は図１の半導体記憶装置のレイアウト図であり、図２の点線部の断面が図１に示されている。図２に示すように、MOSFET４が縦横に配置され、MOSFET４のゲート電極７はワード線ＷＬに、ソース電極８とドレイン電極９のうち一方はソース線ＳＬ（共通電極）に、他方はビット線ＢＬに接続されている。
図３は図１の半導体記憶装置の製造工程を説明する工程図である。まず、シリコン基板１上に、MOSFET４を分離するためのＳＴＩ（素子分離領域）５を形成する。ＳＴＩ５の幅は例えば0.15μｍ、深さは0.3μｍである（図３（ａ））。ＳＴＩ５は、トレンチ１２を形成した後に、トレンチ１２内に絶縁材料を充填することにより形成される。
次に、不純物イオン（例えばボロン）を例えば60KeV、５×1013cm-2でイオン注入し、ＳＴＩ５の両側にＰ型ウェル領域３を形成する。次に、不純物イオン（例えばリン）を例えば240KeV、１×1014cm-2でイオン注入し、Ｐ型ウェル領域３の下面にＮ型ウェル領域２を形成する（図３（ｂ））。
次に、不純物イオン（例えばアルゴン）を例えば400KeV、１×1015cm-2でイオン注入し、Ｎ型ウェル領域２内に結晶欠陥６を形成する（図３（ｃ））。
次に、Ｐ型ウェル領域３上に不純物イオンを注入してソース領域１０およびドレイン領域１１を形成した後、MOSFET４のゲート電極７を形成した後に、Ｐ型ウェル領域３上に不純物イオンを注入してソース領域８およびドレイン領域９を形成する（図３（ｄ））。次に、各電極に接続するための配線層を形成して、キャパシタを持たないDRAMセルが完成する。
図４はＮ型ウェル領域２内に結晶欠陥６がない場合の半導体記憶装置内の正孔電流のベクトル分布を示す図である。図４は図５に示すようにＰ型ウェル領域３の深さが異なる４つの半導体記憶装置の特性を示している。図４（ａ）は図５（ａ）の構造の半導体記憶装置の特性を示しており、Ｐ側ウェル領域３とＮ型ウェル領域２の境界位置からＳＴＩ５の底面までの距離が例えば0.14μmである。図４（ｂ）は図５（ｂ）の構造の半導体記憶装置の特性を示しており、Ｐ側ウェル領域３とＮ型ウェル領域２の接合位置からＳＴＩ５の底面までの距離が例えば0.10μmである。図４（ｃ）は図５（ｃ）の構造の半導体記憶装置の特性を示しており、Ｐ側ウェル領域３とＮ型ウェル領域２の接合位置からＳＴＩ５の底面までの距離が例えば0.06μmである。図４（ｄ）は図５（ｄ）の構造の半導体記憶装置の特性を示しており、Ｐ側ウェル領域３とＮ型ウェル領域２の接合位置からＳＴＩ５の底面までの距離が例えば0.02μmである。
図６は図４の特性をより詳しく表したグラフである。Ｐ型ウェル領域３とＮ型ウェル領域２の接合位置がＳＴＩ５の底面位置に近づくほど、正孔電流が増えることがわかる。これに対して、本実施形態では、Ｐ型ウェル領域３の深さがかなり厚くても、Ｎ型ウェル領域２に流れる正孔電流を抑制できる。
このように、第１の実施形態では、隣接するMOSFET４のＰ型ウェル領域３同士を絶縁するためのＮ型ウェル領域２に意図的に結晶欠陥６を形成し、N型ウェル領域２内の結晶欠陥数をP型ウェル領域３内の結晶欠陥数よりも多くするため、Ｐ型ウェル領域３内の正孔がＮ型ウェル領域２に流入しても、結晶欠陥６で正孔と電子が再結合し、一方のMOSFET４のＰ型ウェル領域３内の正孔が隣のMOSFET４のＰ型ウェル領域３に流入するおそれがなくなる。
（第２の実施形態）
第２の実施形態は、Ｎ型ウェル領域２内のＳＴＩ５の直下付近のみに結晶欠陥６を形成したものである。
図７は本発明の第２の実施形態による半導体記憶装置の断面図である。図７では図１と共通する構造部分には同一符号を付しており、以下では相違点を中心に説明する。
図７の半導体記憶装置は、Ｎ型ウェル領域２内で結晶欠陥６が形成される位置が第１の実施形態と異なっている。本実施形態では、Ｎ型ウェル領域２内のＳＴＩ５の直下付近のみに結晶欠陥６が形成されており、MOSFET４の形成箇所の直下に位置するＮ型ウェル領域２内には結晶欠陥６は存在しない。このため、MOSFET４の形成箇所におけるＰ型ウェル領域３とその下方のＮ型ウェル領域２とで形成されるｐｎ接合の逆方向特性を良好に維持することができる。
図８は図７の半導体記憶装置の製造工程を示す工程図である。まず、シリコン基板１上に、ＳＴＩ５を形成するためのマスク材２１を付着し、ＳＴＩ５の形成箇所にトレンチ１２を形成する（図８（ａ））。
次に、基板上面に不純物イオン（例えばアルゴン）をイオン注入する。イオン注入の条件は、例えば100KeV、１×1015cm-2である。トレンチ１２の周囲はマスク材２１で覆われているため、この不純物イオンはトレンチ１２の底面のみに注入され、シリコン基板１内に結晶欠陥６が形成される（図８（ｂ））。
次に、トレンチ１２内部に絶縁材料を充填する。また、不純物イオン（例えばボロン）を例えば60KeV、５×1013cm-2でイオン注入し、ＳＴＩ５の両側にＰ型ウェル領域３を形成する。また、不純物イオン（例えばリン）を240KeV、１×1014cm-2でイオン注入して、Ｎ型ウェル領域２を形成する（図８（ｃ））。次に、Ｐ型ウェル領域３上にMOSFET４を形成する（図８（ｄ））。
このように、第２の実施形態では、Ｎ型ウェル領域２内のＳＴＩ５の直下のみに結晶欠陥６を形成するため、この結晶欠陥６がＳＴＩ５に隣接するMOSFET４の逆方向特性に影響を与えるおそれがなくなる。また、結晶欠陥６を設けることにより、MOSFET４のＰ型ウェル領域３からＮ型ウェル領域２を介して隣接するＰ型ウェル領域３に正孔電流が流れなくなる。
（第３の実施形態）
第３の実施形態は、ＳＴＩ５の底面の角部に加わるストレスを利用してＮ型ウェル領域２内に結晶欠陥６を形成するものである。
図９は本発明の第３の実施形態による半導体記憶装置の断面図である。図９では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
図９の半導体記憶装置は、第１および第２の実施形態とは、Ｎ型ウェル領域２内に形成される結晶欠陥６の位置と結晶欠陥６の形成方法が異なっている。
図９のＳＴＩ５は、トレンチ１２の側壁に沿って形成される保護膜２２を有する。この保護膜２２を形成した後に、トレンチ１２内を含めて基板上面全体に絶縁膜２３を形成すると、トレンチ１２の底面の角部にかかるストレスが極大になる。このため、Ｎ型ウェル領域２内に結晶欠陥６形成用の不純物イオンを注入しなくても、このストレスにより、Ｎ型ウェル領域２内に結晶欠陥６を形成することができる。
図９の場合も、Ｎ型ウェル領域２内の結晶欠陥６は、MOSFET４の直下には形成されないため、MOSFET４の逆方向特性に影響を及ぼすおそれがない。
図１０は図９の半導体記憶装置の製造工程を示す工程図である。まず、シリコン基板１の上面にマスク材２１を付着し、ＳＴＩ５の形成箇所にトレンチ１２を形成する。次に、例えばシリコン窒化膜等の耐酸化性の膜を全面に堆積した後に、基板全面に対してＲＩＥを施すことにより、トレンチ１２の側壁に保護材となるシリコン窒化膜22を形成する（図１０（ａ））。シリコン窒化膜の膜厚は、例えば25nmである。
次に、基板全面を熱酸化することにより、トレンチ１２の底面の角部にストレスを発生させてシリコン基板１に結晶欠陥６を形成する（図１０（ｂ））。
次に、不純物イオン（例えばボロン）を、例えば60KeV、５×1013cm-2でイオン注入して、Ｐ型ウェル領域３を形成する。また、不純物イオン（例えばリンイオン）を、例えば240KeV、１×1014cm-2でイオン注入して、Ｎ型ウェル領域２を形成する（図１０（ｃ））。
次に、Ｐ側ウェル領域上にゲート電極７、ソース電極８およびドレイン電極９を形成して、MOSFET４を形成する（図１０（ｄ））。
このように、第３の実施形態では、トレンチ１２の底面の角部に加わるストレスを利用してＮ型ウェル領域２内に結晶欠陥６を形成するため、結晶欠陥６を形成する目的で不純物イオンを注入する工程が不要となり、製造工程の簡略化を図ることができる。
本発明の第１の実施形態による半導体記憶装置の断面図。 図１の半導体記憶装置のレイアウト図。 図１の半導体記憶装置の製造工程を説明する工程図。 Ｎ型ウェル領域２内に結晶欠陥６がない場合の半導体記憶装置内の正孔電流のベクトル分布を示す図。 Ｐ型ウェル領域３の膜厚が異なる４つの半導体記憶装置の断面図。 図４の特性をより詳しく表したグラフ。 本発明の第２の実施形態による半導体記憶装置の断面図。 図７の半導体記憶装置の製造工程を示す工程図。 本発明の第３の実施形態による半導体記憶装置の断面図。 図９の半導体記憶装置の製造工程を示す工程図。
符号の説明
１ シリコン基板
２ Ｎ型ウェル領域
３ Ｐ型ウェル領域
４ MOSFET
５ 素子分離領域（ＳＴＩ）
６ 結晶欠陥
７ ゲート電極
８ ソース領域
９ ドレイン領域
２１ マスク材
２２ シリコン窒化膜
２３ シリコン酸化膜

Claims (5)

  1. 半導体基板の表面に形成される第１導電型半導体領域と、
    前記第１導電型半導体領域の表面に互いに分離して形成される複数の第２導電型半導体領域と、
    前記複数の第２導電型半導体領域上にそれぞれ形成される複数のMOSFETと、
    隣接する前記第２導電型半導体領域の間に形成され、底面が前記第１導電型半導体領域内に位置する素子分離領域と、を備え、
    前記第１導電型半導体領域内の単位体積当たりの結晶欠陥数は、前記第２導電型半導体領域内の単位体積当たりの結晶欠陥数よりも多いことを特徴とする半導体記憶装置。
  2. 前記第１導電型半導体領域の中で、前記素子分離領域の直下に位置する領域内の単位体積当たりの結晶欠陥数は、前記MOSFETの直下に位置する領域内の単位体積当たりの結晶欠陥数よりも多いことを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第１導電型半導体領域の中で、前記素子分離領域の底面の角部の周囲領域の単位体積当たりの結晶欠陥数は、それ以外の領域の単位体積当たりの結晶欠陥数よりも多いことを特徴とする請求項１に記載の半導体記憶装置。
  4. 前記第１導電型半導体領域は、不純物イオンの注入により形成された結晶欠陥を有することを特徴とする請求項１または２に記載の半導体記憶装置。
  5. 前記MOSFETは、前記第２導電型半導体領域内の多数キャリアの数の差に応じた閾値電圧の変動を利用してデータを記憶するメモリセルであることを特徴とする請求項１に記載の半導体記憶装置。
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