KR20100051355A - 커패시터 없는 디램 소자 - Google Patents

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Abstract

본 발명의 커패시터가 없는 디램 소자는 반도체 기판 상에 형성된 절연층과, 절연층 상에 형성되고, 내부에 트랜치가 형성된 실리콘층과, 트랜치의 양측벽에 형성되면서 실리콘층 상부로 돌출되어 형성된 오프셋 스페이서를 포함한다. 트랜치의 바닥에 게이트 절연층이 형성되어 있고, 게이트 절연층의 상부와 트랜치 및 오프셋 스페이서 내부에 매몰되게 게이트 전극이 형성되어 있다. 게이트 전극과 오버랩되지 않게 오프셋 스페이서의 양측의 실리콘층에 소오스 영역 및 드레인 영역이 형성되어 있다. 게이트 절연층 하부의 실리콘층에 게이트 전극에 셀프얼라인되게 채널 영역이 형성되어 있다.

Description

커패시터 없는 디램 소자{Capacitor-less DRAM device}
본 발명은 디램(DRAM, dynamic random access memory) 소자에 관한 것으로, 보다 상세하게는 커패시터가 없는 디램 소자에 관한 것이다.
일반적으로 디램 소자의 단위 메모리 셀은 읽기/쓰기 동작을 제어하는 하나의 전계 효과 트랜지스터(모스 트랜지스터, 이하, 트랜지스터라 칭함)와 전하를 저장하는 하나의 커패시터로 이루어진다. 디램 소자의 집적도는, 트랜지스터의 축소에 의해 지속적으로 향상되고 있다. 그리고, 디램 소자의 집적도는 좁은 면적에서 커패시터의 유효 용량을 확보하기 위한 커패시터 형성 공정 기술, 예를 들면 스택 커패시터 또는 깊은 트랜치(deep trench) 커패시터 형성 기술, 커패시터 유전층을 고유전층으로 채용하는 기술, 커패시터 하부 유전층의 표면적을 넓히는 기술 등에 의해 지속적으로 향상되어 왔다.
그러나, 트랜지스터가 축소됨에 따른 단 채널 효과와 커패시터 형성 기술의 복잡화에 따른 생산비용의 증가는 디램 소자의 집적도 향상에 장애가 되고 있다. 따라서, 디램 소자의 구조를 변경하기 위한 다양한 기술이 시도되고 있다.
본 발명이 해결하고자 하는 과제는 복잡한 커패시터 형성 공정의 문제점을 개선하기 위해 커패시터가 없는 디램 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 고집적화에 유리하고 누설 전류를 억제할 수 있고 신뢰성이 우수한 커패시터가 없는 디램 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 예에 의한 커패시터가 없는 디램 소자는 반도체 기판 상에 형성된 절연층과, 절연층 상에 형성되고, 내부에 트랜치가 형성된 실리콘층과, 트랜치의 양측벽에 형성되면서 실리콘층 상부로 돌출되어 형성된 오프셋 스페이서를 포함한다.
트랜치의 바닥에 게이트 절연층이 형성되어 있고, 게이트 절연층의 상부와 트랜치 및 오프셋 스페이서 내부에 매몰되게 게이트 전극이 형성되어 있다. 게이트 전극과 오버랩되지 않게 오프셋 스페이서의 양측의 실리콘층에 소오스 영역 및 드레인 영역이 형성되어 있다. 게이트 절연층 하부의 실리콘층에 게이트 전극에 셀프 얼라인되게 채널 영역이 형성된다. 게이트 절연층 하부의 실리콘층에는 국부적인 채널 불순물 영역이 더 형성되어 있을 수 있다.
본 발명의 다른 예에 의한 커패시터가 없는 디램 소자는 반도체 기판 상에 형성된 절연층과, 절연층 상에 형성되고, 내부에 트랜치가 형성된 실리콘층과, 트랜치의 양측벽에 형성되면서 실리콘층 상부로 돌출되어 형성된 오프셋 스페이서를 포함한다.
트랜치의 바닥에 오프셋 스페이서에 얼라인되게 게이트 절연층이 형성되어 있고, 게이트 절연층의 상부와 트랜치 및 오프셋 내부에 매몰되게 형성된 게이트 전극이 형성되어 있다. 돌출된 오프셋 스페이서의 양측의 실리콘층 상에 게이트 스페이서가 형성되어 있다. 오프셋 스페이서의 양측 및 게이트 스페이서 하부의 실리콘층에 절연층과 접하도록 소오스 영역 및 드레인 영역이 형성되어 있다.
소오스 영역 및 드레인 영역 사이에 바디영역이 형성되어 있다. 게이트 절연층 하부의 바디 영역의 상기 실리콘층에 채널 영역이 형성되어 있다. 바디 영역은, 소오스 영역 및 드레인 영역과 바디 영역 사이의 접합 및 절연층에 의해 전기적으로 플로팅(floating)되어 있다.
본 발명의 또 다른 예에 의한 커패시터가 없는 디램 소자는 반도체 기판 상에 형성된 절연층과, 절연층 상에 형성되고, 내부에 트랜치가 형성된 실리콘층과, 트랜치의 양측벽에 형성되면서 실리콘층 상부로 돌출되어 형성된 오프셋 스페이서를 포함한다.
트랜치의 바닥에 오프셋 스페이서에 얼라인되게 게이트 절연층이 형성되어 있다. 게이트 절연층의 상부와 트랜치 및 오프셋 스페이서 내부에 매몰되게 게이트 전극이 형성되어 있다. 돌출된 오프셋 스페이서의 양측의 실리콘층 상에 게이트 스페이서가 형성되어 있다. 게이트 전극의 양측벽에 형성된 게이트 스페이서로부터 이격되어 실리콘층에 소오스 영역 및 드레인 영역이 형성되어 있다. 게이트 절연층 하부의 실리콘층에 채널 영역이 형성되어 있다.
본 발명의 커패시터가 없는 디램 소자는 복잡한 커패시터 형성 공정을 수행하지 않아도 되므로 집적도를 향상시킬 수 있다.
본 발명의 커패시터가 없는 디램 소자는 소오스 및 드레인 영역이 게이트 전극과 오버랩되지 않는 구조를 채용하여 단 채널 효과에 의한 누설 전류 및 GIDL(Gate induced drain leakage, 게이트에 의해 유도되는 드레인 누설) 전류와 같은 오프 상태의 누설 전류를 줄일 수 있다.
본 발명의 커패시터가 없는 디램 소자는 트랜치 내에 형성되는 오프셋 스페이서에 따라 셀프 얼라인되게 채널 영역이 정해지므로 게이트 전극을 통한 소자 동작 조절을 원활하게 할 수 있다.
또한, 본 발명의 커패시터가 없는 디램 소자는 소오스 영역 및 드레인 영역 사이의 바디 영역의 면적이 증가하기 때문에 홀의 저장 면적이 증가한다. 따라서, 본 발명의 커패시터가 없는 디램 소자는 신뢰성 있게 동작을 시킬 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
본 발명은 일반적으로 하나의 커패시터와 하나의 모스트랜지스터로 구성된 디램 소자의 메모리 셀이 아니라, 커패시터가 없이 하나의 모스 트랜지스터로 구성된 디램 소자의 메모리 셀을 제공한다. 본 발명에 의한 커패시터가 없는 디램 소자(이하, "본 발명의 디램 소자"라 칭함)의 메모리 셀에 대하여 설명한다. 이하에서 소오스 영역 및 드레인 영역이라는 용어는 편의상 구분한 것이지 서로 변경되어도 무방하다. 또한, 이하 실시예들은 각각 독립적으로 실시될 수도 있고, 조합하여 실시할 수 도 있다. 따라서, 본 발명의 실시예들을 조합하더라도 본 발명의 범위 내에 포함된다.
실시예 1의 디램 소자의 메모리 셀
도 1은 본 발명의 제1 실시예에 의한 디램 소자의 메모리 셀의 레이아웃도이고, 도 2는 도 2의 일부 확대도이다.
구체적으로, 도 1에 도시한 바와 같이 본 발명의 디램 소자는 복수개의 메모리 셀들을 포함한다. 도 1에서는 편의상 두 개의 메모리 셀들만을 참조 부호 100a 및 100b로 표시하고, 이를 이용하여 설명한다. 디램 소자는 제1 방향(X방향)으로 서로 떨어져 복수개의 제1 액티브 영역들(12)이 형성되어 있다. 제1 액티브 영역들(12)은 후의 도 3에 도시한 바와 같이 반도체 기판(1)의 절연층(3) 상에 마련되는 실리콘층(5)에 구현된다.
제1 액티브 영역들(12)과, 제1 방향 및 제1 방향과 수직한 제2 방향(Y방향)으로 떨어져 제2 액티브 영역들(14)이 형성되어 있다. 제2 액티브 영역들(14)도 후의 도 3에 도시한 바와 같이 반도체 기판(1)의 절연층(3) 상에 마련되는 실리콘 층(5)에 구현된다. 제1 액티브 영역들(12) 및 제2 액티브 영역들(14)은 제2 방향으로 양끝 부분이 대응되도록 위치한다. 제1 액티브 영역들(12) 및 제2 액티브 영역들(14)은 제1 및 제2 방향으로 반복되어 위치한다. 제1 액티브 영역들(12) 및 제2 액티브 영역(14)들에 메모리 셀, 예컨대 100a, 100b가 구현된다.
제1 액티브 영역들(12) 및 제2 액티브 영역들(14)을 가로질러 제2 방향으로 형성되고 제1 방향으로 서로 떨어져 워드 라인들(WL1-WL3)이 형성되어 있다. 워드 라인들(WL1-WL3)은 도 3에 도시한 게이트 전극(21) 역할을 수행한다.
워드 라인들(WL1-WL3)의 사이에 워드 라인들(WL1-WL3)과 평행하게 제2 방향으로 형성되고 워드 라인들(WL1-WL3) 사이의 제1 액티브 영역들(12) 및 제2 액티브 영역들(14)의 일부와 연결되는 소오스 라인들(SL1-SL2)이 형성되어 있다. 소오스 라인들(SL1-SL2)은 소오스 라인 콘택들(31)을 통하여 연결된다. 소오스 라인 콘택들(31)은 두 개의 메모리 셀들(100a, 100b)에 각각 형성할 수도 있고, 도 1에 참조번호 31a로 표시한 바와 같이 두 개의 메모리 셀들(100a, 100b)을 연결하여 형성할 수도 있다. 소오스 라인들(SL1-SL2)은 제1 액티브 영역들(12) 및 제2 액티브 영역들(14)에 형성된 소오스 영역들(도 3의 27)과 연결된다.
제1 액티브 영역들(12) 및 제2 액티브 영역들(14)을 따라 제1 방향으로 형성되고 제1 액티브 영역들(12) 및 제2 액티브 영역들과 비트 라인 콘택들(35)을 통하여 연결된 비트 라인들(BL1-BL4)이 형성되어 있다. 비트 라인들(BL1-BL4)은 제1 액티브 영역들(12) 및 제2 액티브 영역들(14)에 형성된 드레인 영역들(미도시)과 연결된다.
이상과 같이 구현되는 본 발명의 디램 소자의 메모리 셀들(100a, 100b)은 하나의 액티브 영역, 즉 제1 액티브 영역들(12) 및 제2 액티브 영역들(14) 각각에 하나의 단위 트랜지스터가 형성된다. 예컨대, 본 발명의 디램 소자의 메모리 셀(100a)은 하나의 액티브 영역(12) 상에 워드 라인(WL2)이 형성되고, 워드 라인(WL2)의 일측의 제1 액티브 영역(12)의 일부와 연결되는 비트 라인(BL)이 형성되고, 워드 라인(WL2)의 타측의 제1 액티브 영역(12)의 일부와 연결되는 하나의 소오스 라인(SL1)이 형성된다.
도 3은 도 2의 X-X에 따른 단면도로써, 단위 메모리 셀의 구조를 나타내는 단면도이다.
구체적으로, 본 발명의 디램 소자의 단위 메모리 셀(100, 단위 트랜지스터)은 절연층(3), 예컨대 실리콘 산화층이 형성된 반도체 기판(1), 예컨대 p형 실리콘 웨이퍼(p형 실리콘 기판)와, 절연층(3) 상의 실리콘층(5)에 형성된 n형 소오스 영역(25), n형 드레인 영역(27) 및 p형 바디 영역(6)을 포함한다.
실리콘층(5), 절연층(3) 및 반도체 기판(1)은 실리콘-온-절연체 기판(SOI 기판이라 함)으로부터 제공될 수 있다. 절연층(3)은 SIMOX(separation by implanted oxygen)법 또는 본딩과 층전이(bonding and layer transfer)법에 의하여 형성된 매몰 산화층(buried oxide; BOX)일 수 있다. 절연층(3)은 화학기상증착법에 의하여 형성된 실리콘 산화층으로 이루어질 수 있다.
실리콘층(5)은 p형 실리콘층일 수 있다. 실리콘층(5)은 메모리 셀(100)이 구현되는 액티브 영역(14)이 된다. 액티브 영역(14)은 액티브 영역(14)을 둘러싸는 소자 분리층(미도시), 예컨대 트랜치 절연층에 의하여 절연된다. 하나의 액티브 영역(14) 상에 하나의 단위 트랜지스터가 형성된다.
바디 영역(6)은 소오스 영역(25) 및 드레인 영역(27) 사이에 배치된다. 바디 영역(6)은, 소오스 영역(25) 및 드레인 영역(27)과 바디 영역(6) 사이의 접합 및 절연층(3)에 의해 전기적으로 플로팅(floating)된다. 바디 영역(6), 소오스 영역(25) 및 드레인 영역(27)은 통상의 트랜지스터와 같이 액티브 영역 내에 형성할 수 있다.
본 발명의 디램 소자는 트랜치(13) 내에 형성된 오프셋 스페이서(15), 게이트 전극(21), 소오스 영역(25) 및 드레인 영역(27), 소오스 영역(25) 및 드레인 영역(27) 사이에 형성된 바디 영역(6) 등을 포함한다. 도 3의 단위 트랜지스터에서 패드 절연층(7)은 형성할 수도 있고, 필요에 따라 형성하지 않을 수도 있다. 그리고, 게이트 스페이서(23)는 필요에 따라 형성할 수도 있고 형성하지 않을 수도 있다.
트랜치(13)가 실리콘층(5) 내에 형성되어 있다. 오프셋 스페이서(15)는 트랜치(13)의 양측벽에 실리콘층(5) 상부로 돌출되어 형성되어 있다. 오프셋 스페이서(15)는 실리콘 산화층으로 구성될 수 있다. 트랜치(13)의 바닥에는 게이트 절연층(17)이 형성되어 있다. 게이트 절연층은 실리콘 산화층 또는 실리콘 산화층보다 유전율이 높은 고유전층으로 구성될 수 있다. 게이트 절연층(17)의 상부와 트랜치(13) 및 오프셋 스페이서(15) 내부에 매몰되게 게이트 전극(21)이 형성되어 있다. 게이트 전극(21)은 낮은 저항을 갖는 금속 게이트 전극을 이용하여 구성한다.
게이트 전극(21)과 오버랩되지 않게 오프셋 스페이서(15)의 양측의 실리콘층(5)에 소오스 영역(25) 및 드레인 영역(27)이 형성되어 있다. 그리고, 오프셋 스페이서(15) 양측의 실리콘층(5)이나 패드 절연층(7) 상에는 게이트 스페이서(23)가 형성되어 있다. 게이트 스페이서(23)는 실리콘 산화층으로 형성한다.
게이트 전극(21)에는 워드 라인(WL)이 연결되고, 소오스 영역(25) 및 드레인 영역(27)에는 각각 비트 라인(BL) 및 소오스 라인(SL)이 연결된다. 도 3에서, LCH는 채널 길이를 나타내며, Tsi는 게이트 절연층(17) 하부의 실리콘층(5)의 두께를 나타낸다. 그리고, LG는 채널 영역(8)의 상부 및 게이트 절연층(17) 상부의 게이트 전극(21)의 하부폭을 나타낸다.
본 발명의 디램 소자는 동작시 채널 영역(8)이 용이하게 형성되도록 게이트 절연층(17) 하부의 실리콘층(6)의 두께(Tsi)는 게이트 전극(21)의 하부 폭(LG)의 1/3보다 작게 구성하는 것이 바람직하다. 게이트 전극(21)의 하부 폭은 20nm 내지 25nm으로 구성하는 것이 바람직하다. 오프셋 스페이서(15)는 오프셋 스페이서(15)와 인접한 트랜치(13)의 측벽에 소자 동작시 반전층(inversion layer)이 형성되지 않도록 실리콘 산화층으로 구성하는 것이 바람직하다. 오프셋 스페이서(15)의 두께는 40 내지 60Å으로 구성하는 것이 바람직하다.
다음에, 본 발명에 의한 디램 소자의 동작을 구체적으로 설명한다.
구체적으로, 게이트 전극(21)과, 소오스 영역(25) 및 드레인 영역(27)에 각각 소정의 제어 신호와 바이어스를 인가함으로써, 소오스 영역(25) 및 드레인 영 역(27)과 바디 영역(6) 사이의 접합 부근에서 발생하는 충돌 이온화 현상 또는 밴드대 밴드간 터널링(Band to band tunneling)에 기인하는 GIDL(게이트에 의해 유도되는 드레인 누설; gate induced drain leakage) 현상이 발생할 수 있다. 플로팅된 바디 영역(6)은 충돌 이온화 현상 또는 GIDL 현상에 의하여 과도 전하가 생성되고, 이 전하를 플로팅 바디 영역(6)에 저장하여 로직 1 데이터 상태를 나타내거나, 드레인 영역(27) 및 소오스 영역(25)으로 방출함으로써 로직 0 데이터 상태를 나타낸다.
예를 들면, 바디 영역(6)이 p 형이고 소오스 영역(25) 및 드레인 영역(27)이 n형인 경우에, 소오스 영역(25) 및/또는 드레인 영역(27)의 접합 부근에서 핫 전자에 의한 충돌 이온화 현상이 발생할 수 있다. 충돌 이온화 현상은 전자-정공 쌍을 생성하고, 생성된 정공은 바디 영역(6)에 축적되어 로직 1 상태를 나타낸다. 그리고, 바디 영역(6)과 소오스 영역(25) 또는 드레인 영역(27)의 접합에 정 방향 바이어스를 인가할 경우 바디 영역(6)에 축적된 과도 정공이 소오스 영역(25) 및 드레인 영역(27)으로 방출되어 로직 0 데이터 상태를 나타낸다.
본 발명의 디램 소자의 단위 메모리 셀(100)은 바디 영역(6)에 축적된 과도 정공의 밀도에 따른 드레인 영역(27)의 전류 변화를 검출함으로써 기록 상태를 판별할 수 있다. 그리고, 본 발명의 디램 소자의 단위 메모리 셀은 전하를 저장할 수 있는 바디 영역(6)을 구비함으로써 복잡한 캐패시터를 형성하는 공정을 생략할 수 있다. 이에 따라, 본 발명은 디램 소자의 집적도를 더욱 향상시킬 수 있으며, 더욱 경제적으로 디램 소자를 생산할 수 있다.
또한, 본 발명의 디램 소자는 트랜치(13) 내에 게이트 절연층(17) 및 게이트 전극(21)을 구현하여 소오스 영역(25) 및 드레인 영역(27), 채널 영역(8)이 동일 평면상에 위치하지 않아 고집적화에 매우 유리한 구조로 되어 있다. 또한, 본 발명의 디램 소자는 게이트 전극(21)과 오버랩되지 않게 오프셋 스페이서(15)의 양측의 실리콘층(5)에 소오스 영역(25) 및 드레인 영역(27)이 형성되어 있다. 이렇게 구성할 경우, 디램 소자가 고집적화됨에 따른 단 채널 효과에 따른 누설 전류 및 GIDL(Gate induced drain leakage) 누설 전류와 같은 오프 상태의 누설 전류를 줄일 수 있다.
또한, 본 발명의 디램 소자는 게이트 절연층(17) 하부의 실리콘층(15), 즉 바디 영역(6)에는 오프셋 스페이서(15)에 셀프 얼라인되게 채널 영역(8)이 정해지므로 게이트 전극(21)을 통한 소자 동작 조절을 원활하게 할 수 있다.
즉, n형 소오스 영역(25), p형 바디 영역 및 n형 드레인 영역(27)이 npn 바이폴라 트랜지스터와 같이 동작할 때 채널 영역(8)은 베이스 영역으로써 오프셋 스페이서(15)에 의해 자동적으로 얼라인되고, 채널 영역(8)의 폭은 오프셋 스페이서(15)의 폭에 의해 정해진다. 따라서, 본 발명의 디램 소자는 게이트 전극(21)을 통한 소자 동작 조절을 원활하게 할 수 있다.
또한, 본 발명의 커패시터가 없는 디램 소자는 트랜치(13) 내에 게이트 절연층(17) 및 게이트 전극(21)을 형성하므로 소오스 영역(25) 및 드레인 영역(27) 사이의 바디 영역(6)의 면적이 커서 정공의 저장 면적이 크게 된다. 따라서, 본 발명의 디램 소자는 신뢰성 있게 동작을 시킬 수 있다. 이상과 같은 본 발명의 구조 적인 효과에 대해서는 후의 비교예를 통하여 보다 명확하게 설명된다.
비교예 1의 디램 소자의 메모리 셀
도 4는 도 3과의 비교를 위한 비교예 1의 디램 소자의 메모리 셀의 단면도이다. 도 4에서, 도 3과 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 4의 비교예 1의 디램 소자의 메모리 셀(200)은 소오스 영역(25a) 및 드레인 영역(27a)이 게이트 전극(21d)과 오버랩된 구조이다. 도 4의 비교예 1의 디램 소자의 메모리 셀(200)은 반도체 기판(1) 상에 절연층(3)이 형성되어 있고, 절연층(3) 상에 실리콘층(5)이 형성되어 있다. 실리콘층(5) 상에 게이트 절연층(15a) 및 게이트 전극(21d)이 형성되어 있다. 게이트 전극(21d)은 불순물이 도핑된 폴리실리콘층(21a), 금속 실리사이드층(21b) 및 캡층(21c)으로 구성된다.
게이트 절연층(15a) 및 게이트 전극(21d)의 양측벽에 게이트 스페이서(23)가 형성되어 있다. 게이트 절연층(15a) 및 게이트 전극(21d)과 오버랩되게 실리콘층(5)에 소오스 영역(25a) 및 드레인 영역(27a)이 형성되어 있고, 오버랩된 소오스 영역(25a) 및 드레인 영역(27a) 사이에 바디 영역(6a)이 형성되어 있다.
도 4의 비교예의 디램 소자의 메모리 셀(200)은 소오스 영역(25a) 및 드레인 영역(27a)이 게이트 전극(21d)과 오버랩된 구조이기 때문에, 고집적화할 경우 단 채널 효과에 따른 누설 전류나 GIDL(Gate induced drain leakage) 누설 전류와 같은 오프 상태의 누설 전류가 커져 소자 동작이 되지 않게 된다. 또한, 도 4의 비교예의 디램 소자의 메모리 셀(200)은 소오스 영역(25a) 및 드레인 영역(27a), 채널 영역을 구성하는 바디 영역(6a)이 동일 평면상에 위치하므로 구조적으로 고집적화를 이루기에는 불리한 구조이다.
비교예 2의 디램 소자의 메모리 셀
도 5는 도 3과의 비교를 위한 비교예 2의 디램 소자의 메모리 셀의 단면도이다. 도 5에서, 도 3 및 도 5와 동일한 참조번호는 동일한 부재를 나타낸다.
구체적으로, 도 5의 비교예 2의 디램 소자의 메모리 셀(300)은 소오스 영역(25a) 및 드레인 영역(27a)이 게이트 전극(21d)과 오버랩되지 않는 것을 제외하고는 도 4와 동일하다. 즉, 게이트 절연층(15a) 및 게이트 전극(21d)과 오버랩되지 않게 실리콘층(5)에 소오스 영역(25a) 및 드레인 영역(27a)이 형성되어 있고, 오버랩되지 않는 소오스 영역(25a) 및 드레인 영역(27a) 사이에 바디 영역(5)이 형성되어 있다.
도 5의 비교예 2의 디램 소자의 메모리 셀(300)은 소오스 영역(25a) 및 드레인 영역(27a)이 게이트 전극(21d)과 오버랩되지 않는 구조이기 때문에, 도 4의 비교예 1(200)보다 단 채널 효과에 따른 누설 전류나 GIDL(Gate induced drain leakage) 누설 전류와 같은 오프 상태의 누설 전류를 줄일 수 있다.
그러나, 도 5의 비교예 2의 디램 소자의 메모리 셀(300)은 소오스 영역(25a) 및 드레인 영역(27a)이 게이트 전극(21d)과 오버랩되지 않게 하기 위해 게이트 스페이서(23a)의 폭을 두껍게 하여야 하므로 동작 전압이 높아지는 단점이 있다. 또한, 도 5의 비교예 2의 디램 소자의 메모리 셀(300)은 소오스 영역(25a) 및 드레인 영역(27a), 채널 영역을 구성하는 바디 영역(6a)이 동일 평면상에 위치하고, 게이트 스페이서(23)의 폭도 크게 하여야 하므로 구조적으로 고집적화에 불리한 구조이다.
도 4 및 도 5의 비교예의 디램 소자의 메모리 셀(200, 300)과 비교하여 도 3의 본 발명의 디램 소자의 메모리 셀(100)은 트랜치(13) 내에 게이트 절연층(17) 및 게이트 전극(21)을 구현하여 소오스 영역(25) 및 드레인 영역(27), 채널 영역(8)이 동일 평면상에 위치하지 않아 고집적화에 매우 유리하다.
또한, 본 발명의 디램 소자의 메모리 셀(100)은 게이트 전극(21)과 오버랩되지 않게 소오스 영역(25) 및 드레인 영역(27)이 형성되어 단 채널 효과에 따른 누설 전류 및 GIDL(Gate induced drain leakage) 누설 전류와 같은 오프 상태의 누설 전류를 줄일 수 있다.
또한, 본 발명의 디램 소자의 메모리 셀(100)은 게이트 절연층(17) 하부의 실리콘층(15), 즉 바디 영역(6)에는 오프셋 스페이서(15)에 셀프 얼라인되게 채널 영역(8)이 정해지므로 게이트 전극(21)을 통한 소자 동작 조절을 원활하게 할 수 있다.
또한, 본 발명의 디램 소자의 메모리 셀(100)은 트랜치(13) 내에 게이트 절연층(17) 및 게이트 전극(21)을 형성하므로 소오스 영역(25) 및 드레인 영역(27) 사이의 바디 영역(6)의 면적이 커서 정공의 저장 면적이 커서 신뢰성 있게 동작을 시킬 수 있다.
실시예 1의 디램 소자의 메모리 셀의 제조방법
도 6 내지 도 12는 도 3의 디램 소자의 메모리 셀의 제조방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 반도체 기판(1) 상에 절연층(3) 및 실리콘층(5)을 형성한다. 실리콘층(5), 절연층(3) 및 반도체 기판(1)은 실리콘-온-절연체 기판(SOI 기판이라 함)으로부터 제공될 수 있다. 절연층(3)은 SIMOX(separation by implanted oxygen)법 또는 본딩과 층전이(bonding and layer transfer)법에 의하여 매몰 산화층(buried oxide; BOX)으로 형성할 수 있다. 절연층(3)은 화학기상증착법에 의하여 실리콘 산화층으로 형성할 수 있다.
실리콘층(5) 상에 패드 절연층(7), 예컨대 실리콘 산화층 및 마스크층(9)을 형성한다. 마스크층(9)은 실리콘 질화층으로 형성한다. 마스크층(9) 상에 사진공정으로 포토레지스트 패턴(11)을 형성한 후, 포토레지스트 패턴(11)을 마스크로 마스크층(9)을 식각하여 패턴된 마스크층(9)을 형성한다.
도 7을 참조하면, 포토레지스트 패턴(11) 및 패턴된 마스크층(9)을 식각 마스크로 패드 절연층(7) 및 실리콘층(5)을 식각하여 실리콘층(13)에 트랜치(13)를 형성한다. 트랜치(13)의 상부 폭은 40nm 정도로 형성한다. 트랜치(13)의 깊이는 소자 디자인 룰에 의하여 정해진다. 도 7에서, 참조번호 13을 트랜치(13)로 명명하였으나, 리세스 홀이나 다른 용어로 명명할 수도 있다. 여하튼, 실리콘층(5)을 식각하여 리세스되는 홀이나 트랜치를 형성하는 것은 본 발명의 범위에 포함된다. 도 7의 트랜치(13)는 경사지게 도시되어 있으나, 이상적으로 경사지지 않을 수도 있다.
도 8을 참조하면, 포토레지스트 패턴(11)을 제거한다. 트랜치(13)의 양측 내벽, 패턴된 패드 절연층(7)의 일측벽 및 패턴된 마스크층(9)의 일측벽에 오프셋 스페이서(13)를 형성한다. 오프셋 스페이서(13)는 트랜치 측벽에 소자 동작시 게이트 전극(21)에 음의 전압이 인가되어도 반전층(inversion layer)이 형성되지 않도록 실리콘 산화층으로 형성하는 것이 바람직하다. 오프셋 스페이서(15)의 두께는 40 내지 60Å으로 형성하는 것이 바람직하다.
오프셋 스페이서(13)는 트랜치(13), 패턴된 패드 절연층(7) 및 패턴된 마스크층(9)이 형성된 실리콘층(5)의 전면에 산화층을 형성한 후 이방성식각하여 형성한다. 이에 따라, 트랜치(13)의 바닥에는 오프셋 스페이서(13)가 형성되지 않는다. 오프셋 스페이서(13)는 트랜치(13)의 양측벽에 형성되면서 실리콘층(5) 상부로 돌출되어 형성된다.
도 9를 참조하면, 트랜치(13)의 바닥에 게이트 절연층(17)을 형성한다. 게이트 절연층(17)은 실리콘층(5)을 열산화시켜 트랜치(13)의 바닥에 실리콘 산화층을 성장시켜 형성할 수 있다. 또한, 게이트 절연층(17)은 실리콘 산화층보다 유전율이 높은 고유전층으로 형성할 수도 있다. 게이트 절연층(17)은 오프셋 스페이서(15)에 의하여 정해진다.
이렇게 되면, 본 발명은 소자 동작시 게이트 절연층 하부의 실리콘층에는 게이트 전극에 셀프 얼라인되게 채널 영역이 형성된다. 따라서, 게이트 절연층(17) 하부의 실리콘층(5)에는 오프셋 스페이서(15)에 셀프 얼라인되게 채널 영역이 정해지므로 게이트 전극(21)을 통한 소자 동작 조절을 원활하게 할 수 있다.
도 10 및 도 11을 참조하면, 게이트 절연층(17)의 상부와 트랜치(13) 및 오프셋 스페이서(15) 내부에 매몰되면서 상기 패턴된 마스크층(9) 상에 게이트 전극용 금속층(19)을 형성한다. 게이트 전극용 금속층(19)은 티타늄 질화층(TiN)으로 형성한다. 물론, 게이트 전극용 금속층(19)은 티타늄 질화층이 아닌 다른 금속층으로 형성할 수도 있다.
이어서, 도 11에 도시한 바와 같이 게이트 전극용 금속층(19)을 평탄화, 예컨대 화학기계적연마공정(CMP)으로 평탄화하여 게이트 절연층(17)의 상부와 트랜치(13) 및 오프셋 스페이서(15) 내부에 매몰되게 게이트 전극(21)을 형성한다. 게이트 전극(21)의 하부 폭은 20 내지 25nm로 형성한다. 이와 같이 게이트 전극(21)은 다마슨(damascene) 공정을 이용하여 형성할 수 있다. 게이트 전극(21)을 금속층을 이용하여 형성하므로 소자 동작시 저항을 줄일 수 있다.
도 12를 참조하면, 패턴된 마스크층(23)을 제거한다. 오프셋 스페이서(15)의 양측벽의 패드 절연층(7) 상에 게이트 스페이서(23)를 형성한다. 게이트 전극(21)과 오버랩되지 않게 오프셋 스페이서(15)의 양측의 실리콘층(5)에 소오스 영역(25) 및 드레인 영역(27)을 형성한다. 패드 절연층(7)을 형성하지 않거나, 제거할 경우에는 오프셋 스페이서(15)의 양측벽의 소오스 영역(25) 및 드레인 영역(27) 상에는 게이트 스페이서(23)를 형성한다.
소오스 영역(25) 및 드레인 영역(27)은 실리콘층(5)에 불순물, 예컨대 n형 불순물인 불소나 인을 2E13-3E13/cm2의 도즈량으로 주입하여 형성한다. 소오스 영 역(25) 및 드레인 영역(27)은 게이트 스페이서(23) 형성 전에 형성할 수 있다. 또한, 소오스 영역(25) 및 드레인 영역(27)은 게이트 스페이서(23) 형성 전에 오프셋 스페이서(15)와 인접한 실리콘층(5)에 불순물을 주입하여 일부 형성한 후, 게이트 스페이서 형성 후에 실리콘층(5) 불순물을 다시 주입하여 완성할 수 있다.
실시예 2의 디램 소자의 메모리 셀
도 13은 본 발명의 제2 실시예에 의한 디램 소자의 메모리 셀의 단면도이다.
구체적으로, 본 발명의 제2 실시예에 의한 디램 소자의 메모리 셀(110)은 도 3과 비교하여 소오스 영역(25) 및 드레인 영역(27)이 절연층(3)에 접하게 형성하는 것을 제외하고는 구조 및 효과면에서 거의 동일하다.
즉, 본 발명의 제2 실시예에 의한 디램 소자의 메모리 셀(110)은 오프셋 스페이서(15) 양측의 실리콘층(5)에 소오스 영역(25) 및 드레인 영역(27)이 형성되고, 소오스 영역(25) 및 드레인 영역(27)이 절연층(3)과 접하게 형성된다. 이렇게 구성할 경우, 바디 영역(6)의 면적은 좁아지나 보다 안정적으로 소자 동작을 수행할 수 있다.
실시예 3의 디램 소자의 메모리 셀 및 그 제조방법
도 14 및 도 15는 본 발명의 제3 실시예에 의한 디램 소자의 메모리 셀 및 그 제조방법을 설명하기 위한 단면도이다.
구체적으로, 본 발명의 제3 실시예에 의한 디램 소자의 메모리 셀(120)은 도 3과 비교하여 게이트 절연층(17) 하부의 실리콘층(5)에 국부적인 채널 불순물 영역(29)을 형성한 것을 제외하고는 구조 및 효과면에서 거의 동일하다.
도 14를 참조하면, 제1 실시예의 도 6 내지 도 8의 제조공정을 수행한다. 이어서, 도 14에 도시한 바와 같이 오프셋 스페이서(15)가 형성된 실리콘층(5)의 전면에 채널 불순물, 예컨대 보론을 주입한다. 이렇게 되면, 트랜치(13)의 바닥 하부의 실리콘층(5)에 국부적으로 채널 불순물 영역(29)이 형성된다.
도 15를 참조하면, 채널 불순물 영역(29)을 형성한 후, 도 9 내지 도 12의 제조공정을 수행하여 디램 소자의 메모리 셀(120)을 완성한다. 이와 같이 본 발명의 제3 실시예에 의한 디램 소자의 메모리 셀(120)은 트랜치(13)의 바닥의 게이트 절연층(17) 하부의 실리콘층(5)에 국부적인 채널 불순물 영역(29)을 형성함으로써 누설 전류를 감소시킬 수 있고, 동작 전압을 낮출 수 있다.
실시예 4의 디램 소자의 메모리 셀 및 그 제조방법
도 16 및 도 17은 본 발명의 제4 실시예에 의한 디램 소자의 메모리 셀 및 그 제조방법을 설명하기 위한 단면도이다.
구체적으로, 본 발명의 제4 실시예에 의한 디램 소자의 메모리 셀(130)은 도 3과 비교하여 게이트 전극(21)의 양측벽에 형성된 게이트 스페이서(23)로부터 이격되어 실리콘층(5)에 소오스 영역(25) 및 드레인 영역(27)을 형성한 것을 제외하고는 구조 및 효과면에서 거의 동일하다.
도 16을 참조하면, 제1 실시예의 도 6 내지 도 11의 제조공정을 수행한다. 이어서, 패턴된 마스크층(9)을 제거한 후 오프셋 스페이서(15)의 양측벽의 패드 절연층(7) 상에 게이트 스페이서(23)를 형성한다. 계속하여, 게이트 스페이서(23)의 측벽의 패드 절연층(7) 상에 제거 스페이서(disposal spacer, 30)를 형성한다. 제거 스페이서(30)는 실리콘 산화층으로 형성할 수 있다.
계속하여, 게이트 전극(21), 게이트 스페이서(23) 및 제거 스페이서(30)가 형성된 실리콘층(5)에 불순물을 주입하여 게이트 스페이서(23)로부터 이격되어 실리콘층(5)에 소오스 영역(25) 및 드레인 영역(27)을 형성한다.
도 17을 참조하면, 제거 스페이서(30)를 제거하여 디램 소자의 메모리 셀(130)을 완성한다. 이와 같이 본 발명의 제4 실시예에 의한 디램 소자의 메모리 셀(130)은 게이트 스페이서(23)로부터 이격되어 실리콘층(5)에 소오스 영역(25) 및 드레인 영역(27)을 형성한다. 이렇게 구성할 경우, 소오스 영역(25) 및 드레인 영역(27)이 게이트 전극(21)과 확실하게 오버랩되지 않게 할 수 있다.
이하에서는, 본 발명에 의한 디램 소자를 이용한 다양한 응용예를 설명한다. 디램 소자를 패키지할 경우 디램칩이 된다. 칩의 응용예는 여러 가지가 있을 수 있지만 몇 가지만 설명한다.
도 18은 본 발명에 의한 디램 칩을 이용한 메모리 모듈의 평면도이다.
구체적으로, 본 발명에 의한 집적 회로 반도체 소자들을 각각 패키지할 경우 디램칩들(50-58)이 된다. 이러한 디램 칩들(50-58)은 메모리 모듈(500, memory module)에 응용될 수 있다. 메모리 모듈(500)은 모듈 기판(501)에 디램칩들(50-58)이 부착되어 있다. 메모리 모듈(500)은 모듈 기판(501)의 일측에 마더 보드의 소켓 에 끼워질 수 있는 접속부(502)가 위치하고, 모듈 기판(501) 상에는 세라믹 디커플링 커패시터(59)가 위치한다. 본 발명에 의한 메모리 모듈(500)은 도 18에 한정되지 않고 다양한 형태로 제작될 수 있다.
도 19는 본 발명에 의한 디램칩을 이용한 전자 시스템의 블록도이다.
구체적으로, 본 발명에 의한 전자 시스템(600)은 컴퓨터를 의미한다. 본 발명에 의한 전자 시스템(600)은 CPU(중앙처리장치, 505), 플로피 디스크 드라이브(507), CD 롬(ROM) 드라이브(509)와 같은 주변 장치, 입출력 장치(508, 510), 디램(DRAM, dynamic random access memory) 칩(512), 롬(ROM, read only memory) 칩(514) 등을 포함한다. 위의 각 부품들간에는 통신 채널(511, communication channel)을 이용하여 제어신호나 데이터를 주고받는다. 디램칩(512)은 도 19에 설명한 바와 같은 디램칩들(50-58)을 포함하는 메모리 모듈(500)로 대체할 수도 있다.
도 1은 본 발명의 제1 실시예에 의한 디램 소자의 메모리 셀의 레이아웃도이다.
도 2는 도 2의 일부 확대도이다.
도 3은 도 2의 X-X에 따른 단면도로써, 단위 메모리 셀의 구조를 나타내는 단면도이다.
도 4는 도 3과의 비교를 위한 비교예 1의 디램 소자의 메모리 셀의 단면도이다.
도 5는 도 3과의 비교를 위한 비교예 2의 디램 소자의 메모리 셀의 단면도이다.
도 6 내지 도 12는 도 3의 디램 소자의 메모리 셀의 제조방법을 설명하기 위한 단면도들이다.
도 13은 본 발명의 제2 실시예에 의한 디램 소자의 메모리 셀의 단면도이다.
도 14 및 도 15는 본 발명의 제3 실시예에 의한 디램 소자의 메모리 셀 및 그 제조방법을 설명하기 위한 단면도이다.
도 16 및 도 17은 본 발명의 제4 실시예에 의한 디램 소자의 메모리 셀 및 그 제조방법을 설명하기 위한 단면도이다.
도 18은 본 발명에 의한 디램칩을 이용한 메모리 모듈의 평면도이다.
도 19는 본 발명에 의한 디램칩을 이용한 전자 시스템의 블록도이다.

Claims (10)

  1. 반도체 기판 상에 형성된 절연층;
    상기 절연층 상에 형성되고, 내부에 트랜치가 형성된 실리콘층;
    상기 트랜치의 양측벽에 형성되면서 상기 실리콘층 상부로 돌출되어 형성된 오프셋 스페이서;
    상기 트랜치의 바닥에 형성된 게이트 절연층;
    상기 게이트 절연층의 상부와 상기 트랜치 및 상기 오프셋 스페이서 내부에 매몰되게 형성된 게이트 전극; 및
    상기 게이트 전극과 오버랩되지 않게 상기 오프셋 스페이서의 양측의 상기 실리콘층에 형성된 소오스 영역 및 드레인 영역을 포함하고,
    상기 게이트 절연층 하부의 상기 실리콘층에 상기 게이트 전극에 셀프 얼라인되게 채널 영역이 형성되는 것을 특징으로 하는 커패시터가 없는 디램 소자.
  2. 제1항에 있어서, 상기 게이트 절연층 하부의 상기 실리콘층의 두께는 상기 게이트 전극의 하부의 폭의 1/3보다 작은 것을 특징으로 하는 커패시터가 없는 디램 소자.
  3. 제1항에 있어서, 상기 오프셋 스페이서는 상기 오프셋 스페이서와 인접한 상기 트랜치 측벽에 소자 동작시 반전층이 형성되지 않도록 실리콘 산화층으로 구성 하는 것을 특징으로 하는 커패시터가 없는 디램 소자.
  4. 제1항에 있어서, 상기 오프셋 스페이서의 양측벽의 상기 소오스 영역 및 드레인 영역 상에는 게이트 스페이서가 더 형성되어 있는 것을 특징으로 하는 커패시터가 없는 디램 소자.
  5. 제1항에 있어서, 상기 게이트 절연층 하부의 상기 실리콘층에는 국부적인 채널 불순물 영역이 형성되어 있는 것을 특징으로 하는 커패시터가 없는 디램 소자.
  6. 반도체 기판 상에 형성된 절연층;
    상기 절연층 상에 형성되고, 내부에 트랜치가 형성된 실리콘층;
    상기 트랜치의 양측벽에 형성되면서 상기 실리콘층 상부로 돌출되어 형성된 오프셋 스페이서;
    상기 트랜치의 바닥에 상기 오프셋 스페이서에 얼라인되게 형성된 게이트 절연층;
    상기 게이트 절연층의 상부와 상기 트랜치 및 상기 오프셋 내부에 매몰되게 형성된 게이트 전극;
    상기 돌출된 오프셋 스페이서의 양측의 상기 실리콘층 상에 형성된 게이트 스페이서;
    상기 오프셋 스페이서의 양측 및 상기 게이트 스페이서 하부의 상기 실리콘 층에 상기 절연층과 접하도록 형성된 소오스 영역 및 드레인 영역; 및
    상기 소오스 영역 및 드레인 영역 사이에 형성된 바디영역을 포함하고,
    상기 게이트 절연층 하부의 상기 바디 영역의 상기 실리콘층에 채널 영역이 형성되는 것을 특징으로 하는 커패시터가 없는 디램 소자.
  7. 제5항에 있어서, 상기 소오스 영역 및 드레인 영역은 각각 n형 불순물 영역이고, 상기 실리콘층은 p형 실리콘층인 것을 특징으로 하는 커패시터가 없는 디램 소자.
  8. 제5항에 있어서, 상기 바디 영역은, 상기 소오스 영역 및 드레인 영역과 바디 영역 사이의 접합 및 상기 절연층에 의해 전기적으로 플로팅(floating)되어 있는 것을 특징으로 하는 커패시터가 없는 디램 소자.
  9. 반도체 기판 상에 형성된 절연층;
    상기 절연층 상에 형성되고, 내부에 트랜치가 형성된 실리콘층;
    상기 트랜치의 양측벽에 형성되면서 상기 실리콘층 상부로 돌출되어 형성된 오프셋 스페이서;
    상기 트랜치의 바닥에 상기 오프셋 스페이서에 얼라인되게 형성된 게이트 절연층;
    상기 게이트 절연층의 상부와 상기 트랜치 및 상기 오프셋 스페이서 내부에 매몰되게 형성된 게이트 전극;
    상기 돌출된 오프펫 스페이서의 양측의 상기 실리콘층 상에 형성된 게이트 스페이서; 및
    상기 게이트 전극의 양측벽에 형성된 상기 게이트 스페이서로부터 이격되어 상기 실리콘층에 형성된 소오스 영역 및 드레인 영역을 포함하고,
    상기 게이트 절연층 하부의 상기 실리콘층에 채널 영역이 형성되는 것을 특징으로 하는 커패시터가 없는 디램 소자.
  10. 제8항에 있어서, 상기 게이트 전극은 금속 게이트 전극인 것을 특징으로 하는 커패시터가 없는 디램 소자.
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