KR100525331B1 - 반도체 장치 - Google Patents

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KR100525331B1
KR100525331B1 KR10-2002-0023055A KR20020023055A KR100525331B1 KR 100525331 B1 KR100525331 B1 KR 100525331B1 KR 20020023055 A KR20020023055 A KR 20020023055A KR 100525331 B1 KR100525331 B1 KR 100525331B1
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Abstract

반도체 기판의 표층부에 형성된 MOS 트랜지스터의 드레인·소스 영역과, 상기 반도체 기판의 상기 드레인·소스 영역 사이의 채널 영역의 표면 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 반도체 기판의 표층부에 형성된 복수의 홈의 내벽에 절연막이 형성되어 이루어지는 복수의 홈형 소자 분리 영역과, 상기 복수의 홈형 소자 분리 영역 중 적어도 일부의 홈형 소자 분리 영역의 상기 홈 내부에 매립되고, 소정의 전압이 인가됨으로써 상기 MOS 트랜지스터의 상기 채널 영역의 아래 영역을 공핍화하는 백게이트 전극용 도전체를 구비하는 반도체 장치가 개시되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치, 특히 MOS 트랜지스터의 게이트 구조에 관한 것으로, 예를 들면 다이나믹형 메모리 집적 회로 등에 사용되는 것이다.
최근, MOS 트랜지스터에 있어서, 쇼트 채널 효과의 억제, 소비 전력의 저감, 구동력의 향상 등을 목적으로, 더블 게이트(double gate)형 MOS 트랜지스터, 서라운드 게이트(surround gate)형 MOS 트랜지스터 등 몇 개의 구조가 제안되어 있다.
도 44는, IEDM97, 427-430에 개시되어 있는 더블 게이트 구조의 MOS 트랜지스터의 종래예를 나타낸다.
도 44의 참조 부호(211)는 기판 중의 드레인 영역, 참조 부호(212)는 기판 중의 소스 영역, 참조 부호(213) 및 참조 부호(214)는 기판 중에 상하에 각각 수평 방향으로 설치된 톱 게이트 및 보텀 게이트, 참조 부호(215)는 톱 게이트 및 보텀 게이트에 끼워진 기판 중의 채널 영역, 참조 부호(216)는 각 게이트를 상기 드레인 영역, 소스 영역, 채널 영역에 대하여 절연하는 게이트 절연막이다.
이 MOS 트랜지스터에 있어서는, 톱 게이트(213) 및 보텀 게이트(214)가 기판 중, 상하에 각각 수평 방향으로 설치되고, 이 톱 게이트(213) 및 보텀 게이트(214)에 채널 영역(215)이 끼워져, MOS 트랜지스터는 더블 게이트 구조로 되어 있다.
이 더블 게이트 구조에서는 MOS 트랜지스터의 톱 게이트(213)의 바로 아래에 보텀 게이트(214)가 백게이트로서 존재하게 된다. 그 때문에, 채널 영역(215)의 공핍화, 쇼트 채널 효과의 저감, 구동성의 향상 등을 기대할 수 있다.
그러나, 이 경우, 백게이트(214) 및 그 표면의 게이트 절연막(216)을 형성한 후, 트랜지스터의 소자 영역이 되는 단결정층을 형성해야 하지만, 그 가공이 어렵고, 디바이스의 신뢰성 향상이 곤란하다.
도 45는 더블 게이트 구조의 MOS 트랜지스터의 다른 종래예를 나타낸다.
도 45에서, 참조 부호(221)는 기판 중의 드레인 영역, 참조 부호(222)는 기판 중의 소스 영역, 참조 부호(223) 및 참조 부호(224)는 기판 중에 있어서 각각 수직 방향으로 설치된 상층 게이트 및 하층 게이트, 참조 부호(225)는 상기 각 게이트에 끼워진 기판 중의 채널 영역으로, 각 게이트를 상기 드레인 영역, 소스 영역, 채널 영역에 대하여 절연하는 게이트 절연막(도시 생략)이 형성되어 있다.
이 MOS 트랜지스터에 있어서는 상층 게이트(223) 및 하층 게이트(224)가 기판 중 좌우에 각각 수직 방향으로 설치되고, 채널 영역(225)이 이 상층 게이트(223) 및 하층 게이트(224)에 끼워지며, MOS 트랜지스터는 더블 게이트 구조로 되어 있다.
그러나, 이 더블 게이트 구조는 단차상 게이트 가공, 종형의 불순물 도입 등을 필요로 하고, 가공이 곤란하다.
상기한 바와 같이 상기 어느 것의 종래예의 더블 게이트 구조도, 가공의 곤란함이 있다. 그 때문에, 비교적 용이한 가공법으로 실현 가능하고, 더블 게이트 구조의 MOS 트랜지스터와 마찬가지의 효과를 기대할 수 있는 MOS 트랜지스터의 구조가 요망되고 있다.
도, 한편으로, 종래 1트랜지스터를 메모리 셀로 하는 DRAM(Dynamic Random Access Memory)이, 다음의 예와 같이, 여러가지 제안되어 있다.
① JOHN E. LEISS et al, "dRAM Design Using the Taper-Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. SC-17, NO.2. APRIL 1982, pp337-344)
② 특개평3-171768호 공보
③ Marnix R. Tack et al, "The Multistable Charge-Controlled Memory Effect in SOI MOS Transistors at Low Temperatures"(IEEE TRANSACTIONS ON ELECTRON DEVICES. VOL.37, MAY, 1990, pp1373-1382)
④ Hsing-jen Wann et al, "A Capacitorless DRAM Cell on SOI Substrate" IEDM93, pp635-638)
①의 메모리 셀은 매립 채널 구조의 MOS 트랜지스터를 이용하여 구성된다. 소자 분리 절연막의 테이퍼부에 형성되는 기생 트랜지스터를 이용하여, 표면 반전층의 충방전을 행하고, 이 충방전에 대응하여 2치 데이터를 기억한다.
②의 메모리 셀은 웰 분리된 MOS 트랜지스터를 이용하여, MOS 트랜지스터의 웰 전위에 의해 결정되는 임계치를 2치 데이터로 한다.
③의 메모리 셀은 SOI 기판 상의 MOS 트랜지스터로 구성된다. SOI 기판의 측으로부터 큰 부전압을 인가하여 생기는 계면부에서의 홀 축적을 이용하여, 이 홀의 방출, 주입에 대응하여 2치 데이터를 기억한다.
④의 메모리 셀은 SOI 기판 상의 MOS 트랜지스터로 구성된다. MOS 트랜지스터는 구조 상 하나이지만, 드레인 확산층의 표면에 중첩해서 역도전형층이 형성되어, 실질적으로 기입용 PMOS 트랜지스터와 판독용 NMOS 트랜지스터를 일체로 조합한 구조를 하고 있다. NMOS 트랜지스터의 기판 영역을 부유 노드로 하여, 그 전위에 의해 2치 데이터를 기억한다.
그러나, ①은 구조가 복잡하고, 기생 트랜지스터를 이용하고 있기 때문에, 특성의 제어성에도 난점이 있다. ②는 구조는 단순하지만, 트랜지스터의 드레인, 소스 모두 신호선에 접속하여 전위 제어할 필요가 있다. 또한, 웰 분리이기 때문에, 셀 사이즈가 크고, 또한 비트별 재기록을 할 수 없다. ③에서는 SOI 기판측으로부터의 전위 제어를 필요로 하고 있어, 비트별 재기록을 할 수 없어, 제어성에 난점이 있다. ④는 특수 트랜지스터 구조를 필요로 하고, 또한 메모리 셀에는 워드선, 라이트 비트선, 리드 비트선, 퍼지선을 필요로 하기 때문에, 신호선 수가 많아진다.
본 발명의 반도체 장치는, 반도체 기판의 표층부에 형성된 MOS 트랜지스터의 드레인·소스 영역과, 상기 반도체 기판의 상기 드레인·소스 영역 사이의 채널 영역의 표면 상에 형성된 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극과, 상기 반도체 기판의 표층부에 형성된 복수의 홈의 내벽에 절연막이 형성되어 이루어지는 복수의 홈형 소자 분리 영역과, 상기 복수의 홈형 소자 분리 영역 중 적어도 일부의 홈형 소자 분리 영역의 상기 홈 내부에 매립되고, 소정의 전압이 인가됨으로써 상기 MOS 트랜지스터의 상기 채널 영역의 아래 영역을 공핍화하는 백게이트 전극용 도전체를 구비하는 것을 제1 특징으로 한다.
또한, 본 발명의 반도체 장치는, 반도체 기판 상에 형성된 메모리 셀용 복수의 MOS 트랜지스터의 배열로 이루어지는 메모리 셀 어레이와, 상기 반도체 기판 상에 형성된 주변 회로 영역과, 상기 메모리 셀 어레이 및 주변 회로 영역의 각각에 있어서 상기 반도체 기판의 표층부에 형성된 홈의 내벽에 절연막이 형성되어 이루어지는 복수의 홈형 소자 분리 영역과, 상기 메모리 셀 어레이 및 주변 회로 영역에서의 복수의 상기 홈형 소자 분리 영역 중 적어도 일부의 홈형 소자 분리 영역의 홈 내부에 매립되고, 소정의 전압이 인가됨으로써 상기 MOS 트랜지스터의 채널 영역의 아래 영역을 공핍화하는 백게이트 전극용 도전체를 구비하는 것을 제2 특징으로 한다.
또한, 본 발명의 반도체 메모리 장치는, 반도체 기판과, 상기 반도체 기판에 구획된 채널 영역이 되는 제1 도전형 소자 영역과, 상기 소자 영역을 끼고 형성된 제1 및 제2 트렌치에 매립되어 상기 소자 영역의 측면에 대향하는 제1 및 제2 게이트 전극과, 상기 소자 영역과 제1 및 제2 게이트 전극 사이에 설치된 제1 및 제2 게이트 절연막과, 상기 소자 영역의 표면에 형성된 제2 도전형 드레인 영역과, 상기 반도체 기판의 소정 깊이 위치에 매립된 제2 도전형 소스 영역을 구비한 종형 MOS 트랜지스터를 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 메모리 장치의 제조 방법은, 반도체 기판에 소자 분리 절연막으로 구획된 소자 형성 영역을 형성하고, 상기 반도체 기판에 불순물을 이온 주입하여, 상기 소자 형성 영역의 바닥부에 접하는 소스 영역을 형성하고, 상기 소자 형성 영역에 소정 거리를 두고 적어도 두 개의 트렌치를 형성하고, 상기 두 개의 트렌치에 끼워진 소자 영역의 측면에 게이트 절연막을 형성하고, 상기 각 트렌치에 제1 및 제2 게이트 전극을 매립하고, 상기 소자 영역의 표면에 드레인 영역을 형성하는 것을 특징으로 한다.
이하, 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
〈제1 실시예〉
도 1은 본 발명의 제1 실시예에 따른 MOS 트랜지스터의 평면 레이아웃을 나타내고 있다.
도 2는 도 1의 MOS 트랜지스터의, 도 1의 Ⅱ-Ⅱ선을 따른, 즉 채널 길이 방향에 따른 단면 구조의 일례를 나타내고 있다. 도 3은 도 1의 MOS 트랜지스터의, 도 1의 Ⅲ-Ⅲ선을 따른, 즉 채널 폭 방향에 따른 단면 구조의 일례를 나타내고 있다.
도 1 내지 도 3에서, 참조 부호(10)는 반도체 기판, 참조 부호(11) 및 참조 부호(12)는 반도체 기판의 표층 내에 선택적으로 형성된 MOS 트랜지스터의 드레인 영역 및 소스 영역, 참조 부호(13)는 반도체 기판(10)의 표면 상에 형성된 게이트 절연막, 참조 부호(14)는 상기 드레인 영역/소스 영역 사이의 채널 영역, 참조 부호(15)는 상기 채널 영역(14) 상에 상기 게이트 절연막(13)을 개재하여 형성된 게이트 전극, 참조 부호(16)는 상기 게이트 전극(15)을 덮도록 형성된, 예를 들면 질화 실리콘막으로 이루어지는 게이트 보호막, 참조 부호(17)는 반도체 기판(10) 상에 형성된 층간 절연막, 참조 부호(18)는 드레인 영역(11)에 컨택트하는 드레인 배선, 참조 부호(18a)는 드레인 컨택트부, 참조 부호(19)는 소스 영역(12)에 컨택트하는 소스 배선, 참조 부호(19a)는 소스 컨택트부이다.
그리고, 참조 부호(20)는 MOS 트랜지스터의 채널 영역(14)의 채널 길이를 따라 형성되어 있는, 소위 Shallow Trench Isolation(STI)에 의한 소자 분리 영역으로, MOS 트랜지스터의 채널 영역(14)을 채널 폭 방향에서의 양측에서 협지하는 위치에 설치되어 있다. 소자 분리 영역(20)에서는 얕은 홈의 표면에 얇은 절연막(21)이 형성되어 있으며, 표면에 얇은 절연막(21)이 형성된 이 얕은 홈 내에 도전체(예를 들면 다결정 실리콘)(22)가 매립되어 있다. 도전체(22)에는, 예를 들면 비아 컨택트(도시 생략)를 통해 상부 배선(도시 생략)으로부터 소정의 전위가 주어진다. 또, 참조 부호(22a)는 도전체(22)와 상부 배선과의 컨택트부이다. 반도체 기판(10)에의 바이어스 전위는 인가하여도, 인가하지 않아도 어느 쪽이나 무방하다.
상기 제1 실시예의 MOS 트랜지스터는 종래의 MOS 트랜지스터와 비교하여, 기본 구조(즉, 드레인·소스 영역, 채널 영역, 게이트 절연막, 게이트 전극으로 이루어지는 구조)는 마찬가지이다. 그러나, 소자 분리 영역(20)의 구조가 다르다. 즉, 본 실시예에서는 소자 분리 영역(20)은 홈 내에, 도전체(22)가 얇은 절연막(21)에 둘러싸여 매립되어 이루어지고 있다. 그리고, MOS 트랜지스터의 동작시에는 후술하는 양태로, 이 도전체(22)에 소정의 전위가 주어진다. 종래예에서는 홈 내의 전역에 절연막(산화막)이 매립되어 있다. 이 점이 종래예와 다르다.
도 4는 반도체 장치의 단면을 나타내고 있으며, 도 1 내지 도 3에 도시한 MOS 트랜지스터가 복수 채널 폭 방향으로 규칙적으로 배열된 트랜지스터 어레이 영역 및 주변 영역이 도시되어 있다. 도 4는, 도 1 내지 도 3의 소자 분리 영역(20)의 도전체(22)로의 전위를 제공하기 위한, 도전체(22)에의 컨택트를 취하기 위한 구성을 개략적으로 나타내고 있다.
이 구성에 있어서는 기판(10) 상에 형성된 전극 인출용 상부 배선(예를 들면 다결정 실리콘)(41)에 의해 소자 분리 절연막 영역(20)의 도전체(22)에의 도통을 주변 영역으로 인출하고, 또한 도전 플러그(43)에 의해 도전체(22)와 백게이트 전극(42)과의 컨택트를 취하고 있다.
즉, 도 4에서, 각 소자 분리 영역(20)에 있어서의 도전체(22)를 덮는 산화막(21)은 상기 도전체(22)의 상면의 일부에서 개구되어 있다. 그리고, 도전체(22)는 개구부에서, 기판(10) 상에 형성된 전극 인출용 상부 배선(41)과 접속되어 있다. 상부 배선(41)은 트랜지스터 어레이 영역의 주변 영역까지 연장되어 형성되어 있으며, 주변 영역 상에서 도전 플러그(43)를 통해 백게이트 전극(42)에 접속되어 있다. 이에 의해, 도전체(22)와 상방 백게이트 전극(42)과의 컨택트가 취해지고 있다. 또, 참조 부호(18)는 트랜지스터 어레이 영역의 MOS 트랜지스터의 드레인 전극, 참조 부호(44)는 게이트 배선, 참조 부호(45)는 트랜지스터 어레이 영역의 주변 영역에서 상기 게이트 배선(44)에 컨택트하고 있는 게이트 전극이다. 참조 부호(46)는 트랜지스터 어레이 영역의 주변 영역에 형성되어 있는 STI형 소자 분리 영역으로, 그 홈 내에는 절연막이 매립되어 있다.
또, 상기 게이트 배선(44)은 불순물이 고농도로 도핑된 다결정 실리콘으로 이루어진다. 도전체(22) 및 상부 배선(41)도, 공핍화하지 않도록 불순물이 고농도로 도핑되어 있다.
상술한 바와 같이, 제1 실시예에 있어서의 MOS 트랜지스터에 있어서는 활성 영역(14)을 채널 폭 방향에서 양측에서 협지하는 형태로 설치되어 있는 소자 분리 영역(20)의 홈 내에 도전체(22)가 매립되어 있으며, 이 도전체(22)가 MOS 트랜지스터의 백게이트 전극으로서 기능하고 있다. 즉, 제1 실시예에 있어서의 MOS 트랜지스터는 차세대의 고성능 MOS 트랜지스터로서 검토되어 있는 더블 게이트 구조와 마찬가지의 게이트 구조를 갖는다.
제1 실시예에 있어서의 구조에 따르면, 비교적 용이한 가공법에 의해 MOS 트랜지스터의 채널 영역의 공핍화, MOS 트랜지스터의 기판 영역의 부유 채널 영역화가 실현 가능하여, MOS 트랜지스터의 특성의 향상을 기대할 수 있다.
〈제1 실시예의 변형예〉
제1 실시예에서는 MOS 트랜지스터의 채널 폭 방향에서의 양측에 설치되어 있는 소자 분리 영역(20)의 어느 곳에나, 산화막(21)을 개재하여 백게이트 전극용 도전체(22)가 매립되어 있었지만, 이에 한정되지 않고, 도 5에 도시한 바와 같이 구조를 변경해도 된다.
도 5는 제1 실시예의 변형예에 따른 MOS 트랜지스터의 채널 폭 방향의 단면 구조를 나타내고 있으며, 도 3과 동일 부분에는 동일 부호를 병기하고 있다.
즉, 활성 영역을 MOS 트랜지스터의 채널 폭 방향에서 양측에서 협지하는 양태로 설치되어 있는 두 개의 소자 분리 영역(20) 중 한쪽의 소자 분리 영역(소자 분리 영역의 홈) 내에는 산화막(21)을 개재하여 백게이트 전극용 도전체(22)가 매립되어 있다. 즉, 제1 실시예에 있어서와 마찬가지로, 두 개의 소자 분리 영역(20) 중 한쪽의 소자 분리 영역의 홈 내에는 홈의 내벽에 산화막(21)이 형성되고, 이 산화막(21)이 형성된 홈 내에 백게이트 전극용 도전체(22)가 매립되어 있다. 그러나, 다른 쪽의 소자 분리 영역(20)에 있어서는 그 홈의 내부는 산화막(21)만이 매립되어 있으며, 도전체(22)는 설치되어 있지 않다. 이 점이 제1 실시예와 다르다.
MOS 트랜지스터의 채널 영역을 공핍화한다고 하는 점에서는 제1 실시예와 같이, 채널 폭 방향에서의 양측에 설치되어 있는 소자 분리 영역(20)의 각각에 백게이트 전극용 도전체(22)가 매립되어 있는 구조가 효과적이지만, 회로 설계 상, 또는 가공 상, 이러한 변형예와 같이, 채널 폭 방향에서의 양측에 설치되어 있는 소자 분리 영역(20)의 한쪽에만 백게이트 전극용 도전체(22)를 매립하는 것이 바람직한 경우도 있을 수 있다.
또, 상기 제1 실시예 및 그 변형예의 MOS 트랜지스터에 있어서, 공핍층이 발생하기 어려운 공핍층(depletion layer) 폭 Y는 수학식 1
로 표현된다. 따라서, MOS 트랜지스터의 채널 폭 W는 채널 폭 방향에서의 양측에 설치되어 있는 소자 분리 영역(20)의 한쪽만 백게이트 전극용 도전체(22)가 매립되어 있는 경우에는 상기 폭 Y보다 작고, 채널 폭 방향에서의 양측에 설치되어 있는 소자 분리 영역(20)의 각각에 백게이트 전극용 도전체(22)가 매립되어 있는 경우에는 폭 2Y보다 작을 필요가 있다.
또한, 소자 분리 영역(20)의 홈 내벽에 형성되어 있는 산화막(21)의 깊이는 MOS 트랜지스터의 드레인 영역(11)·소스 영역(12)의 깊이보다 깊을 필요가 있고, 또한 소자 분리 영역(20)의 홈 내부에 매립되어 있는 백게이트 전극용 도전체(22)의 깊이는 MOS 트랜지스터의 채널 영역(14)의 깊이보다 충분히 깊거나, 또는 소자 분리 영역의 깊이와 거의 동등한 것이 필요하다.
또한, MOS 트랜지스터의 특성 향상을 위해 게이트 절연막(13)의 두께는 충분히 얇게 형성되는 것이 바람직하지만, 소자 분리 영역(20)의 홈을 팠을 때에 에칭 손상으로 홈의 벽면에 요철이 많아지고, MOS 트랜지스터의 내압이 저하하는 경향이 있다. 내압의 저하를 방지하는 관점에서, 소자 분리 영역(20)의 홈의 내벽에 형성되어 있는 산화막(21)을 상기 게이트 절연막(13)보다 충분히 두껍게 형성하거나, 소자 분리 영역(20)의 홈의 내벽의 절연막으로서 상기 산화막(21) 대신에 SiN막 등 다른 재료를 이용하도록 해도 된다.
〈제2 실시예〉
도 6은 제2 실시예에 따른 MOS 트랜지스터의 채널 길이 방향의 단면 구조의 일례를 나타내고 있다. 도 7은 제2 실시예에 따른 MOS 트랜지스터의 채널 폭 방향의 단면 구조의 일례를 나타내고 있다.
제2 실시예의 MOS 트랜지스터는 제1 실시예의 MOS 트랜지스터와 비교하여, 기본 구조는 변하지 않지만, 반도체 기판으로서 SOI(Silicon on Insulator)기판(60)이 이용되고 있는 점이 다르고, 그 외에는 동일하므로, 도 2 및 도 3에서와 대응하는 부분에는 도 2 및 도 3과 동일 부호를 병기하고 있다.
SOI 기판(60)은 지지용 반도체 기판(61) 상에 형성된 절연막(Box 산화막: 62) 상에 실리콘층(63)이 형성되어 이루어지고, 실리콘층(63)의 표층부에 MOS 트랜지스터의 드레인 영역(11) 및 소스 영역(12)이 선택적으로 형성되어 있다. 그리고, MOS 트랜지스터의 채널 영역(14)을 채널 폭 방향에서의 양측에서 협지하는 위치에 설치되어 있는 소자 분리 영역(20)은 그 홈이 상기 Box 산화막(62) 내에 도달하는 깊이에 형성되어 있다.
도 8은 반도체 장치의 단면을 나타내고 있으며, 도 6 및 도 7에 도시한 MOS 트랜지스터가 복수개 채널 폭 방향으로 규칙적으로 배열된 트랜지스터 어레이 영역 및 주변 영역이 나타나 있다. 도 8은, 도 6 및 도 7의 소자 분리 영역(20)의 도전체(22)에 전위를 제공하기 위한, 도전체(22)에의 컨택트를 취하기 위한 구성을 개략적으로 나타내고 있다.
이 구성에 있어서는 기판(60) 상에 형성된 전극 인출용 상부 배선(예를 들면 다결정 실리콘)(41)에 의해 소자 분리 절연막 영역(20)의 도전체(22)에의 도통을 주변 영역으로 인출하고, 또한 도전 플러그(43)에 의해 도전체(22)와 백게이트 전극(42)과의 컨택트를 취하고 있다.
즉, 도 8에서, 각 소자 분리 영역(20)에 있어서의 도전체(22)를 덮는 산화막(21)은 상기 도전체(22)의 상면의 일부에서 개구되어 있다. 그리고, 도전체(22)는 개구부에서, 기판(60) 상에 형성된 전극 인출용 상부 배선(41)과 접속되어 있다. 상부 배선(41)은 트랜지스터 어레이 영역의 주변 영역까지 연장되어 형성되어 있으며, 주변 영역 상에서 도전 플러그(43)를 개재하여 백게이트 전극(42)에 접속되어 있다. 이에 의해, 도전체(22)와 상방 백게이트 전극(42)과의 컨택트가 취해지고 있다. 또, 참조 부호(18)는 트랜지스터 어레이 영역의 MOS 트랜지스터의 드레인 전극, 참조 부호(44)는 게이트 배선, 참조 부호(45)는 트랜지스터 어레이 영역의 주변 영역에서 상기 게이트 배선(44)에 컨택트하고 있는 게이트 전극이다. 참조 부호(46)는 트랜지스터 어레이 영역의 주변 영역에 형성되어 있는 STI형 소자 분리 영역으로, 그 홈 내에는 절연막이 매립되어 있다.
또, 상기 게이트 배선(44)은 불순물이 고농도로 도핑된 다결정 실리콘으로 이루어진다. 도전체(22) 및 상부 배선(41)도, 공핍화하지 않도록 불순물이 고농도로 도핑되어 있다.
상술한 바와 같이, 제1 실시예에 있어서의 MOS 트랜지스터에 있어서와 마찬가지로, 제2 실시예에 있어서의 MOS 트랜지스터에 있어서도, 활성 영역(14)을 채널 폭 방향에서 양측에서 협지하는 형태로 설치되어 있는 소자 분리 영역(20)의 홈 내에 도전체(22)가 매립되어 있으며, 이 도전체(22)가 MOS 트랜지스터의 백게이트 전극으로서 기능하고 있다.
또한, 이 실시예에서는 SOI 기판(60)을 이용하고 있기 때문에, 성능면에서는 고속화, 저소비 전력화, 기판 바이어스 효과 프리, 래치 업 프리 등의 효과를 기대할 수 있고, 또한 프로세스면에서는 웰 영역의 불필요화에 따른 공정의 간략화, 칩 면적의 축소화 등의 효과를 기대할 수 있다. 또한, MOS 트랜지스터의 기판 영역을 완전하게 부유 채널 영역화할 수 있기 때문에, 쇼트 채널 효과의 저감, 구동성의 향상 등을 기대할 수 있어, 더블 게이트 구조의 MOS 트랜지스터에 있어서의 것과 마찬가지인 특성 향상이 이루어진다.
〈제2 실시예의 변형예〉
도 9는, 제2 실시예의 변형예에 따른 MOS 트랜지스터의 채널 폭 방향의 단면 구조를 나타내고 있으며, 도 7의 동일 부분에는 동일 부호를 병기하고 있다.
즉, 활성 영역을 MOS 트랜지스터의 채널 폭 방향에서 양측에서 협지하는 양태로 설치되어 있는 두 개의 소자 분리 영역(20) 중 한쪽의 소자 분리 영역의 홈 내에는 산화막(21)을 개재하여 백게이트 전극용 도전체(22)가 매립되어 있다. 즉, 제2 실시예에 있어서와 마찬가지로, 두 개의 소자 분리 영역(20) 중 한쪽의 소자 분리 영역의 홈 내에는 홈의 내벽에 산화막(21)이 형성되고, 이 산화막(21)이 형성된 홈 내에 백게이트 전극용 도전체(22)가 매립되어 있다. 그러나, 다른 쪽의 소자 분리 영역(20)에 있어서는 그 홈의 내부는 산화막(21)만이 매립되어 있으며, 도전체(22)는 설치되어 있지 않다. 이 점이 제1 실시예와 다르다.
MOS 트랜지스터의 채널 영역을 공핍화한다는 점에서는 제2 실시예와 같이, 채널 폭 방향에서의 양측에 설치되어 있는 소자 분리 영역(20)의 각각에 백게이트 전극용 도전체(22)가 매립되어 있는 구조가 효과적이지만, 회로 설계 상, 또는 가공 상, 이 변형예와 같이, 채널 폭 방향에서의 양측에 설치되어 있는 소자 분리 영역(20)의 한쪽에만 백게이트 전극용 도전체(22)를 매립하는 것이 바람직한 경우도 있을 수 있다.
〈제3 실시예〉
도 10은 제3 실시예에 따른 MOS 트랜지스터의 채널 폭 방향의 단면 구조의 일례를 나타내고 있다. 도 11은 도 10의 소자 분리 영역(20)의 홈 내부에 매립되어 있는 도전체(22)를 인출하여 컨택트를 취하는 구조의 일례를 나타내는 단면도이고, 도 8과 동일 부분에는 동일 부호를 병기하고 있다.
제3 실시예의 MOS 트랜지스터는 제2 실시예의 MOS 트랜지스터와 비교하여, (1) 도 11에 도시한 바와 같이, 지지용 반도체 기판(61)의 표층부에 웰 영역(64)이 형성되어 있는 점, (2) 도 10, 11에 도시한 바와 같이, 백게이트 전극용 도전체(22)가 기판(60)의 웰 영역(64)에 컨택트하고 있는 점이 다르고, 그 외에는 동일하다.
즉, 도 11에서, 각 소자 분리 영역(20)에 있어서의 도전체(22)를 덮는 산화막(21)은 상기 도전체(22)의 하면에서 개구되어 있다. 그리고, 도전체(22)는 이 개구부에서, 기판(60)의 웰 영역(64)과 접속되어 있다.
그리고, 백게이트 전극(42)으로부터, 도전 플러그(43) 및 주변 영역에서의 상기 소자 분리 영역(20) 내의 도전체(22)를 개재하여 웰 영역(64)까지의 통전로를 형성하고, 이에 의해서 웰 영역(64)을 개재하여 트랜지스터 어레이 영역 및 주변 영역의 각 소자 분리 영역(20) 내의 도전체(22)에 공통으로 백게이트 전위를 제공하고 있다. 즉, 주변 영역에서의 소자 분리 영역(20)의 산화막(21)의 상부는 개구되어 있으며, 이 개구를 개재하여 도전 플러그(43)가 이 소자 분리 영역(20) 내의 도전체(22)에 접속되어 있다. 한편, 도전 플러그(43)에 백게이트 전극(42)이 접속되어 있으며, 이에 의해, 백게이트 전극(42)이 도전 플러그(43) 및 주변 영역에서의 상기 소자 분리 영역(20) 내의 도전체(22)를 개재하여 웰 영역(64)에 전기적으로 접속되어 있다. 이에 의해, 백게이트 전극(42)으로부터, 웰 영역(64)을 개재하여 트랜지스터 어레이 영역 및 주변 영역의 각 소자 분리 영역(20) 내의 도전체(22)에 공통으로 백게이트 전위를 제공할 수 있다.
본 실시예의 구조는 배선의 배치, 저항의 증가 등을 특별히 고려할 필요가 없기 때문에, 트랜지스터 어레이 영역 및 주변 영역의 어느 곳에 있어서의 소자 분리 절연막 영역(20)의 홈 내부의 도전체(22)에도 동일 백게이트 전위를 제공하는 것만으로 충분한 경우에는 유용하다.
〈제3 실시예의 변형예〉
제3 실시예에서는 MOS 트랜지스터의 채널 폭 방향에서의 양측에 설치되어 있는 소자 분리 영역(20)의 홈 내부에 산화막(21)을 개재하여 백게이트 전극용 도전체(22)가 매립되어 있었지만, 도 12에 도시한 바와 같이, MOS 트랜지스터의 채널 폭 방향에서의 양측에 설치되어 있는 소자 분리 영역(20) 중 한쪽의 소자 분리 영역의 홈의 내부에는 산화막(21)을 개재하여 백게이트 전극용 도전체(22)를 매립하고, 다른 쪽의 소자 분리 영역의 홈 내부의 전체에 산화막(21)을 매립하도록 구조를 변경해도 된다.
〈제4 실시예〉
다이나믹형 메모리에 있어서, 종래의 1트랜지스터·1커패시터로 이루어지는 메모리 셀의 패턴 사이즈를 축소하기 위해서, 예를 들면 IEEE Trans. Electron Devices, ED-29, No.4, April 1982에 개시되어 있는 바와 같이 MOS 트랜지스터 1개수분의 패턴 사이즈로 이루어지는 TI-Cell이 제안되어 있다. 이 TI-Cell은, 예를 들면 도 46a, 도 46b, 도 46c, 도 46d에 도시한 바와 같은 단면 구조, 기판 영역 평면 내의 전위 분포, 기판 영역 깊이 방향의 전위 분포 및 불순물 농도 분포를 갖는다. 즉, 세로 방향 PNP-트랜지스터의 구조를 갖고 있으며, 게이트 전극 아래의 P형 불순물 영역에 홀을 유지하여 MOS 트랜지스터의 임계치를 변화시킴에 의해, ON, OFF 데이터의 기입 및 판독이 가능하게 되어 있다.
도 47a는, 종래의 1트랜지스터·1커패시터로 이루어지는 메모리 셀로 어레이가 구성된 다이나믹형 메모리(1-T DRAM)의 전류 패스를 나타내는 회로도이고, 도 47b는 도 46a에 도시한 TI-Cell로 어레이가 구성된 다이나믹형 메모리(TI DRAM)의 전류 패스를 나타내는 회로도이다.
TI DRAM에서, WL은 동일 행의 TI-Cell의 각 게이트에 공통으로 접속된 워드선이고, GL은 동일 행의 TI-Cell의 각 드레인에 공통으로 접속된 게이트 방향선이며, BL은 동일 열의 TI-Cell의 각 소스에 공통으로 접속된 비트선이다.
TI-Cell은 게이트 전극(251), 예를 들면 폴리실리콘 게이트(POLY Gate) 전극 아래의 p형 불순물 영역 및 n형 불순물 영역이 소자 분리 영역(예를 들면 SiO2)(252)에 접한 부분에서 불순물 프로파일 부정합 부분이 생기고, 오동작할 가능성이 있다. 예를 들면, PNP 트랜지스터의 n형 불순물 영역의 농도가 낮아져, 단락(short)하는 등의 경우가 상정된다.
그래서, 본 발명을 TI-Cell에 적용한 제4 실시예는 TI-Cell의 소자 분리 영역으로서 형성한 소자 분리 영역의 홈의 내부에 백게이트 전극을 형성하여 전위를 인가한다. 그에 의해, PNP 트랜지스터는 온 상태가 되지 않고 정상 동작을 지속하게 되어, 디바이스적으로 유리하게 된다.
또한, TI-Cell에서는 게이트 전극(251) 아래의 p형 불순물 영역에 홀을 유지하지만, 소자 분리 영역의 측면에 전하 유지를 위한 용량이 존재하는 경우에는 이 전하의 유지에도 유효하다.
도 13은 제4 실시예에 있어서의 TI-Cell이 행렬로 배열된 어레이의 평면 레이아웃의 일례를 나타내고 있으며, 비트선 방향으로 서로 이웃하는 TI-Cell은 소자 분리 영역(30)에 의해 분리되어 있다.
도 14는 도 13의 ⅩⅣ-ⅩⅣ선을 따른 Tl-Cell의 채널 길이 방향의 단면 구조의 일례를 나타내고 있다.
도 15는 도 13의 ⅩⅤ-ⅩⅤ선을 따른 TI-Cell의 채널 폭 방향의 단면 구조의 일례를 나타내고 있다.
도 13 내지 도 15에서, 참조 부호(10)는 반도체 기판, 참조 부호(11) 및 참조 부호(12)는 반도체 기판의 표층부에 선택적으로 형성된 TI-Cell의 드레인 영역 및 소스 영역, 참조 부호(13)는 반도체 기판의 표면에 형성된 게이트 절연막이다.
참조 부호(14)는 상기 드레인 영역/소스 영역 사이의 채널 영역, 참조 부호(15)는 상기 채널 영역(14) 상에 상기 게이트 절연막(13)을 개재하여 형성된, 예를 들면 다결정 실리콘막으로 이루어지는 게이트 전극(워드선의 일부), 참조 부호(16)는 상기 게이트 전극(15)을 덮도록 형성된, 예를 들면 질화 실리콘막으로 이루어지는 게이트 보호막, 참조 부호(17)는 반도체 기판(10) 상에 형성된 층간 절연막이다.
GL은 상기 드레인 영역에 컨택트하는 게이트 방향선이고, BL은 상기 소스 영역에 컨택트하는 비트선이며, CB는 비트선의 컨택트부이다.
참조 부호(20)는 비트선 방향으로 배열된 복수의 TI-Cell을 둘러싸는 위치에 설치되어 있는 STI로 이루어지는 소자 분리 영역으로, 그 홈의 내부에는 도전체(예를 들면 다결정 실리콘)(22)가 매립되어 있으며, 이 도전체(22)는 백게이트선에 이어져 있어, 소정의 전위가 제공된다.
〈제4 실시예의 변형예〉
도 16은 제4 실시예의 변형예에 있어서의 TI-Cell이 규칙적으로 배열된 어레이의 평면 레이아웃의 일례를 나타내고 있다.
이 평면 레이아웃은 비트선 방향으로 서로 이웃하는 TI-Cell에서 드레인 영역(11) 및 거기에 컨택트하는 게이트 방향선 GL을 공유하고 있으며, 비트선 평행 방향으로 서로 이웃하는 TI-Cell이 상기 공유 드레인 영역(11)에 의해 분리됨으로써, 비트선 방향의 사이즈가 축소된 것이다.
도 17은, 도 16의 ⅩⅦ-ⅩⅦ선을 따른 TI-Cell의 채널 길이 방향의 단면 구조의 일례를 나타내고 있다. 여기서는, 예를 들면 p형 반도체 기판(10)의 표층부에 선택적으로 n형 불순물 확산층으로 이루어지는 드레인 영역(11) 및 소스 영역(12)이 형성되어 있으며, 제4 실시예에서 설명한 TI-Cell의 채널 길이 방향의 단면 구조를 나타내는 도 14와 동일한 부분에는 동일 부호를 병기하고 있다.
도 13 내지 도 15에 도시한 제4 실시예 및 도 16 및 도 17에 도시한 그 변형예에 있어서, 소자 분리 영역(20)의 홈 내부에 매립되어 있는 백게이트 전극용 도전체(22)는, 예를 들면 제1 실시예와 마찬가지로, 인출되어 상방에서 컨택트(도 4 참조)가 취해져, 전위가 제공된다.
〈제5 실시예〉
SOI 기판은 고성능, 저소비 전력이 가능해지고, 논리(Logic) LSI에서는 유망시되고 있다. 제5 실시예에서는 도 13을 참조하여 상술한 제4 실시예와 마찬가지의 TI-Cell을 이용한 다이나믹형 메모리 셀의 어레이 및 그 주변 회로부를 SOI 기판 상에 혼재한 것으로, 주변 회로부에 고성능, 저소비 전력의 MOS 트랜지스터를 배치한 다이나믹형 메모리 LSI의 실현이 가능해진다.
도 18은 제5 실시예에 따른 TI-Cell의 채널 길이 방향의 단면 구조의 일례를 나타내고 있다. 도 19는 제5 실시예에 따른 Tl-Cell의 채널 폭 방향의 단면 구조의 일례를 나타내고 있다. 도 20은 도 19의 소자 분리 영역의 홈 내부에 매립되어 있는 도전체를 인출하여 컨택트를 취하는 구조의 일례를 나타내는 단면도이다.
도 18 및 도 19에 도시한 본 실시예의 MOS 트랜지스터는 도 14 및 도 15에 도시한 제4 실시예의 MOS 트랜지스터와 비교하여, 기본 구조는 변하지 않지만, 반도체 기판으로서 SOI(Silicon on Insulator)기판(60)이 이용되고 있는 점이 다르고, 그 외에는 동일하므로, 도 14 및 도 15에서와 대응하는 부분에는 도 14 및 도 15와 동일 부호를 병기하고 있다.
또, 도 20에서, TI-Cell 어레이 영역에 형성되어 있는 소자 분리 영역(20)의 홈 내부의 도전체(22)에 이어져 있는 전극 인출용 상부 배선(41)에 대하여, TI-Cell 어레이 영역의 주변 영역에서 상방으로부터 백게이트 전극(42)이 도전 플러그(43)를 개재하여 컨택트하도록 형성되어 있다.
〈제5 실시예의 변형예〉
도 21은 제5 실시예의 변형예에 따른 TI-Cell의 채널 폭 방향의 단면 구조의 일례를 나타내고 있다. 도 22는 도 21의 소자 분리 영역의 홈 내부에 매립되어 있는 도전체(22)를 인출하여 컨택트를 취하는 구조의 일례를 나타내는 단면도이다. 동일한 부분에는 동일 부호를 병기하고 있다.
도 21 및 도 22의 본 실시예의 MOS 트랜지스터는 도 19 및 도 20의 제5 실시예의 MOS 트랜지스터와 비교하여, (1) 도 22에 도시한 바와 같이, 지지용 반도체 기판(61)의 표층부에 웰 영역(64)이 형성되어 있는 점, (2) 도 21, 도 22에 도시한 바와 같이, 백게이트 전극용 도전체(22)가 기판(60)의 웰 영역(64)에 컨택트하고 있는 점이 다르고, 그 외에는 동일하다.
즉, 도 22에서, 각 소자 분리 영역(20)에 있어서의 도전체(22)를 덮는 산화막(21)은 상기 도전체(22)의 하면에서 개구되어 있다. 그리고, 도전체(22)는 이 개구부에서, 기판(60)의 웰 영역(64)과 접속되어 있다.
그리고, 백게이트 전극(42)으로부터, 도전 플러그(43) 및 주변 영역에서의 상기 소자 분리 영역(20) 내의 도전체(22)를 개재하여 웰 영역(64)까지의 통전로를 형성하고, 그에 따라 웰 영역(64)을 통해 트랜지스터 어레이 영역 및 주변 영역의 각 소자 분리 영역(20) 내의 도전체(22)에 공통으로 백게이트 전위를 제공하고 있다. 즉, 주변 영역에서의 소자 분리 영역(20)의 산화막(21)의 상부는 개구되어 있으며, 이 개구를 개재하여 도전 플러그(43)가 이 소자 분리 영역(20) 내의 도전체(22)에 접속되어 있다. 한편, 도전 플러그(43)에 백게이트 전극(42)이 접속될 때, 이에 의해, 백게이트 전극(42)이 도전 플러그(43) 및 주변 영역에서의 상기 소자 분리 영역(20) 내의 도전체(22)를 개재하여 웰 영역(64)에 전기적으로 접속되어 있다. 이에 의해, 백게이트 전극(42)으로부터, 웰 영역(64)을 개재하여 트랜지스터 어레이 영역 및 주변 영역의 각 소자 분리 영역(20) 내의 도전체(22)에 공통으로 백 게이트 전위를 제공할 수 있다.
본 실시예의 구조는 배선의 배치, 저항의 증가 등을 특별히 고려할 필요가 없기 때문에, 트랜지스터 어레이 영역 및 주변 영역의 어느 곳에서의 소자 분리 절연막 영역(20)의 홈 내부의 도전체(22)에도 동일한 백게이트 전위를 제공하는 것만으로 충분한 경우에는 유용하다.
〈제6 실시예〉
제6 실시예에서는 도 16을 참조하여 상술한 제4 실시예의 변형예와 마찬가지로 Tl-Cell이 규칙적으로 배열된 어레이를 갖고, 반도체 기판으로서 SOI 기판이 이용되고 있다.
도 23은 제5 실시예에 따른 TI-Cell의 채널 길이 방향의 단면 구조의 일례를 나타내고 있다.
도 23에 도시한 본 실시예의 MOS 트랜지스터는 도 17에 도시한 제4 실시예의 변형예의 MOS 트랜지스터와 비교하여, 기본 구조는 변하지 않지만, 반도체 기판으로서 SOI(Silicon on Insulator)기판(60)이 이용되고 있는 점이 다르고, 그 외에는 동일하므로, 도 17에서와 대응하는 부분에는 도 17과 동일 부호를 병기하고 있다.
〈제7 실시예〉
본 발명의 제7 실시예의 설명에 앞서, 도 24를 참조하면, 전기적으로 부유 상태인 반도체 장치에 대하여 설명하는 도 24의 반도체 장치는, SOI 기판 구조의 N 채널 MOS 트랜지스터로 구성되어 있는 DRAM 셀이다. 이 메모리 셀에서는 실리콘 기판(61) 상에 절연막(Box 산화막: 62)이 형성되고, 이 절연막(62) 상에 p형 실리콘층(63)이 형성된 SOI 기판이 이용되고 있다. 이 기판의 실리콘층(63) 상에, 게이트 산화막(13)을 개재하여 게이트 전극(15)이 형성되고, 게이트 전극(15)에 n형 소스, 드레인 영역(12, 11)이 자기 정합적으로 형성되어 있다.
소스, 드레인 영역(12, 11)은 절연막(62)에 도달하는 깊이까지 형성되어 있다. 따라서, p형 실리콘층(63)으로 이루어지는 채널 영역(14)은 인접 영역으로부터 그 채널 폭 방향(도면과 직교하는 방향)의 분리를 산화막으로 행하면, 채널 폭 방향의 측면은 그 산화막에 의해 절연 분리되고, 그 저면은 절연막(62)에 의해 절연 분리되고, 채널 길이 방향은 pn 접합에 의해 분리되어, 전기적으로 부유 상태로 된다.
이 메모리 셀을 복수, 매트릭스 형태로 배열하는 경우, 게이트(15)는 워드선 WL에 접속되고, 소스(12)는 고정 전위선(접지 전위선)에 접속되며, 드레인(11)은 비트선 BL에 접속된다.
이 DRAM 셀의 동작에 있어서는 인접 영역으로부터 분리된, 즉 전기적으로 부유 상태의, 채널 영역(14)의 전위 제어를 이용한다. 즉, DRAM 셀의 MOS 트랜지스터를 5극관 영역에서 동작시키고, 이에 의해, 드레인 영역(11)으로부터 채널 영역(14)으로 큰 전류를 흘려, 드레인 접합 근방에서 임팩트 이온화를 일으킨다. 이에 의해, 채널 영역(14)을 다수 캐리어인 정공을 유지한 제1 전위 상태로 설정할 수 있어, 이 상태를 예를 들면 데이터 "1" 상태로 한다. 한편, 드레인 영역(11)과 p형 실리콘층(63) 사이의 pn 접합을 순방향 바이어스하여, p형 실리콘층(63)을 보다 저전위로 한 상태를 데이터 "0" 상태로 한다. 소스 영역(12)은 고정 전위, 예를 들면 접지 전위로 유지된다.
데이터 "0", "1"은 채널 영역의 전위의 차로, 따라서 MOS 트랜지스터의 임계치 전압의 차로서 기억된다. 즉, 정공 축적에 의해 채널 영역의 전위가 높은 데이터 "1" 상태의 임계치 전압 Vth1은 데이터 "0" 상태의 임계치 전압 Vth0보다 낮다. 채널 영역에 다수 캐리어인 정공을 축적한 "1" 데이터 상태를 유지하기 위해서는 워드선에는 마이너스의 바이어스 전압을 인가할 필요가 있다. 이 데이터 유지 상태는 역 데이터의 기입 동작(소거)을 행하지 않는 한, 판독 동작을 행해도 변하지 않는다. 즉, 이 데이터 유지 상태는, 유지 데이터가 "0"이면 "1" 데이터를, 한편 유지 데이터가 "1"이면 "0" 데이터를, 기입하지 않는 한, 변하지 않는다. 즉, 커패시터의 전하 축적을 이용하는 1트랜지스터/1커패시터의 DRAM과 달리, 비파괴 판독이 가능하다.
데이터 판독의 방식은 몇 가지를 상정할 수 있다. 워드선 전위 VWL과 채널 영역 전위 VB의 관계는 데이터 "0", "1"과의 관계로 도 25와 같이 된다. 따라서, 예를 들면, 데이터 판독의 제1 방식은, 워드선 WL에 데이터 "0", "1" 각각의 임계치 전압 Vth0, Vth1의 중간 전위를 제공하여, "0" 데이터의 메모리 셀에서는 전류가 흐르지 않고, "1" 데이터의 메모리 셀에서는 전류가 흐르는 것을 이용한다. 구체적으로는, 예를 들면, 비트선 BL을 소정의 전위 VBL로 프리차지하고, 그 후 워드선 WL을 구동한다. 이에 의래, "0" 데이터인 경우, 비트선 프리차지 전위 VBL의 변화가 없고, "1" 데이터인 경우에는 프리차지 전위 VBL이 저하한다.
데이터 판독의 제2 방식은, 워드선 WL을 구동하고 나서, 비트선 BL에 전류를 공급하고, "0", "1"의 도통 정도에 응하여 비트선 전위의 상승 속도가 다른 것을 이용한다. 구체적으로는, 예를 들면, 비트선 BL을 0V로 프리차지하고, 워드선 WL을 구동하여, 비트선 전류를 공급한다. 이 때, 비트선의 전위 상승의 차를 더미 셀을 이용하여 검출함으로써, 데이터의 판별이 가능해진다.
본 발명에 있어서, 선택적으로 "0" 데이터를 기입하기 위해서는, 즉 복수의 메모리 셀 어레이 중에서 선택된 워드선 WL과 비트선 BL의 전위에 의해 선택된 메모리 셀의 채널 영역만으로부터 정공을 방출시키기 위해서는 워드선 WL과 채널 영역 사이의 용량 결합의 안정성이 본질적인 과제가 된다. 데이터 "1"에서 채널 영역에 정공이 축적된 상태는 워드선을 충분히 마이너스 방향으로 바이어스하여, 메모리 셀의 게이트·기판간 용량이 실질적으로 게이트 산화막 용량이 되는 상태(즉, 채널 영역의 표면에 공핍층이 형성되어 있지 않는 상태)로 유지될 필요가 있다.
도 24에는 SOI 구조를 이용함으로써, 부유 채널 영역을 갖는 MOS 트랜지스터로 이루어지는 메모리 셀을 나타내었지만, 도 26 및 도 27a∼도 27c에, SOI 기판을 이용하지 않고, 부유 채널 영역을 갖는 MOS 트랜지스터로 이루어지는 메모리 셀의 구성을 나타낸다. 도 26은 평면도이고, 도 27a, 도 27b 및 도 27c는, 각각 도 26의 ⅩⅩⅦA-ⅩⅩⅦA선, ⅩⅩⅦB-ⅩⅩⅦB선 및 ⅩⅩⅦC-ⅩⅩⅦC선 단면도이다.
즉, 본 실시예에서는, 메모리 셀은 종형 MOS 트랜지스터로 구성된다. p형 실리콘 기판(120)에 얕은 트렌치 분리(Shallow Trench Isolation)에 의해 소자 분리 영역에 소자 분리 절연막(121)이 매립되고, 이에 의해 소자 형성 영역이 구획된다. 이 소자 형성 영역의 일단부에 소자 분리 절연막(121)보다 깊은 트렌치(123)가 형성되어 있다. 또한, 소자 영역(122)인 소자 영역의 트렌치(123)에 노출되는 측면에 게이트 절연막(124)이 형성되어 있다. 트렌치(123)에는 게이트 전극(125)이 매립된다. 소자 영역(122)의 표면에는 n형의 드레인 영역(127)이 형성되어 있다. 또한, p형 실리콘 기판(120)의 소정 깊이 위치에, n형 소스 영역(128)이 형성되어 있어, 소자 영역(122)의 다른 면에 접하고 있다.
이와 같이, 소스 영역(128)과 소자 분리 절연막(121)에 의해 인접 영역으로부터 분리되어 부유 상태가 되는 소자 영역(122)을 갖는 종형 MOS 트랜지스터가 메모리 셀이 된다. 이 메모리 셀을 매트릭스 형상으로 복수 배열하여 메모리 셀 어레이를 구성하는 경우, 소스 영역(128)은 복수의 MOS 트랜지스터에 공통층으로서 형성된다. 그리고, 제1 방향(비트선 BL(131)에 교차하는 방향)으로 배열되는 MOS 트랜지스터의 게이트 전극(125)은 워드선 WL이 되는 메탈 배선(126)에 공통 접속된다. 제1 방향과 교차하는 제2 방향으로 배열되는 MOS 트랜지스터의 드레인 영역(127)은 층간 절연막(130) 상에 배치되는 비트선(BL: 131)에 접속된다.
여기까지 설명한 기본 DRAM 셀에서는 그 동작 원리 상, 데이터 "0", "1"의 임계치 전압 차를 얼마만큼 크게 할 수 있을지가 중요한 포인트가 된다. 상기한 바와 같이 게이트 전극(125)과 소자 영역(122)과의 용량 결합에 의해 채널 영역 전위를 제어함으로써, 데이터의 기입 특성 및 유지 특성이 결정되지만, 채널 영역 전위에 대하여 임계치 전압은 거의 그 평방근의 값이 효과적이기 때문에, "0", "1" 데이터 사이의 큰 임계치 전압 차를 실현하는 것은 용이하지 않다. 또한, 상술한 기입 동작에서는 "0" 기입의 메모리 셀은 3극관 동작하고, 채널이 형성되면 게이트 전극(125)과 채널 영역과는 용량 결합하지 않게 되어, 채널 영역 전위의 상승이 가능하지 않게 된다.
그래서, 본 실시예에 있어서는, 도 26 및 도 27a∼도 27c에서 설명한 기본 DRAM 셀 구조에 대하여 채널 형성에 이용되는 주 게이트 전극(제1 게이트 전극)과는 별도로, MOS 트랜지스터의 채널 영역에 용량 결합하여 채널 영역 전위를 제어하기 위한 보조 게이트 전극(제2 게이트 전극)을 설치한다. 제2 게이트 전극은 예를 들면, 제1 게이트 전극과 동기하여 구동한다. 이에 의해, 확실한 기입을 가능하게 하고, 또한 "0", "1" 데이터의 임계치 전압 차를 크게 할 수 있다. 또한, 제2 게이트 전극을, 예를 들면 소스 전위보다 낮은 고정 전위로서, 제2 게이트 전극측을 다수 캐리어 축적 상태로 유지함으로써, "0", "1" 데이터의 임계치 전압 차를 크게 할 수 있다.
도 28은 본 실시예에 따른 DRAM 셀인 종형 MOS 트랜지스터의 평면도이고, 도 29a, 도 29b 및 도 29c는 각각, 도 28의 ⅩⅩⅨA -ⅩⅩⅨA선, ⅩⅩⅨB-ⅩⅩⅨB선 및 ⅩⅩⅨC-ⅩⅩⅨC선 단면도이다.
p형 실리콘 기판(120)에, 얕은 트렌치 분리(Shallow Trench Isolation)에 의해 소자 분리 영역에 소자 분리 절연막(121)이 매립되고, 이에 의해 도 28에 일점쇄선으로 도시한 바와 같은 소자 형성 영역이 구획된다. 이 소자 형성 영역의 길이 방향의 양단부에 트렌치(123a, 123b)가 소자 분리 절연막(121)의 바닥부보다 깊게 형성되고, 이들 트렌치(123a, 123b)에 의해 협지된 영역(122)이 채널 영역이다. 그리고, 트렌치(123a, 123b)에 노출되는 소자 영역(122)의 서로 대향하는 측면에 각각 게이트 절연막(124)이 형성되어 있다. 또한, 트렌치(123a, 123b)에는 게이트 전극(125a, 125b)이 매립된다.
트렌치 형성과 게이트 전극(125a, 125b)의 매립 공정 전에, 이온 주입을 행함으로써, 소자 영역(122)의 바닥부에는 n형 소스 영역(128)이 형성된다. 또한, 소자 영역(122)의 표면에는 게이트 전극(125a, 125b)의 매립 공정 후에 이온 주입을 행하여 n형 드레인 영역(127)이 형성된다. 이렇게 하여, 두 개의 게이트 전극(125a, 125b)이 매립된 종형 MOS 트랜지스터로 메모리 셀이 구성된다.
게이트 전극(125a, 125b)은 각각 워드선 WL 및 백 워드선 BWL이 되는 메탈 배선(126a, 126b)에 접속된다. 이들 워드선 WL 및 백 워드선 BWL의 상부 및 측면은 실리콘 질화막(129)에 의해 덮인다. 또, 실제의 제조 공정에서는 후술하는 바와 같이, 게이트 전극(125a, 125b)이 되는 다결정 실리콘막을 트렌치(123a, 123b)를 매립한 후 다결정 실리콘막의 평탄화 처리를 하고, 또한 메탈 배선층 및 실리콘 질화막을 연속적으로 퇴적한 후, 이들 적층막을 패터닝함으로써, 워드선 WL 및 백 워드선 BWL이 형성된다.
이와 같이 형성된 MOS 트랜지스터 상에 층간 절연막(130)이 형성되고, 이 상에 비트선 BL(131)이 배치된다. 비트선(131)은 MOS 트랜지스터의 드레인 영역(127)에 접속된다.
도 28 및 도 29a∼도 29c에서 설명한 MOS 트랜지스터를 매트릭스 형상으로 복수개 배열한 메모리 셀 어레이의 구성은 도 30 및 도 31a∼도 31c와 같다. 도 30은 평면도이고, 도 31a, 도 31b 및 도 31c는 각각 도 30의 ⅩⅩⅩⅠA-ⅩⅩⅩⅠA선, ⅩⅩⅩⅠB-ⅩⅩⅩⅠB선 및 ⅩⅩⅩⅠC-ⅩⅩⅩⅠC선 단면도이다.
비트선(131)은 층간 절연막(130)에 개구한 비트선 컨택트홀에 매립된 다결정 실리콘으로 이루어지는 컨택트 플러그(41)를 통해 n형의 드레인 영역(127)에 접속되어 있다.
이 메모리 셀 어레이에서는 소자 형성 영역의 비트선 방향의 양단부에 트렌치(123a, 123b)가 형성되고, 여기에 게이트 전극(125a, 125b)이 매립되어 하나의 MOS 트랜지스터가 구성된다. 이 경우, 도 30에 도시한 바와 같이, 비트선 BL, 워드선 WL, 백 워드선 BWL의 라인/스페이스를 최소 가공 치수 F로 형성하였다고 하면, 단위 DRAM 셀은 도 30에 파선으로 도시한 바와 같이 8F2의 면적이 된다.
이 메모리 셀 어레이 구성의 경우, 비트선 방향을 따라 배열하는 복수의 메모리 셀에 대하여, 각각 쌍을 이루는 워드선 WL과 백 워드선 BWL이 설치된다. 따라서, 워드선 WL의 구동과 동기하여 백 워드선 BWL을 구동하여, 각 MOS 트랜지스터의 채널 영역의 전위를 제어할 수 있다. 즉, 워드선 WL을 마이너스 전위로 하여 "1" 데이터를 유지할 때, 그 워드선 WL과 쌍을 이루는 백 워드선 BWL에도 마이너스 전위를 제공함으로써, "1" 데이터의 유지 상태를 양호하게 유지할 수 있다. 워드선 WL의 전위를 상승시켜서 데이터 기입을 행하는 경우에는 백 워드선 BWL도 상승시킴으로써, 용량 결합에 의해 채널 영역 전위를 상승시킬 수 있어, 확실한 데이터 기입을 가능하게 한다. "0" 데이터 기입의 경우에는 워드선 WL측에 채널이 형성되어도, 백 워드선 BWL에 의해 채널 영역 전위를 높게 할 수 있기 때문에, 확실한 "0" 데이터 기입을 할 수 있다. 이상에 의해, 임계치 전압 차가 큰 "0", "1" 데이터 기억이 가능하게 된다.
또한, 비선택의 워드선 WL에는 마이너스 전위를 제공하여 데이터 유지를 행하지만, 이 때 그 워드선 WL과 쌍을 이루는 백 워드선 BWL도 마이너스 전위로 함으로써, 채널 영역 전위를 낮게 제어하고 있기 때문에, 동일한 비트선을 따른 다른 메모리 셀에 "0" 데이터 기입을 행하는 경우에, "1" 데이터를 유지하는 비선택 셀에서의 데이터 파괴도 확실하게 방지된다.
본 실시예에서는 소자 분리 절연막(121)으로 구획된 하나의 소자 형성 영역에 하나의 MOS 트랜지스터를 형성하였지만, 소자 분리 절연막(121)으로 구획된 하나의 소자 형성 영역 내에, 백 워드선 BWL에 접속되는 게이트 전극을 공유하여 두 개의 MOS 트랜지스터를 형성할 수도 있다. 이 경우의 메모리 셀 어레이의 구성을 도 32 및 도 33a∼도 33c에 도시한다. 도 32는 평면도이고, 도 33a는 그 ⅩⅩⅩⅢA-ⅩⅩⅩⅢA 단면도, 도 33b는 그 ⅩⅩⅩⅢB-ⅩⅩⅩⅢB 단면도, 도 33c는 그 ⅩⅩⅩⅢC-ⅩⅩⅩⅢC 단면도와 동일하다.
본 실시예의 경우, 소자 분리 절연막(121)으로 구획된 소자 형성 영역의 길이 방향(비트선 방향)의 양단부에 트렌치(123a, 123a)가 형성되고, 중앙부에도 트렌치(123b)가 형성된다. 이들 3개의 트렌치(123a, 123b, 123a)에 의해 협지된 두 개의 영역이, 두 개의 MOS 트랜지스터의 소자 영역(122)이 된다. 중앙부의 트렌치(123b)에는 두 개의 MOS 트랜지스터에 공유되는 공유 게이트 전극(125b)이 매립되고, 양단부의 트렌치(123a)에는 두 개의 MOS 트랜지스터의 각각의 게이트 전극(125a)이 매립된다. 그리고, 공유 게이트 전극(125b)은 두개의 MOS 트랜지스터의 공통 백 워드선 BWL에 접속되고, 게이트 전극(125a)은 각각 독립된 워드선 WL에 접속된다.
그 외에는, 도 30 및 도 31a∼도 31c의 구성과 동일하고, 도 30 및 도 31a∼도 31c의 구성과 대응하는 부분에 동일한 부호를 병기하여 상세한 설명은 생략한다.
도 32 및 도 33a∼도 33c에 도시한 본 실시예의 경우, 2개의 워드선 WL 사이에 공유의 백 워드선 BWL이 배치되므로, 백 워드선 BWL을 선택된 워드선 WL과 동기하여 구동하면, 비선택 워드선을 따른 메모리 셀의 데이터 파괴의 원인이 된다. 이를 회피하기 위해서, 본 실시예의 경우, 백 워드선 BWL은, 예를 들면 마이너스의 고정 전위로 설정하여 동작시킨다. 이에 의해, MOS 트랜지스터의 채널 영역의 백 워드선 BWL측을 반전층이 형성되지 않는 다수 캐리어 축적 상태(어큐물레이션 상태)로 유지하고, 이에 의해 워드선 WL에 의한 채널 영역의 전위 제어를 행할 수 있다.
또한, 본 실시예의 경우, 도 32에 도시한 바와 같이, 비트선 BL, 워드선 WL과 백 워드선 BWL의 라인/스페이스를 최소 가공 치수 F로 형성하였다고 하면, 단위 DRAM 셀은 도 32에 파선으로 도시한 바와 같이, 6F2의 면적이 된다.
다음으로, 도 32 및 도 33a∼도 33c의 메모리 셀 어레이의 제조 공정을, 도 34a, 도 34b∼도 40a, 도 40b를 참조하여 설명한다. 도 34a, 도 34b∼도 40a, 도 40b는 각각, 제조 공정 중에 있어서의 도 32의 ⅩⅩⅩⅢA-ⅩⅩⅩⅢA 단면 및 ⅩⅩⅩⅢB-ⅩⅩⅩⅢB 단면을 나타내고 있다.
도 34a 및 도 34b에 도시한 바와 같이, p형 실리콘 기판(120)에 버퍼 산화막(151) 및 실리콘 질화막(152)을 퇴적하고, 이를 리소그래피 공정과 RIE 공정에 의해 패터닝하여 소자 형성 영역을 덮는 마스크를 형성한다. 이 마스크를 이용하여 실리콘 기판(120)을 RIE에 의해 에칭하고, 소자 형성 영역을 구획하도록 소자 분리 홈(53)을 형성한다.
이어서, 도 35a 및 도 35b에 도시한 바와 같이, 소자 분리 홈(153)에 실리콘 산화막 등의 소자 분리 절연막(121)을 매립한다. 다음으로, 고 가속 에너지의 이온 주입을 행하고, 도 36a 및 도 36b에 도시한 바와 같이, 소자 분리 절연막(121)의 아래를 통하여 셀 어레이 영역 전체에 연속하는 n형 소스 영역(128)을 형성한다. 또한, 소스 영역(128)의 상부의 채널 영역이 되는 영역에, 필요에 따라 임계치 제어를 위한 이온 주입을 행한다.
계속해서, 도 37a 및 도 37b에 도시한 바와 같이, 실리콘 질화막(154)에 의한 마스크를 형성하고, 실리콘 기판(120)을 RlE에 의해 에칭하여, 하나의 소자 형성 영역의 양단부와 중앙부에 트렌치(123a, 123b)를 형성한다. 트렌치(123a, 123b)의 깊이는 적어도 소스 영역(128)에 도달하는 깊이로 한다. 도 37a의 경우, 트렌치(123a, 123b)는 소자 분리 절연막(121)의 저면보다는 깊고, 또한 소스 영역(128) 내의 깊이로 하고 있다. 이에 의해, 하나의 소자 형성 영역 내에, 두 개의 소자 영역(122)이 형성된 것으로 된다. 소자 영역(122)의 워드선 WL 방향의 양면은 도 37b에 도시한 바와 같이 소자 분리 절연막(121)에 접하고, 비트선 BL 방향의 측면이 도 37a에 도시한 바와 같이 트렌치(123a, 123b)에 노출된다.
다음으로, 실리콘 질화막(154)을 제거하여, 도 38a 및 도 38b에 도시한 바와 같이, 트렌치(123a, 123b)에 노출되는 소자 영역(122)의 측면에 게이트 절연막(124)을 형성한다. 그리고, 게이트 전극이 되는 다결정 실리콘막(125)을 트렌치(123a, 123b)에 매립하고, 또한 평탄화하며, WSi 등의 메탈 배선층(126)을 퇴적하고, 그 위에 실리콘 질화막(129a)을 퇴적한다. 그리고, 이들 실리콘 질화막(129a), 메탈 배선층(126) 및 다결정 실리콘막(125)을 패터닝하고, 도 39a 및 도 39b에 도시한 바와 같이 각 트렌치(123a, 123b)에 매립된 다결정 실리콘 게이트 전극(125a, 125b), 이를 워드선 WL 및 백 워드선 BWL로서 공통 접속하는 메탈 배선(126a, 126b)을 형성한다.
다음으로, 도 40a 및 도 40b에 도시한 바와 같이 실리콘 질화막(129b)을 퇴적하고, 이를 RIE에 의해 에칭하여, 워드선 WL 및 백 워드선 BWL의 측벽에 남긴다. 그리고, 이온 주입을 행하여, 각 소자 영역(122)의 표면에 n형 드레인 영역(127)을 형성한다.
이 후, 제조 공정도는 도시하지 않지만, 도 33a∼도 33c에 도시한 바와 같이 층간 절연막(130)을 퇴적하고, 비트선 컨택트홀 형성, 다결정 실리콘 플러그(141)의 매립, 비트선(131)의 형성을 행한다. 이와 같이 하여, 도 32 및 도 33a 및 도 33c에 도시한 바와 같은 구성의 반도체 장치가 제조된다.
이상으로, 도 34a, 도 34b∼도 40a, 도 40b를 참조하여, 백 워드선 BWL을 인접 셀에서 공유하는 방식의 셀 어레이(도 32 및 도 33a 내지 및 도 33c)에 대하여 제조 공정을 설명하였지만, 도 30 및 도 31a∼도 31c에 도시한, 셀마다 백 워드선 BWL을 설치하는 방식의 경우도, 마찬가지의 제조 공정을 적용할 수 있다.
도 30 및 도 31a∼도 31c에 도시한 바와 같은 구성 및 도 32, 도 33a 및 도 33c에 도시한 바와 같은 구성에서는 게이트 전극 매립의 트렌치(123a, 123b)와 이에 의해 협지되는 소자 영역(122)의 폭을 동일하게 하였다. 여기서는 미세화가 보다 진행된 경우에, 소자 영역(122)의 폭을 충분히 확보할 수 없게 될 가능성이 있다. 또한, 비트선 컨택트는 워드선 WL 및 백 워드선 BWL의 주위를 실리콘 질화막(129)으로 덮어 둠으로써, 워드선 WL 및 백 워드선 BWL에 자기 정합되어 형성되지만, 워드선 WL 및 백 워드선 BWL의 리소그래피 공정에서 마스크의 오정렬이 있으면, 비트선 컨택트 위치가 어긋나, 비트선(131)과 게이트 전극(125a, 125b)의 단락 사고의 원인으로도 된다.
이 문제에 대해서는 트렌치(123a, 123b)의 폭을 소자 영역(122)의 폭보다 좁게 하는 것이 유효하다. 예를 들면, 도 31a의 단면 구조에 대하여, 트렌치(123a, 123b)의 비트선 BL 방향의 폭 W1을 좁게 한 경우의 단면 구조를 나타내면, 도 41과 같이 된다. 도 41의 구조에서는 소자 영역(122)의 폭 W2를 트렌치(123a, 123b)의 폭 W1보다 충분히 크게 확보하고 있다. 그리고, 오정렬에 기인한 비트선(131)과 게이트 전극(125a, 125b)의 단락 사고를 방지할 수 있다.
마찬가지의 구조는 백 워드선 BWL을 인접하는 셀에서 공유하는 경우에도 유효하다. 그 구조를 도 33a의 단면에 대응시켜, 도 42에 도시하였다. 소자 영역(122)의 폭 W2를 트렌치(123a, 123b)의 폭 W1보다 충분히 크게 확보하고 있다.
또한, 도 30 및 도 31a∼도 31c에 도시한 바와 같은 구성 및 도 32, 도 33a 및 도 33c에 도시한 바와 같은 구성에 있어서는 워드선 WL측의 게이트 절연막(124)과 백 워드선 BWL측의 게이트 절연막(124)은 동일한 막 두께로 하였지만, 양자의 게이트 절연막을 별도로 형성하여, 각각을 최적 막 두께로 할 수 있다. 예를 들면, 도 43은 도 33a에 대하여, 백 워드선 BWL측의 게이트 절연막(124b)을 워드선 WL측의 게이트 절연막(124a)보다 두껍게 형성한 예를 나타내고 있다. 백 워드선 BWL측의 게이트 절연막(124b)의 두께는 채널 영역에 대한 용량 결합의 크기를 최적화하도록 선택된다.
본 발명은 상기 실시예에 한정되지 않는다. 예를 들면, 실시예에서는 n 채널 MOS 트랜지스터를 이용하였지만, p 채널 MOS 트랜지스터를 이용하여 마찬가지의 DRAM을 구성할 수 있다.
또한, 실시예에서는 소스 영역을 이온 주입에 의해 형성하였지만, 예를 들면 n형 확산층 상에 p형 에피택셜 성장층을 형성한 에피택셜 기판을 이용하면, 소스 영역의 이온 주입 공정은 불필요하게 된다.
이상 설명한 바와 같이, 본 발명의 범위 내에서 여러가지의 실시예를 상정할 수 있다.
본 발명에 따르면, 비교적 용이한 가공법에 의해 MOS 트랜지스터의 채널 영역의 공핍화, MOS 트랜지스터의 기판 영역의 부유 채널 영역화가 실현 가능하게 되어 MOS 트랜지스터의 특성의 향상을 기대할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 MOS 트랜지스터의 평면 레이아웃의 일례를 나타내는 도면.
도 2는 도 1의 Ⅱ-Ⅱ선을 따른 채널 길이 방향의 단면도.
도 3은 도 1의 Ⅲ-Ⅲ선을 따른 채널 폭 방향의 단면도.
도 4는 도 3의 STI(Shallow Trench Isolation)의 소자 분리 영역의 홈 내부에 매립되어 있는 다결정 실리콘을 인출하여 컨택트를 취하는 구조의 일례를 나타내는 단면도.
도 5는 제1 실시예의 변형예에 따른 MOS 트랜지스터의 채널 폭 방향을 나타내는 단면도.
도 6은 제2 실시예에 따른 MOS 트랜지스터의 채널 길이 방향을 나타내는 단면도.
도 7은 제2 실시예에 따른 MOS 트랜지스터의 채널 폭 방향을 따른 일례를 나타내는 단면도.
도 8은 도 7의 소자 분리 영역의 홈 내부에 매립되어 있는 다결정 실리콘을 인출하여 컨택트를 취하는 구조의 일례를 나타내는 단면도.
도 9는 제2 실시예의 변형예에 따른 MOS 트랜지스터의 채널 폭 방향을 나타내는 단면도.
도 10은 제3 실시예에 따른 MOS 트랜지스터의 채널 폭 방향을 나타내는 단면도.
도 11은 도 10의 소자 분리 영역의 홈 내부에 매립되어 있는 다결정 실리콘을 인출하여 컨택트를 취하는 구조의 일례를 나타내는 단면도.
도 12는 제3 실시예의 변형예에 따른 MOS 트랜지스터의 채널 폭 방향을 나타내는 단면도.
도 13은 제4 실시예에 따른 TI-Cell의 어레이의 평면 레이아웃의 일례를 나타내는 도면.
도 14는 도 13의 ⅩⅣA-ⅩⅣA선을 따른 TI-Cell의 채널 길이 방향(비트선 평행 방향)의 단면도.
도 15는 도 13의 ⅩⅤB-ⅩⅤB선을 따른 TI-Cell의 채널 폭 방향(게이트 평행 방향)의 단면도.
도 16은 제4 실시예의 변형예에 있어서의 TI-Cell의 어레이의 평면 레이아웃의 일례를 나타내는 도면.
도 17은 도 16의 ⅩⅦ-ⅩⅦ선을 따른 TI-Cell의 채널 길이 방향(비트선 평행 방향)의 단면도.
도 18은 제5 실시예에 있어서의 TI-Cell의 채널 길이 방향을 따른 단면도.
도 19는 제5 실시예에 있어서의 TI-Cell의 채널 폭 방향을 따른 단면도.
도 20은 도 19의 소자 분리 영역의 홈 내부에 매립되어 있는 다결정 실리콘을 인출하여 컨택트를 취하는 구조의 일례를 나타내는 단면도.
도 21은 제5 실시예의 변형예에 있어서의 TI-Cell의 채널 폭 방향을 따른 단면도.
도 22는 도 21의 소자 분리 영역의 홈 내부에 매립되어 있는 다결정 실리콘을 인출하여 컨택트를 취하는 구조의 일례를 나타내는 단면도.
도 23은 제6 실시예에 있어서의 TI-Cell의 채널 길이 방향의 단면도.
도 24는 본 발명의 DRAM 셀의 원리 구조를 SOI 기판을 이용하여 설명하는 단면도.
도 25는 동 DRAM 셀의 동작 원리를 설명하기 위한 특성도.
도 26은 SOI 기판을 이용하지 않는 본 발명의 DRAM 셀의 원리 구조를 설명하는 평면도.
도 27a는 도 26의 ⅩⅩⅦA-ⅩⅩⅦA 단면도.
도 27b는 도 26의 ⅩⅩⅦB-ⅩⅩⅦB 단면도.
도 27c는 도 26의 ⅩⅩⅦC-ⅩⅩⅦC 단면도.
도 28은 본 발명의 실시예에 따른 DRAM 셀의 구성을 나타내는 평면도.
도 29a는 도 28의 ⅩⅩⅧA-ⅩⅩⅧA 단면도.
도 29b는 도 28의 ⅩⅩⅧB-ⅩⅩⅧB 단면도.
도 29c는 도 28의 ⅩⅩⅧC-ⅩⅩⅧC 단면도.
도 30은 본 발명의 실시예에 따른 DRAM 셀 어레이의 구성을 나타내는 평면도.
도 31a는 도 30의 ⅩⅩⅩⅠA-ⅩⅩⅩⅠA 단면도.
도 31b는 도 30의 ⅩⅩⅩⅠB-ⅩⅩⅩⅠB 단면도.
도 31c는 도 30의 ⅩⅩⅩⅠC-ⅩⅩⅩⅠC 단면도.
도 32는 본 발명의 다른 실시예에 따른 DRAM 셀 어레이의 구성을 나타내는 평면도.
도 33a는 도 32의 ⅩⅩⅩⅢA-ⅩⅩⅩⅢA 단면도.
도 33b는 도 32의 ⅩⅩⅩⅢB-ⅩⅩⅩⅢB 단면도.
도 33c는 도 32의 ⅩⅩⅩⅢC-ⅩⅩⅩⅢC 단면도.
도 34a는 도 32의 ⅩⅩⅩⅢA-ⅩⅩⅩⅢA 단면에서의 소자 분리 홈 형성 공정을 나타내는 도면.
도 34b는 도 32의 ⅩⅩⅩⅢB-ⅩⅩⅩⅢB 단면에서의 소자 분리 홈 형성 공정을 나타내는 도면.
도 35a는 도 32의 ⅩⅩⅩⅢA-ⅩⅩⅩⅢA 단면에서의 소자 분리 절연막 매립 공정을 나타내는 도면.
도 35b는 도 32의 ⅩⅩⅩⅢB-ⅩⅩⅩⅢB 단면에서의 소자 분리 절연막 매립 공정을 나타내는 도면.
도 36a는 도 32의 XⅩⅩⅩⅢA-ⅩⅩⅩⅢA 단면에서의 소스 확산층 형성 공정을 나타내는 도면.
도 36b는 도 32의 ⅩⅩⅩⅢB-ⅩⅩⅩⅢB 단면에서의 소스 확산층 형성 공정을 나타내는 도면.
도 37a는 도 32의 ⅩⅩⅩⅢA-ⅩⅩⅩⅢA 단면에서의 게이트 매립용 트렌치 형성 공정을 나타내는 도면.
도 37b는 도 32의 ⅩⅩⅩⅢB-ⅩⅩⅩⅢB 단면에서의 게이트 매립용 트렌치 형성 공정을 나타내는 도면.
도 38a는 도 32의 ⅩⅩⅩⅢA-ⅩⅩⅩⅢA 단면에서의 게이트 매립 공정을 나타내는 도면.
도 38b는 도 32의 ⅩⅩⅩⅢB-ⅩⅩⅩⅢB 단면에서의 게이트 매립 공정을 나타내는 도면.
도 39a는 도 32의 ⅩⅩⅩⅢA-ⅩⅩⅩⅢA 단면에서의 워드선 및 백 워드선의 패터닝 공정을 나타내는 도면.
도 39b는 도 32의 ⅩⅩⅩⅢB-ⅩⅩⅩⅢB 단면에서의 워드선 및 백 워드선의 패터닝 공정을 나타내는 도면.
도 40a는 도 32의 ⅩⅩⅩⅢA-ⅩⅩⅩⅢA 단면에서의 워드선 및 백 워드선의 측벽 절연막 형성과 드레인 확산층 형성 공정을 나타내는 도면.
도 40b는 도 32의 ⅩⅩⅩⅢB-ⅩⅩⅩⅢB 단면에서의 워드선 및 백 워드선의 측벽 절연막 형성과 드레인 확산층 형성 공정을 나타내는 도면.
도 41은 다른 실시예에 있어서의 도 31a에 대응하는 단면도.
도 42는 다른 실시예에 있어서의 도 33a에 대응하는 단면도.
도 43은 다른 실시예에 따른 도 33a에 대응하는 단면도.
도 44는 더블 게이트 디바이스 구조의 종래예를 나타내는 단면도.
도 45는 더블 게이트 디바이스 구조의 다른 종래예를 나타내는 단면도.
도 46a는 공지의 TI-Cell의 단면 구조를 나타내는 도면.
도 46b는 도 46a에 도시한 공지의 TI-Cell의 기판 영역 평면 내의 전위 분포를 나타내는 도면.
도 46c는 도 46a에 도시한 TI-Cell의 기판 영역 깊이 방향의 전위 분포를 나타내는 도면.
도 46d는 도 46a에 도시한 TI-Cell의 기판 영역 깊이 방향의 불순물 농도 분포를 나타내는 도면.
도 47a는 종래의 1트랜지스터·1커패시터로 이루어지는 메모리 셀로 어레이가 구성된 다이나믹형 메모리(1-T DRAM)의 전류 패스를 나타내는 회로도.
도 47b는 도 46a에 도시한 TI-Cell로 어레이가 구성된 다이나믹형 메모리(TI DRAM)의 전류 패스를 나타내는 회로도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판
11 : 드레인 영역
12 : 소스 영역
14 : 채널 영역
15 : 게이트 전극
16 : 게이트 보호막
17 : 층간 절연막
18 : 드레인 배선
18a : 드레인 컨택트부
19 : 소스 배선
19a : 소스 컨택트부
20 : 소자 분리 영역
22 : 도전체
22a : 컨택트부

Claims (29)

  1. 반도체 기판과,
    상기 반도체 기판의 표층부에 형성된 MOS 트랜지스터의 드레인·소스 영역과,
    상기 반도체 기판의 상기 드레인·소스 영역 사이의 채널 영역의 표면 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극과,
    상기 반도체 기판의 표층부에 형성된 복수의 홈의 내벽에 절연막이 형성되어 이루어지고, 상기 드레인·소스 영역용의 채널폭의 양측으로부터 삽입된 홈형 소자 분리 영역과,
    상기 복수의 홈형 소자 분리 영역 중 적어도 일부의 홈형 소자 분리 영역의 상기 홈 내부에 매립되고, 소정의 전압이 인가됨으로써 상기 MOS 트랜지스터의 상기 채널 영역의 아래 영역을 공핍화하는 백게이트 전극용 도전체를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 도전체의 상부에 접속된 상부 배선을 더 구비하는 반도체 장치.
  3. 제2항에 있어서,
    상기 상부 배선은 상기 MOS 트랜지스터의 주변 영역 위에까지 연장하고 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 MOS 트랜지스터는, 상기 채널 영역을 제1 전위로 설정한 제1 데이터와 제2 전위로 설정한 제2 데이터를 다이나믹하게 기억하고, 상기 제1 데이터는, 상기 채널 영역과 상기 드레인 영역과의 접합 근방에서 임팩트 이온화를 발생시키는 것에 의해 기입되고, 상기 제2 데이터는, 상기 제1 게이트 전극과의 사이의 용량 접합에 의해 소정 전위가 부여된 상기 채널 영역과 상기 드레인 영역과의 사이에 순방향 바이어스를 부여하는 것에 의해 기입되는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 홈형 소자 분리 영역의 홈 내벽에 형성된 절연막은 상기 게이트 절연막보다 두꺼운 반도체 장치.
  6. 지지 기판 상에 형성된 절연막 상에 실리콘 층이 형성된 SOI 기판과,
    상기 SOI 기판의 표층부에 형성된 MOS 트랜지스터의 드레인·소스 영역과,
    상기 반도체 기판의 상기 드레인·소스 영역 사이의 채널 영역의 표면 상에 형성된 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극과,
    상기 반도체 기판의 표층부에 형성된 복수의 홈의 내벽에 절연막이 형성되어 이루어지는 복수의 홈형 소자 분리 영역과,
    상기 복수의 홈형 소자 분리 영역 중 적어도 일부의 홈형 소자 분리 영역의 상기 내부에 매립되고, 소정의 전압이 인가되는 것에 의해서 상기 MOS 트랜지스터의 상기 채널 영역 아래의 영역을 공핍화하는 백 게이트 전극용의 도전체와,
    상기 SOI 기판의 지지 기판의 표층부에 형성되고, 상기 도전체의 하면이 접속되어 있는 웰 영역을 구비하고,
    상기 홈형 소자 분리 영역의 홈 내벽에 형성된 상기 절연막은 상기 도전체의 상면 위에까지 형성되어 있는 상기 웰 영역 상면을 덮고 있는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 도전체의 상부에 접속된 상부 배선을 더 구비하는 반도체 장치.
  8. 제7항에 있어서,
    상기 상부 배선은 상기 MOS 트랜지스터의 주변 영역 위에까지 연장하고 있는 것을 특징으로 하는 반도체 장치.
  9. 제6항에 있어서,
    상기 MOS 트랜지스터는, 상기 채널 영역을 제1 전위로 설정한 제1 데이터와 제2 전위로 설정한 제2 데이터를 다이나믹하게 기억하고, 상기 제1 데이터는, 상기 채널 영역과 상기 드레인 영역의 접합 근방에서 임팩트 이온화를 발생시키는 것에 의해 기입되고, 상기 제2 데이터는, 상기 제1 게이트 전극과의 사이의 용량 접합에 의해 소정 전위가 부여된 상기 채널 영역과 상기 드레인 영역과의 사이에 순방향 바이어스를 부여하는 것에 의해 기입되는 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판 상에 형성된 메모리 셀용의 복수의 MOS 트랜지스터의 배열을 포함하는 메모리 셀 어레이와,
    상기 반도체 기판 상에 형성된 주변 회로 영역과,
    상기 메모리 셀 어레이 및 주변 회로 영역의 각각에 있어서 상기 반도체 기판의 표층부에 형성된 홈의 내벽에 절연막이 형성되어 이루어지는 복수의 홈형 소자 분리 영역과,
    상기 메모리 셀 어레이 및 주변 회로 영역에서의 복수의 상기 홈형 소자 분리 영역 중 적어도 일부의 홈형 소자 분리 영역의 홈 내부에 매립되고, 소정의 전압이 인가됨으로써 상기 MOS 트랜지스터의 채널 영역의 아래 영역을 공핍화하는 백게이트 전극용 도전체를 구비하는 반도체 장치.
  11. 제10항에 있어서,
    상기 메모리 셀 어레이에 있어서의 복수의 홈형 소자 분리 영역은 상기 MOS 트랜지스터의 드레인·소스 영역 사이의 채널 영역을 채널 폭의 양측에서 협지하고,
    상기 도전체는 상기 채널 폭의 양측에 형성된 홈형 소자 분리 영역 중 적어도 한쪽의 홈 내부에 매립되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 메모리 셀 어레이 및 주변 회로 영역의 각각에 형성되어 있는 상기 홈형 소자 분리 영역 중, 상기 메모리 셀 어레이에 형성되어 있는 홈형 소자 분리 영역만 홈 내부에 상기 도전체가 매립되어 있는 반도체 장치.
  13. 제10항에 있어서,
    상기 도전체의 상부에 컨택트를 통해 접속되는 인출 배선을 더 구비하는 반도체 장치.
  14. 제10항에 있어서,
    상기 반도체 기판은 지지 기판 상에 형성된 절연막 상에 실리콘층이 형성된 SOI 기판인 것을 특징으로 하는 반도체 장치.
  15. 제10항에 있어서,
    상기 반도체 기판은 지지 기판 상에 형성된 절연막 상에 실리콘층이 형성된 SOI 기판이며, 상기 SOI 기판의 지지 기판의 표층부에 웰 영역이 형성되어 있고, 상기 도전체의 하면이 상기 웰 영역에 접속되어 있으며, 상기 홈형 소자 분리 영역의 홈 내벽에 형성된 상기 절연막이 상기 도전체의 상부에까지 형성되어 이 상부를 덮고 있는 반도체 장치.
  16. 제15항에 있어서,
    상기 웰 영역에 도통하는 컨택트가 상기 메모리 셀 어레이의 주위의 컨택트 영역에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제10항에 있어서,
    상기 MOS 트랜지스터는, 상기 채널 영역을 제1의 전위로 설정한 제1 데이터와 제2의 전위로 설정한 제2 데이터를 다이나믹하게 기억하고, 상기 제1 데이터는, 상기 채널 영역과 상기 드레인 영역의 접합 근방에서 임팩트 이온화를 발생시키는 것에 의해 기입되고, 상기 제2 데이터는, 상기 제1 게이트 전극과의 사이의 용량 접합에 의해 소정 전위가 부여된 상기 채널 영역과 상기 드레인 영역 사이에 순방향 바이어스를 부여하는 것에 의해 기입되는 것을 특징으로 하는 반도체 장치.
  18. 반도체 기판과,
    상기 반도체 기판에 구획된 채널 영역이 되는 제1 도전형 소자 영역과,
    상기 소자 영역을 끼고 형성된 제1 및 제2 트렌치에 매립되어 상기 소자 영역의 측면에 대향하는 제1 및 제2 게이트 전극과,
    상기 소자 영역과 제1 및 제2 게이트 전극과의 사이에 설치된 제1 및 제2 게이트 절연막과,
    상기 소자 영역의 표면에 형성된 제2 도전형 드레인 영역과,
    상기 반도체 기판의 소정 깊이 위치에 매립된 제2 도전형 소스 영역을 구비한 종형 MOS 트랜지스터를 포함하며,
    상기 채널 영역을 제1 전위로 설정한 제1 데이터와 제2 전위로 설정한 제2 데이터를 다이나믹하게 기억하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 MOS 트랜지스터는 소자 분리 절연막에 의해 구획되어 복수 개가 매트릭스 형상으로 배열되고, 상기 소스 영역은 매트릭스 배열된 상기 복수개의 상기 MOS 트랜지스터의 공유 영역이며, 제1 방향으로 배열되는 복수의 MOS 트랜지스터의 드레인 영역이 비트선에 접속되고, 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 MOS 트랜지스터의 제1 게이트 전극이 워드선에, 제2 게이트 전극이 백 워드선에 각각 접속되어 있는 반도체 메모리 장치.
  20. 제18항에 있어서,
    상기 제1 및 제2 트렌치는 소자 형성 영역의 비트선 방향의 양단부에 형성되어 있고, 상기 제1 및 제2 트렌치 내에 상기 제1 및 제2 게이트 전극이 매립되어 있는 반도체 메모리 장치.
  21. 제19항에 있어서,
    상기 백 워드선은 워드선과 동기하여 구동되어, 상기 채널 영역의 전위를 제어하는 반도체 메모리 장치.
  22. 제18항에 있어서,
    상기 MOS 트랜지스터의 상기 채널 영역은 전기적으로 부유 상태인 반도체 메모리 장치.
  23. 삭제
  24. 제18항에 있어서,
    상기 제1 데이터는 상기 채널 영역과 상기 드레인 영역과의 접합 근방에서 임팩트 이온화를 발생시킴으로써 기입되고, 상기 제2 데이터는 상기 제1 게이트 전극 사이의 용량 결합에 의해 소정 전위가 제공된 상기 채널 영역과 상기 드레인 영역과의 사이에 순방향 바이어스를 제공함으로써 기입되는 반도체 메모리 장치.
  25. 제19항에 있어서,
    상기 소자 분리 절연막에 의해 구획된 각 소자 형성 영역에서, 그 비트선 방향의 양단부에 상기 제1 및 제2 트렌치가 형성되고, 중앙부에 제3 트렌치가 형성되어 상기 소자 형성 영역을 그 비트선 방향으로 분리하고, 양단부의 상기 제1 및 제2 트렌치에 각각 상기 제1 및 제2 게이트 전극이 매립되고, 중앙부의 제3 트렌치에 제3 게이트 전극이 매립되고, 상기 제3 게이트 전극이 상기 분리된 소자 형성 영역의 공통 게이트 전극으로 되어 있는 반도체 메모리 장치.
  26. 제25항에 있어서,
    상기 공통 게이트 전극으로 되어 있는 상기 제3 게이트의 전극에 접속되는 백 워드선은 상기 비트선 방향에서 상기 분리된 소자 형성 영역의 공통 백 워드선으로 되어 있고, 상기 제3 게이트 전극에는 그 대향하는 측면을 다수 캐리어 축적 상태로 유지하는 고정 전위가 제공되는 반도체 메모리 장치.
  27. 반도체 기판에 소자 분리 절연막에 의해 구획된 소자 형성 영역을 형성하는 공정과,
    상기 반도체 기판에 불순물을 이온 주입하여, 상기 소자 형성 영역의 바닥부에 접하는 소스 영역을 형성하는 공정과,
    상기 소자 형성 영역에, 소정 거리를 두고 적어도 두 개의 트렌치를 형성하는 공정과,
    상기 두 개의 트렌치에 협지된 소자 영역의 측면에 게이트 절연막을 형성하는 공정과,
    상기 각 트렌치에 제1 및 제2 게이트 전극을 매립하는 공정과,
    상기 소자 영역의 표면에 드레인 영역을 형성하는 공정을 포함하고,
    상기 소스 영역과 상기 드레인 영역 사이의 채널 영역을 제1 전위로 설정한 제1 데이터와 제2 전위로 설정한 제2 데이터를 다이나믹하게 기억하는 반도체 메모리 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 소자 형성 영역에, 그 길이 방향의 양단부에 위치하는 두 개의 트렌치를 형성하고, 이들 트렌치에 상기 제1 및 제2 게이트 전극을 매립하는 반도체 메모리 장치의 제조 방법.
  29. 제27항에 있어서,
    상기 소자 형성 영역에서, 그 길이 방향의 양단부와 중앙부에 위치하는 3개의 트렌치가 형성되어 상기 소자 형성 영역을 분리하고, 중앙부의 트렌치에 제3 게이트 전극이 매립되고, 상기 제3 게이트 전극이 분리된 상기 소자 형성 영역의 공통 게이트로 되어 있는 반도체 메모리 장치의 제조 방법.
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