KR19990065610A - 소이 디램 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 다이나믹 쓰레스홀드 전압 콘트롤 및 로우 Vcc 동작을 수행하는 SOI DRAM 및 그의 제조 방법에 관한 것으로, 소자격리막을 갖는 제 1 반도체 기판의 제 1 면과 전기적으로 접속되도록 셀 영역의 스토리지 노드 전극을 형성하고, 동시에 주변회로 영역의 백 게이트 전극을 형성한다. 스토리지 노드 전극 상에 캐패시터 유전체막을 사이에 두고 플레이트 전극을 형성하여 임베디드 캐패시터를 형성한다. SOI용 절연층을 사이에 두고 제 1 반도체 기판과 제 2 반도체 기판을 본딩시킨다. 소자격리막을 식각 정지층으로 사용하여 제 1 반도체 기판의 제 2 면을 평탄화 식각한 후, 제 1 반도체 기판의 제 2 면 상에 프론트 게이트 전극을 형성한다. 프론트 게이트 전극 사이의 제 1 반도체 기판이 제 2 면과 전기적으로 접속되도록 비트 라인을 형성하고, 동시에 플레이트 전극 및 백 게이트 전극과 전기적으로 접속되도록 플레이트 콘택 및 백 게이트 콘택을 각각 형성한다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 백 게이트를 사용하여 주변회로 영역의 다이나믹 쓰레스홀드 전압 콘트롤이 수행되도록 할 수 있고, 임베디드 구조의 캐패시터 및 SOI 기판을 사용하여 로우 Vcc 동작 DRAM을 형성할 수 있다. 또한, 백 게이트를 스토리지 노드 전극과 동시에 형성되도록 함으로써 공정을 단순화 시킬 수 있고, 공정 단가를 줄일 수 있다.

Description

소이 디램 및 그의 제조 방법(A SILICON ON INSULATOR DRAM AND METHOD OF FABRICATING THE SAME)
본 발명은 SOI(Silicon On Insulator) DRAM 및 그의 제조 방법에 관한 것으로, 좀 더 구체적으로는 백 게이트(back gate) 전극을 사용하여 다이나믹 쓰레스홀드 전압 콘트롤(dynamic threshold voltage control)을 수행하는 임베디드 캐패시터(embeded capacitor)를 갖는 SOI DRAM 및 그의 제조 방법에 관한 것이다.
Vcc가 1.0V 라고 가정할 때 이에 관련된 쓰레스홀드 전압은 0.15 ~ 0.2 V로 정의할 수 있다. 이때, 오프 셋 상태(off set state)에서의 서브 쓰레스홀드 누설 전류(subthreshold leakage current)가 커지는 점과, 온 상태(on state)에서는 트랜지스터의 모빌리티(mobility)를 증가시켜야 하는 점이 로우 Vcc 트랜지스터의 해결하기 어려운 문제점이다.
종래 기술에 있어서, 1.5 V 이하의 로우(low) Vcc 관련 고집적화 공정은 트랜지스터의 쓰레스홀드 전압(threshold voltage)을 다이나믹 콘트롤(dynamic control) 하기 위해서 백 게이트 폴리(back gate poly)를 사용한다.
상기 다이나믹 쓰레스홀드 전압 콘트롤 방법은 프론트 게이트 오프(front gate off)시 백 게이트에 의해 쓰레스홀드 전압이 증가되도록 하여 오프 셋 상태에서의 서브 쓰레스홀드 누설 전류를 줄인다. 그리고, 온 상태에서는 백 게이트의 전압이 프론트 게이트 전압만큼 증가되어 백 게이트의 영향으로 쓰레스홀드 전압이 감소되도록 함으로써 트랜지스터의 모빌리티를 증가시키고, 따라서 전류를 증가시키는 방법이다. 이것은 SOI 에서만 통용되는 기술이다.
그러나, 이 기술은 SOI 사이에 백 게이트 폴리를 추가하는 기술로서, DRAM 분야 중 캐패시터가 엑티브(active) 하부에 존재하는 임베디드 메모리(embeded memory)에서는 적합하지 않은 기술이다. 그 이유는 캐패시터를 하부로 묻어 공정을 진행하는 경우 캐패시터의 스토리지 노드 콘택(storage node contact) 형성의 어려움과 플레이트 폴리 콘택(plate poly contact)의 연결 방법 등을 해결해야 하기 때문이다.
종래 기술을 이용하여 DRAM을 형성하는 경우 다음의 도 1과 같이 비트 라인(bit line)(16) 상에 캐패시터를 형성할 수밖에 없다.
도 1은 종래의 SOI DRAM의 구조를 보여주는 단면도이다.
도 1을 참조하면, 종래의 SOI DRAM의 구조는 LOCOS 등의 소자격리막(3) 형성에 의해 정의된 서브 실리콘(sub-silicon)(2)과, 소자격리막(3)과, 절연층(4)과, 진성(intrinsic) 폴리층(6)을 포함한다. 상기 진성 폴리층(6)은 n+형 백 게이트 폴리(7a)와 p+형 백 게이트 폴리(7b)를 포함한다.
상기 구조는 상기 진성 폴리층(6) 상에 SOI용 절연층(8)을 사이에 두고 본딩된 핸들 웨이퍼(handle wafer)(10)를 포함한다. 프론트 게이트 전극(14) 사이의 절연층 15를 뚫고 상기 서브 실리콘(2)과 전기적으로 접속되도록 형성된 비트 라인(16)을 포함한다. 상기 프론트 게이트 전극(14) 및 n+형 및 p+형 백 게이트 폴리(7a, 7b)와 각각 전기적으로 접속되도록 형성된 프론트 게이트 콘택(17a, 17b) 및 백 게이트 콘택(18a, 18b)을 포함한다.
절연층 15 및 절연층 19를 뚫고 상기 서브 실리콘(2)과 전기적으로 접속되도록 형성된 스택 캐패시터(stacked capacitor) 즉, 스토리지 노드 전극(20) 및 캐패시터 유전체막(21), 그리고 플레이트 전극(22)을 포함한다. 상기 절연층 19 상에 형성된 로드 폴리(load poly)(23)를 포함한다.
상기 캐패시터는 상기 비트 라인(16) 상부에 형성되어 있다.
절연층 24 또는 절연층 19 및 24를 뚫고 각각 상기 플레이트 전극(22) 및 로드 폴리(23), 프론트 게이트 콘택(17a, 17b)과 전기적으로 접속되도록 형성된 금속 콘택(metal contact)(26a ~ 26d)을 포함한다. 절연층 28을 뚫고 상기 금속 콘택(26c, 26d)과 전기적으로 접속되도록 형성된 금속 콘택(29a, 29b)을 포함한다. 상기 절연층 24 상에 형성된 금속 라인(metal line)(27) 및 상기 절연층 28 상에 형성된 금속 라인(30)을 포함한다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 백 게이트를 사용하여 다이나믹 쓰레스홀드 전압 콘트롤을 수행할 수 있고, 동시에 임베디드 구조의 캐패시터를 형성할 수 있는 SOI DRAM 및 그의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래의 SOI DRAM의 구조를 보여주는 단면도;
도 2는 본 발명의 실시예에 따른 SOI DRAM의 구조를 보여주는 단면도.
* 도면의 주요 부분에 대한 부호의 설명
2 : 서브 실리콘 3, 101 : 소자격리막
4, 15, 19, 24, 28 : 절연층 6 : 진성 폴리층
7 : 백 게이트 폴리 8, 112 : SOI용 절연층
10 : 핸들 웨이퍼 14, 118 : 프론트 게이트 전극
16 : 비트 라인 17, 125 : 프론트 게이트 콘택
18, 126 : 백 게이트 콘택 20, 104a : 스토리지 노드 전극
21, 105 : 캐패시터 유전체막 22, 106 : 플레이트 전극
26, 29, 129, 133 : 금속 콘택 27, 30, 130, 134 : 금속 라인
100 : 제 1 반도체 기판 102 : 제 1 절연층
104 : 백 게이트 전극 108, 110 : 제 2 절연층
114 : 제 2 반도체 기판 120 : 제 3 절연층
123 : 플레이트 콘택 124 : 로드 폴리 콘택
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, SOI DRAM의 제조 방법은, 셀 영역과 주변회로 영역을 갖는 제 1 반도체 기판의 제 1 면 상에 제 1 절연층을 형성하는 단계와; 상기 제 1 절연층을 뚫고 상기 셀 영역의 제 1 반도체 기판과 전기적으로 접속되도록 스토리지 노드 전극을 형성하되, 동시에 상기 주변회로 영역의 상기 제 1 절연층 상에 백 게이트 전극을 형성하는 단계와; 상기 스토리지 노드 전극 상에 캐패시터 유전체막을 사이에 두고 플레이트 전극을 형성하는 단계와; 상기 플레이트 전극을 포함하여 제 1 반도체 기판의 제 1 면 전면에 제 2 절연층을 형성하는 단계와; 상기 제 2 절연층 상에 SOI용 절연층을 사이에 두고 상기 제 1 반도체 기판과 제 2 반도체 기판을 본딩시키는 단계와; 상기 제 1 반도체 기판의 제 2 면을 평탄화 식각하는 단계와; 상기 제 1 반도체 기판의 제 2 면 상에 프론트 게이트 전극을 형성하는 단계와; 상기 프론트 게이트 전극을 포함하여 제 1 반도체 기판의 제 2 면 전면에 제 3 절연층을 형성하는 단계와; 상기 제 3 절연층 및 제 1 절연층, 그리고 제 1 반도체 기판의 일부를 뚫고 상기 제 1 반도체 기판의 제 2 면 및 플레이트 전극, 프론트 게이트 전극, 그리고 백 게이트 전극과 각각 전기적으로 접속되도록 비트 라인 및 플레이트 콘택, 프론트 게이트 콘택, 백 게이트 콘택을 각각 형성하되, 상기 프론트 게이트 콘택 및 백 게이트 콘택이 전기적으로 접속되도록 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 SOI DRAM의 제조 방법은, 상기 제 1 절연층 형성 전에 상기 제 1 반도체 기판의 평탄화 식각시 정지층으로 사용되고, 상기 플레이트 콘택 및 백 게이트 콘택 형성시 제 1 반도체 기판의 식각 영역으로 사용되는 소자격리막을 더 형성하되, 상기 제 1 반도체 기판의 제 1 면 상에 LOCOS 및 STI 방법 중 어느 하나로 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, SOI DRAM은, SOI용 절연층을 사이에 두고 제 1 반도체 기판 및 제 2 반도체 기판이 본딩된 구조를 갖는 SOI 기판과; 상기 제 1 반도체 기판은 상기 제 2 반도체 기판에 비해 상대적으로 얇은 두께를 갖고, 셀 영역과 주변회로 영역을 갖고, 상기 각 영역은 활성영역과 비활성영역을 정의하여 형성된 소자격리막을 가지며, 상기 SOI용 절연층과 제 1 반도체 기판 사이에 절연층을 사이에 두고 상기 제 1 반도체 기판의 셀 영역과 전기적으로 접속되도록 형성되어 있되, 상기 제 1 반도체 기판의 셀 영역과 직접 접속되도록 형성된 스토리지 노드 전극과, 상기 스토리지 노드 전극 상에 캐패시터 유전체막을 사이에 두고 형성된 플레이트 전극을 포함하는 임베디드 캐패시터와; 상기 SOI용 절연층과 제 1 반도체 기판 사이에 절연층을 사이에 두고 상기 제 1 반도체 기판의 주변회로 영역과 절연되도록 형성된 백 게이트 전극과; 상기 제 1 반도체 기판의 본딩되지 않은 면 상에 형성된 프론트 게이트 전극과; 상기 프론트 게이트 전극 사이의 제 1 반도체 기판과 전기적으로 접속되도록 형성된 비트 라인과; 상기 프론트 게이트 전극과 전기적으로 접속되도록 형성된 프론트 게이트 콘택과; 제 1 반도체 기판의 본딩되지 않은 면으로부터 상기 제 1 반도체 기판을 뚫고 상기 플레이트 전극 및 백 게이트 전극과 각각 전기적으로 접속되도록 형성된 플레이트 콘택 및 백 게이트 콘택을 포함한다.
(작용)
본 발명에 의한 SOI DRAM 및 그의 제조 방법은 스토리지 노드 형성시 백 게이트가 동시에 형성되도록 하고, 백 게이트를 사용하면서도 임베디드 구조의 캐패시터 형성을 가능하게 한다.
(실시예)
도 2를 참조하면, 본 발명의 실시예에 따른 신규한 SOI DRAM 및 그의 제조 방법은, 소자격리막을 갖는 제 1 반도체 기판의 제 1 면과 전기적으로 접속되도록 셀 영역의 스토리지 노드 전극을 형성하고, 동시에 주변회로 영역의 백 게이트 전극을 형성한다. 상기 스토리지 노드 전극 상에 캐패시터 유전체막을 사이에 두고 플레이트 전극을 형성하여 임베디드 캐패시터를 형성한다. 상기 캐패시터의 상부 표면을 절연층을 사용하여 평탄화 시킨 후, 이 평탄화된 표면 상에 SOI용 절연층을 사이에 두고 상기 제 1 반도체 기판과 제 2 반도체 기판을 본딩시킨다. 상기 소자격리막을 식각 정지층으로 사용하여 제 1 반도체 기판의 제 2 면을 평탄화 식각한 후, 상기 제 1 반도체 기판의 제 2 면 상에 프론트 게이트 전극을 형성한다. 상기 프론트 게이트 전극 사이의 제 1 반도체 기판이 제 2 면과 전기적으로 접속되도록 비트 라인을 형성하고, 동시에 상기 플레이트 전극 및 백 게이트 전극과 전기적으로 접속되도록 플레이트 콘택 및 백 게이트 콘택을 각각 형성한다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 백 게이트를 사용하여 주변회로 영역의 다이나믹 쓰레스홀드 전압 콘트롤이 수행되도록 할 수 있고, 임베디드 구조의 캐패시터 및 SOI 기판을 사용하여 로우 Vcc 동작 DRAM을 형성할 수 있다. 또한, 백 게이트를 스토리지 노드 전극과 동시에 형성되도록 함으로써 공정을 단순화 시킬 수 있고, 공정 단가를 줄일 수 있다.
이하, 도 2를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 SOI DRAM의 구조를 보여주는 단면도이다.
도 2를 참조하면, 본 발명의 실시예에 따른 SOI DRAM의 구조는 SOI 기판과, 임베디드 캐패시터와, 백 게이트 전극(104b, 104c)과, 프론트 게이트 전극(118)과, 비트 라인(122)과, 프론트 게이트 콘택(125a, 125b)과, 플레이트 콘택(123)과, 백 게이트 콘택(126a, 126b)을 포함한다.
상기 SOI 기판은, SOI용 절연층(112)을 사이에 두고 제 1 반도체 기판(100)과 제 2 반도체 기판(114)이 본딩된 구조를 갖는다. 상기 제 1 반도체 기판(100)은 상기 제 2 반도체 기판(114)에 비해 상대적으로 얇은 두께를 갖고, 셀 영역(a)과 주변회로 영역(b)을 갖는다. 상기 셀 영역(a)과 주변회로 영역(b)은 각각 활성영역과 비활성영역을 정의하여 형성된 소자격리막(101)을 갖는다.
상기 임베디드 캐패시터는, 상기 SOI용 절연층(112)과 제 1 반도체 기판(100) 사이에 절연층(108, 110)을 사이에 두고 상기 제 1 반도체 기판(100)의 셀 영역(a)과 전기적으로 접속되도록 형성되어 있다. 상기 임베디드 캐패시터는 상기 제 1 반도체 기판(100)의 셀 영역(a)과 직접 접속되도록 형성된 스토리지 노드 전극(104a)과, 상기 스토리지 노드 전극(104a) 상에 캐패시터 유전체막(105)을 사이에 두고 형성된 플레이트 전극(106)을 포함한다.
상기 백 게이트 전극(104b, 104c)은, 상기 제 1 반도체 기판(100)의 주변회로 영역(b)의 절연층(102) 상에 형성되어 있고, 상기 프론트 게이트 전극(118)은 상기 제 1 반도체 기판(100)의 본딩되지 않은 면 상에 형성되어 있다. 상기 프론트 게이트 전극(118)은 예를 들어, 폴리실리콘막 및 실리사이드막이 적층된 다층막이고, 상기 프론트 게이트 전극(118)과 제 1 반도체 기판(100) 사이에 게이트 산화막이 더 형성되어 있다.
상기 비트 라인(122)은 절연층 120을 뚫고 상기 프론트 게이트 전극(118) 사이의 제 1 반도체 기판(100)과 전기적으로 접속되도록 형성되어 있다.
상기 프론트 게이트 콘택(125a, 125b)은, 상기 절연층 120을 뚫고 프론트 게이트 전극(118)과 전기적으로 접속되도록 형성되어 있다.
상기 플레이트 콘택(123) 및 백 게이트 콘택(126a, 126b)은, 제 1 반도체 기판(100)의 본딩되지 않은 면으로부터 상기 제 1 반도체 기판(100)의 소자격리막(101) 부분을 뚫고 상기 플레이트 전극(106) 및 백 게이트 전극(104b, 104c)과 각각 전기적으로 접속되도록 형성되어 있다.
상기 프론트 게이트 콘택(125a, 125b)과 백 게이트 콘택(126a, 126b)은 서로 전기적으로 접속되도록 형성되어 있다.
상기 비트 라인(122) 및 콘택들(123, 125a, 125b, 126a, 126b) 외에 저항용 폴리실리콘막인 로드 폴리(119)에 대한 로드 폴리 콘택(124)을 더 포함한다. 그리고, 상기 비트 라인(122) 및 콘택들(123 ~ 126)을 포함하여 절연층 120 상에 형성된 절연층 128 및 절연층 132, 금속 콘택들(129a, 129b, 133a, 133b), 그리고 금속 라인들(130, 134)을 더 포함한다.
이하 상술한 바와 같은 SOI DRAM의 제조 방법은 상기 도 2를 참조하여 상세히 설명한다.
셀 영역(a)과 주변회로 영역(b)을 갖는 제 1 반도체 기판(100) 즉, 서브 실리콘의 제 1 면 상에 HTO(High Temperature Oxide) 등의 산화막으로 제 1 절연층(102)을 형성한다. 상기 제 1 반도체 기판(100)의 각 영역은 활성영역과 비활성영역을 정의하여 형성된 소자격리막(101)을 갖는다. 상기 소자격리막(101)은 일반적인 LOCOS(LOCal Oxidation of Silicon) 또는 STI(Shallow Trench Isolation) 등의 방법으로 형성된다. 상기 소자격리막(101)은 후속 제 1 반도체 기판(100)의 평탄화(planarization) 식각 공정에서 정지층(stopper)으로 사용된다. 즉, 상기 소자격리막(101)은 SOI의 엑티브 영역의 두께를 결정하는 요인이 된다. 또한, 플레이트 콘택(123) 및 백 게이트 콘택(126a, 126b) 형성시 제 1 반도체 기판(100)의 식각 영역으로 사용된다.
상기 제 1 절연층(102)을 뚫고 상기 셀 영역(a)의 제 1 반도체 기판(100)과 전기적으로 접속되도록 스토리지 노드 전극(104a)을 형성한다. 동시에, 상기 주변회로 영역(b)의 상기 제 1 절연층(102) 상에 백 게이트 전극(104b, 104c)을 형성한다.
상기 스토리지 노드 전극(104a)은 상기 제 1 반도체 기판(100)의 제 1 면의 일부가 노출되도록 상기 제 1 절연층(102)을 식각하여 스토리지 노드 콘택홀(storage node contact hole)을 형성하고, 상기 콘택홀을 폴리실리콘 등의 도전막으로 채우고 이를 패터닝(patterning)함으로써 형성된다. 상기 도전막의 증착은 챔버(chamber) 내에서 로우 도핑(low doping) 및 하이 도핑(high doping)의 순서로 진행된다. 이것은 임베디드 캐패시터가 DRAM 제조 공정 초기에 형성되어 다수의 후속 열처리 공정을 거치게 되기 때문이다. 상기 백 게이트 전극(104b, 104c)은 상기 스토리지 노드 전극(104a) 형성에 사용되는 상기 도전막으로 형성되고, 주변회로 영역(b)의 다이나믹 쓰레스홀드 전압 콘트롤을 위해 형성된다. 이와 같은 공정에 의해, 백 게이트 전극(104b, 104c) 형성을 위한 별도의 도전막 형성 공정을 생략할 수 있다.
상기 스토리지 노드 전극(104a)을 포함하여 셀 영역(a)에 얇은 질화막 및 산화막 등을 적층하여 캐패시터 유전체막(105)을 형성하고, 플레이트 전극(106)을 형성하여 임베디드 캐패시터를 형성한다. 상기 셀 영역(a) 이외의 영역에 형성된 플레이트 전극용 폴리실리콘막은 과식각(overetch)으로 제거한다. 이것은 주변회로 영역(b)의 백 게이트 전극(104b, 104c)에 오프 셋 상태에서 0V 이상의 dc 바이어스가 인가되어 서브 쓰레스홀드 누설 전류를 발생시키는 것을 방지하기 위해 필요하다.
상기 플레이트 전극(106)을 포함하여 제 1 반도체 기판(100)의 제 1 면 전면에 제 2 절연층(108, 110)을 형성한다. 상기 제 2 절연층(108, 110)은 적은 후속 열처리 공정으로 그 막질을 치밀화 시킬 수 있는 PSG(PhosphoSilicate Glass)막(110)을 포함한다. 상기 제 2 절연층(108, 110)의 상부 표면을 CMP(Chemical Mechanical Polishing) 등으로 평탄화 식각한다.
상기 제 2 절연층(108, 110) 상에 SOI용 절연층(112)을 사이에 두고 상기 제 1 반도체 기판(100)과 제 2 반도체 기판(114) 즉, 핸들 웨이퍼(handle wafer)를 본딩(bonding) 시킨다. 상기 제 1 반도체 기판(100)의 제 2 면을 상기 소자격리막(101)을 식각 정지층으로 사용하여 평탄화 식각한다. 추가로, 통상의 STI 방법으로 엑티브 패턴(active pattern)을 정의한다.
상기 제 1 반도체 기판(100)의 제 2 면 상에 게이트 산화막을 사이에 두고 예를 들어, 폴리실리콘막 및 실리사이드막을 적층하여 패터닝함으로써 프론트 게이트 전극(118)을 형성한다. 상기 소자격리막(101) 상에 HTO 또는 PE-TEOS 또는 PE-SiH4등의 절연층을 사이에 두고 저항용 폴리실리콘막인 로드 폴리(119)를 형성한다.
상기 로드 폴리(119)를 포함하여 제 1 반도체 기판(100)의 제 2 면 전면에 제 3 절연층(120)을 형성한다. 이 분야에서 잘 알려진 다마신(damascene) CMP 기술로 예를 들어, 텅스텐(tungsten) 물질을 사용하여 비트 라인(122) 및 로드 폴리 콘택(124), 프론트 게이트 콘택(125a, 125b), 플레이트 콘택(123), 백 게이트 콘택(126a, 126b)을 각각 형성한다.
상기 비트 라인(122) 형성을 위한 비트 라인 콘택홀 형성시 프론트 게이트 콘택(125a, 125b) 및 로드 폴리 콘택(124) 형성을 위한 콘택홀이 각각 형성된다. 상기 플레이트 콘택(123) 형성을 위한 콘택홀 형성시 상기 백 게이트 콘택(126a, 126b) 형성을 위한 콘택홀이 형성된다. 상기 플레이트 콘택(123)과 상기 백 게이트 콘택(126a, 126b)의 단차는 동일하다.
이후 통상의 공정으로 절연층 128 및 절연층 132, 금속 콘택들(129a, 129b, 133a, 133b), 금속 라인들(130, 134), 그리고 패시베이션(passivation)막(도면에 미도시)을 형성하면 SOI DRAM이 형성된다.
본 발명은 백 게이트를 사용하여 주변회로 영역의 다이나믹 쓰레스홀드 전압 콘트롤이 수행되도록 할 수 있고, 임베디드 구조의 캐패시터 및 SOI 기판을 사용하여 로우 Vcc 동작 DRAM을 형성할 수 있다. 또한, 백 게이트를 스토리지 노드 전극과 동시에 형성되도록 함으로써 공정을 단순화 시킬 수 있고, 공정 단가를 줄일 수 있는 효과가 있다.

Claims (3)

  1. 셀 영역(a)과 주변회로 영역(b)을 갖는 제 1 반도체 기판(100)의 제 1 면 상에 제 1 절연층(102)을 형성하는 단계와;
    상기 제 1 절연층(102)을 뚫고 상기 셀 영역(a)의 제 1 반도체 기판(100)과 전기적으로 접속되도록 스토리지 노드 전극(104a)을 형성하되, 동시에 상기 주변회로 영역(b)의 상기 제 1 절연층(102) 상에 백 게이트 전극(104b, 104c)을 형성하는 단계와;
    상기 스토리지 노드 전극(104a) 상에 캐패시터 유전체막(105)을 사이에 두고 플레이트 전극(106)을 형성하는 단계와;
    상기 플레이트 전극(106)을 포함하여 제 1 반도체 기판(100)의 제 1 면 전면에 제 2 절연층(108, 110)을 형성하는 단계와;
    상기 제 2 절연층(108, 110) 상에 SOI용 절연층(112)을 사이에 두고 상기 제 1 반도체 기판(100)과 제 2 반도체 기판(114)을 본딩시키는 단계와;
    상기 제 1 반도체 기판(100)의 제 2 면을 평탄화 식각하는 단계와;
    상기 제 1 반도체 기판(100)의 제 2 면 상에 프론트 게이트 전극(118)을 형성하는 단계와;
    상기 프론트 게이트 전극(118)을 포함하여 제 1 반도체 기판(100)의 제 2 면 전면에 제 3 절연층(120)을 형성하는 단계와;
    상기 제 3 절연층(120) 및 제 1 절연층(102), 그리고 제 1 반도체 기판(100)의 일부를 뚫고 상기 제 1 반도체 기판(100)의 제 2 면 및 플레이트 전극(106), 프론트 게이트 전극(118), 그리고 백 게이트 전극(104b, 104c)과 각각 전기적으로 접속되도록 비트 라인(122) 및 플레이트 콘택(123), 프론트 게이트 콘택(125a, 125b), 백 게이트 콘택(126a, 126b)을 각각 형성하되, 상기 프론트 게이트 콘택(125a, 125b) 및 백 게이트 콘택(126a, 126b)이 전기적으로 접속되도록 형성하는 단계를 포함하는 SOI DRAM의 제조 방법.
  2. 제 1 항에 있어서,
    상기 SOI DRAM의 제조 방법은, 상기 제 1 절연층(102) 형성 전에 상기 제 1 반도체 기판(100)의 평탄화 식각시 정지층으로 사용되고, 상기 플레이트 콘택(123) 및 백 게이트 콘택(126a, 126b) 형성시 제 1 반도체 기판(100)의 식각 영역으로 사용되는 소자격리막(101)을 더 형성하되, 상기 제 1 반도체 기판(100)의 제 1 면 상에 LOCOS 및 STI 방법 중 어느 하나로 형성하는 단계를 포함하는 SOI DRAM의 제조 방법.
  3. SOI용 절연층(112)을 사이에 두고 제 1 반도체 기판(100) 및 제 2 반도체 기판(114)이 본딩된 구조를 갖는 SOI 기판과;
    상기 제 1 반도체 기판(100)은 상기 제 2 반도체 기판(114)에 비해 상대적으로 얇은 두께를 갖고, 셀 영역(a)과 주변회로 영역(b)을 갖고, 상기 각 영역은 활성영역과 비활성영역을 정의하여 형성된 소자격리막(101)을 가지며,
    상기 SOI용 절연층(112)과 제 1 반도체 기판(100) 사이에 절연층(108, 110)을 사이에 두고 상기 제 1 반도체 기판(100)의 셀 영역(a)과 전기적으로 접속되도록 형성되어 있되, 상기 제 1 반도체 기판(100)의 셀 영역(a)과 직접 접속되도록 형성된 스토리지 노드 전극(104a)과, 상기 스토리지 노드 전극(104a) 상에 캐패시터 유전체막(105)을 사이에 두고 형성된 플레이트 전극(106)을 포함하는 임베디드 캐패시터와;
    상기 SOI용 절연층(112)과 제 1 반도체 기판(100) 사이에 절연층(108, 110)을 사이에 두고 상기 제 1 반도체 기판(100)의 주변회로 영역(b)과 절연되도록 형성된 백 게이트 전극(104b, 104c)과;
    상기 제 1 반도체 기판(100)의 본딩되지 않은 면 상에 형성된 프론트 게이트 전극(118)과;
    상기 프론트 게이트 전극(118) 사이의 제 1 반도체 기판(100)과 전기적으로 접속되도록 형성된 비트 라인(122)과;
    상기 프론트 게이트 전극과 전기적으로 접속되도록 형성된 프론트 게이트 콘택(125a, 125b)과;
    제 1 반도체 기판(100)의 본딩되지 않은 면으로부터 상기 제 1 반도체 기판(100)을 뚫고 상기 플레이트 전극(106) 및 백 게이트 전극(104b, 104c)과 각각 전기적으로 접속되도록 형성된 플레이트 콘택(123) 및 백 게이트 콘택(126a, 126b)을 포함하는 SOI DRAM.
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