KR19990072569A - 반도체장치및그제조방법 - Google Patents
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Abstract
개시된 내용은, 기판상에 폴리실리콘 또는 금속규화물로 이루어진 적어도 2층의 배선들이 적충되어서 형성된 반도체장치에 관한 것으로, 제 1 및 제 2의 배선들을 절연하기 위한 제 1의 층간절연막은, 붕소 또는 인으로 도핑된 저융점유리를,한 쌍의 비도핑된 상부 및 하부의 실리콘산화막들 사이에 끼워서 형성되며, 또 다른 층간절연막은 비도핑된 실리콘산화막이다. 또, 상기 반도체장치의 제조방법도 또한 개시되어 있다.
Description
본 발명은 반도체칩적회로의 층간절연막의 구조 및 그 제조에 관한 것이다.
현재, 고도로 미세화된 반도체장치, 특히, 다이나믹 랜덤 액세스메모리(DRAMs)에서는 4층의 폴리실리콘(금속규화물)배선과 2층의 금속배선이 사용 되고 있다. 이 구조를, 예를 들어, 축적용량전극이 비트선 상에 형성된 DRAM의 단면도를 참고해서 설명한다.
종래에는, 도 1에 도시하듯이, 제 1의 금속배선(13) 아래의 폴리실리콘 배선들로 작용하는 게이트전극(3), 비트선(6), 축적용량하부전극(9), 축적용량상부전극(10) 등에 의한 단차를, 붕소 또는 인으로 도핑된 저융점유리(BPSG)를 800∼1000℃의 고온으로 열처리하는 것에 의해 평탄화를 행하였다.
저융점유리막으로 이루어진 층간절연막은, 비도핑된 실리콘산화막에 비해서열처리중에 발생되는 응력이 작으며, 나트륨이온 등의 가동이온에 대해 게터링효과를 나타낸다. 그러나, 흡습성이 크고, 붕수나 인 등의 활성 불순물을 다량으로 함유하고 있기 때문에 기판이나 금속배선상에서는 직접 성막되지 않는다.
따라서, 도 1의 예에서도 도시하듯이, 제 1, 제 2 및, 제 3의 층간절연막(4, 7 및, 11)은 저융점유리막(42, 72, 112)을 비도핑된 실리콘산화막들(41과 43, 71과 73, 111과 113)사이에 끼워서 형성한다.
또, 최근에는 트랜지스터의 크기가 줄어듬에 따라서, 화학기계적연마(CMP)법과 실리카를 도포하여 에칭백하는 방법 등의 고온처리를 포함하지 않는 평탄화법이주류가 되고 있다.
이러한 종래의 방법에서는 다음과 같은 문제점이 있다. 즉, 저융점유리막을배선상에 직접 성막할 수 없고, 실리콘산화막들 사이에 끼워야 하기 때문에, 층간절연막의 구성이 복잡하게 되고 제조공정의 수가 증가해 버린다.
실리콘산화막들의 성막회수를 줄이기 위해, 비도핑된 실리콘산화막만으로 층간절연막을 구성할 수도 있다.
그러나, 층간절연막을 실리콘산화막만으로 구성하면, 폴리실리콘이나 금속규화물의 저저항화를 위해, 고온의 열처리를 실행하는 동안, 기판상에 강한 응력이 작용한다. 그 결과, 트랜지스터 특성이 악화되어 접합누설전류가 증가한다.
본 발명은 상기 사정을 고려해서 이루어진 것으로, 기판상에 폴리실리콘 또는 금속규화물로 이루어진 적어도 2층의 배선으로 형성되고, 적은 수의 층간절연막형성수로 제조되는 반도체장치 및 그 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 반도체장치의 개략적인 구조를 나타내는 단면도이며,
도 2는 본 발명의 제 1실시형태에 따른 반도체장치의 개략적인 구조를 나타내는 단면도이며,
도 3은 실리콘기판에 대한 실리콘산화막의 인 확산 방지효과를 나타내는 그래프이며,
도 4는 열처리온도에 대한 비트접점저항값의 변화를 나타내는 그래프이며,
도 5는 본 발명의 제 2실시형태에 따른 반도체장치의 개략적인 구조를 나타내는 단면도이다.
상기 목적을 달성하기 위해, 본 발명의 제 1특징에 따라서, 기판상에 폴리실리콘 또는 금속규화물로 이루어진 적어도 2층의 배선들이 적층해서 형성된 반도체장치가 제공되며, 상기에서, 제 1 및 제 2의 배선들을 절연하기 위한 제 1의 층간절연막은, 붕소 또는 인으로 도핑된 저융점유리를, 한 쌍의 비도핑된 상부 및 하부의 실리콘산화막 사이에 끼워서 형성되며, 또 다른 층간절연막은 비도핑된 실리콘산화막이다.
상기 제 1특징에 있어서, 기판과 제 1의 배선 사이에 끼워져 있고, 저융점유리를 끼우고 있는 한 쌍의 상부 및 하부의 실리콘산화막들로 이루어진, 제 1의 층간절연막 내의 일 실리콘산화막은 20nm이상의 두께를 가진다.
상기 제 1특징에 있어서, 기판과 제 1의 배선 사이에 끼워져 있고, 저융점유리를 끼우고 있는 한 쌍의 상부 및 하부의 실리콘산화막들로 이루어진, 제 1의 층간절연막 내의 나머지 실리콘산화막은 20nm이상의 두께를 가진다.
이러한 실리콘산화막들의 두께는 20nm이상의 범위 내에 있으면 적절하다.
본 발명의 제 2특징에 따라서, 기판상에 폴리실리콘 또는 금속규화물로 이루어진 적어도 2층의 배선들이 적층되어서 형성된 반도체장치의 제조방법이 제공되며, 이 방법은, 제 1 및 제 2의 배선들을 절연하기 위한 제 1의 층간절연막을, 붕소 또는 인으로 도핑된 저융점유리를, 비도핑된 실리콘산화막들 사이에 끼워는 것에 의해 형성하는 단계와, 제 2의 층간절연막을 비도핑된 실리콘산화막으르부터 형성하고, 상기 제 2의 층간절연막을 800℃이상에서 열처리하는 단계를 포함한다.
상기 열처리의 온도범위는 800℃ 이상이면 특별히 제한되지는 않지만, 800∼1200℃인 것이 바람직하다.
이러한 구성의 반도체장치에 있어서는, 제 2의 층간절연막이 제 1의 층간절연막의 구성과 동일한 구성, 즉, 저융점유리를 한 쌍의 비도핑된 상부 및 하부의 실리콘산화막들 사이에 끼운 구조일 수 있다. 제 3 이상의 층간절연막이 실리콘산화막들이어도 좋다. 이 경우에 있어서도, 열처리는 제 1의 층간절연막과 비슷하게행한다.
본 발명에 따라서, 제 1의 층간절연막이 한 쌍의 상부 및 하부의 실리콘산화막들 사이에 BPSG막을 끼워서 형성되기 때문에, 제 2 이상의 층간절연막들은 실리콘산화막들만으로 형성될 수 있다. 막의 형성에 있어서, 제 2 이상의 층간절연막들을 형성하는 공정수가 감소될 수 있어서, 상기 공정을 대단히 간소화할 수 있다.
열처리에 의해 발생되는 상부 실리콘산화물 층간절연막의 응력이 완화되기 때문에, 트랜지스터의 악화 및 그에 따른 접합누설전류가 최소화될 수 있다.
제 1 및 제 2의 층간절연막 둘 다를 실리콘산화막들 사이에 BPSG막들을 끼워서 형성할 경우, 공정수는 감소될 수 있으며, 또한 에칭스톱퍼층의 에칭손실도 에칭선택성을 이용해서 감소할 수 있으므로, 전기절연성의 신뢰도를 개선할 수 있다.
본 발명의 상기 및 다른 목적들, 특징 및, 이점들은, 다음의 상세한 설명 및본 발명의 원칙을 수행하는 바람직한 실시형태들을 예시적으로 도시하고 있는 첨부도면들을 참조하면, 본 분야의 기술자들에게 분명해질 것이다.
이하에서 본 발명의 일부 바람직한 실시형태들을 첨부 도면들을 참고해서 설명한다.
도 2는 본 발명의 제 1실시형태에 따른 반도체장치의 개략적인 구조를 나타내는 단면도이다.
도 2에서, 참조부호 1은 기판; 2는 소자분리산화막; 3은 게이트전극; 41및 43은 실리콘산화막;그리고 42은 저융점유리막(이하 BPSG막이라 함)을 가리킨다. 제 1의 층간절연막(4)은 한 쌍의 하부 및 상부 실리콘산화막들(41및 43) 사이에 BPSG막(42)을 끼워서 형성한다. 참조부호 5는 비트접점; 6은 비트선; 8은 용량접점; 9는 축적용량하부전극; 10은 축적용량상부전극; 12는 금속접점; 13은 제 1의 금속배선; 14는 제 4의 층간절연막; 15는 제 2의 금속배선; 16은 커버절연막; 17은 비도핑된 실리콘산화막으로 이루어진 제 2의 층간절연막; 그리고 18은 비도핑된 실리콘산화막으로 이루어진 제 3의 층간절연막을 가리킨다.
제 1의 층간절연막(4)은, 기판(1)상에 형성된 소자분리산화막(2)과 케이트전극(3)에 의한 단차들을 매립하고 평탄화하기 위해, 텅스텐규화물로 이루어진 비트선(6) 아래에 형성한다. BPSG막(42)을 형성한 후,800∼90O℃로 열처리하여, 이를 구워서 게이트전극(3)의 저항을 감소시킨다.
제 2의 층간절연막(17)은 비트선(6)을 형성한 후에 형성하며, 제 3의 층간절연막(18)은 축적용량상부전극(10)을 형성한 후에 형성한다. 양 막들은 비도핑된 실리콘산화막들로만 형성한다.
제 2 및 제 3의 층간절연막들(17 및 18) 둘다는 CMP 또는 실리카의 도포 및에칭백법 으로 평탄화 한다. 이 평탄화방법은 특별히 제한되지는 않는다.
BPSG막(42)을 사이에 끼우고 있는 비도핑된 실리콘산화막들(41및 43)은, BPSG막(42)으로부터 인의 확산을 방지할 만큼 충분히 두께워야만 한다.
도 3은 BPSG막(42)에서 기판(1)으로의 인의 확산 정도를 나타내는 실험결과를 나타낸다. 보다 상세하게는, 도 3은 2차 이온질량분석에 의해 BPSG막(42)에서 실리콘기판으로의 인의 확산을 실험한 결과를 나타낸다.
열처리는, 실리콘기판(1)과 BPSG막(42) 사이의 실리콘산화막(41)의 두께를 5∼20nm로 변하시키는 동안, 질소 시료로 850℃에서 30분간 행하였다. 종축은 기판에 확산한 인의 농도를 나타내며, 횡축은 실리콘기판으로부터의 깊이를 나타낸다.
이런 결과로부터, BPSG막(42)으로부터의 인의 확산은, 실리콘산화막(41)의 두께를 20nm 이상으로 설정하면, 1×1016cm-3이하의 저농도로 억제할 수 있다.
따라서, 제 1의 층간절연막의 양 실리콘산화막들(41및 43)은 20nm이상의 두께를 가지는 것이 바람직하다.
비트접점(5), 비트선(6), 용량접점(8), 축적용량하부전극(9) 및, 축적용량상부전극(10)은, 인을 다량으로 도핑한 폴리실리콘이나 텅스텐규화물 등의 금속규화물로 형성한다. 이러한 접점들 및 전극들은 저저항화를 위해 고온에서 열처리 해야만 한다.
도 4는 비트점접저항의 열처리의 온도의존성의 일 예를 도시한다. 열처리는질소 중에서 30분간 행하였다.
도 4에 의하면,1000Ω(옴) 이하의 낮은 접점저항값을 획득하기 위해서는, 800∼850℃에서 열처리를 행하여야만 한다.
그러나 비도핑된 실리콘산화막을 800℃이상의 고온에서 열처리하면, 막 중의수분이 증발해서, 막이 조밀하게 되어서 응력이 크게 되어 버린다. 이 응력을 기판(1)상에 직접 가하면 트랜지스터 특성이 악화하고, 접합누설전류가 증가해서, 그결과 DRAM메모리셀의 정보보지특성이 악화된다.
실리콘산화막과는 반대로, BPSG막은 800℃이상의 온도에서는 연화한다. 이것이 제 1의 층간절연막(4)에서의 응력발생을 거의 제거한다.
따라서, 도 2에 도시하듯이, 제 1의 층간절연막(4)으로 BPSG막(42)을 이용하는 것에 의해, 비트접점(5), 비트선(6), 용량접점(8), 축적용량하부전극(9) 및, 축적용량상부전극(l0)의 저저항화를 위한 열처리 시에 제 2 및 제 3의 층간절연막(17및 18)에서 발생하는 응력이, 제 1의 층간절연막(4)을 구성하는 BPSG막(42)에 의해완화되어서, 기판(1)상에 직접 인가되지 않는다.
또, BPSG막(42)에는 나트륨이온 등의 가동이온의 게터링효과가 있다. 그래서, 제 1의 층간절연막(4)에 의해, 이 공정 중에 가동이온이 기판(1)을 오염시키는것을 방지할 수 있다
도 5는 본 발명의 제 2실시형태를 도시한다. 제 2실시형태에 있어서, 제 1및 제 2의 층간절연막 둘다는 BPSG막들로 구성되어 있다.
도 5에 도시하듯이, 제 2의 층간절연막(7)은, 한 쌍의 하부 및 상부의 실리콘산화막들(7l및 73)과 이들 실리콘산화막들 사이에 끼워져 있는 BPSG막(72)으로 형성되어 있다. 나머지 구조는 도 2에 도시된 제 1실시형태와 동일하다.
도 5에 도시되는 상기 구조를 가진 반도체장치는 다음과 같이 제조된다.
축적용량부들(9 및 10)이 비트선(6) 위에 형성된 256-Mb 또는 1-Gb DRAM의 메모리셀에 있어서, 비트접점(5)과 게이트전극(3)사이, 또는 용량접점(8)과 게이트전극(3), 비트선(6) 사이의 중첩 여폭은 50nm이하이다. 이들 배선들과 접점들간의전기적절연을 보지하기 위해, 메모리셀의 접점을, 실리콘질화막과 실리콘산화막들의 에칭선택성을 이용하는 자기정합 접점형성공정으로 형성한다.
이 방법에 의하면, 도 5에 도시하듯이, 기판(1)상에 형성된 게이트전극(3)의상면 및 측면을, 에칭정지층으로 작용하는 실리콘질화막들(191및 192)로 덮는다. 제 1의 층간절연막(4)은, 20nm정도의 얇은 실리콘산화막(41)을 퇴적하고, 다음으로 BPSG막(42)과 약 20nm정도의 얇은 실리콘산화막(43)을 퇴적해서 형성한다.
비트접점(5)은 C3F8또눈 C4F8에 산소나 일산화탄소를 첨가해서 제조한 가스를 이용하는 선택에칭에 의해 형성한다.
통상은, 실리콘질화막에 대한 에칭선택성이, 비도핑된 실리콘산화막에 비해서 BPSG막이 더 크다. 따라서, 제 1의 층간절연막(4)으로 BPSG막(42)을 이용하는 것에 의해, 비트접점 형성 시에 에칭정치층으로 작용하는 실리콘질화막(19)의 에칭손실을 줄일 수 있다. 에칭정지층들로 작용하는 실리콘질화막(191및 192)이 비트접점플러그(5)와 게이트전극(3) 사이에서 절연층들로 작용하기 때문에, 에칭손실이작으면, 비트접점(5)과 게이트전극(3)간의 전기적절연의 신뢰성은 향상한다.
또, 비트선(6)은 텅스텐규화물 등의 금속규화물로 형성하며, 게이트전극(3)과 비슷하게, 이것의 상면과 측면을 실리콘질화막(20)으로 덮는다. 그 후, 제 2의층간절연막(7)의 부분으로서 BPSG막(72)을 형성한다.
용량접점(8)은 비트접점(5)과 비슷하게 선택에칭에 의해 형성한다.
이 때, 제 1 및 제 2의 층간절연막들(4 및 7)이 BPSG막들(42및 72)로 형성되기 때문에 에칭선택성이 높다. 그래서, 비트선(6)의 측벽, 상면의 실리콘질화막(20), 게이트전극(3)의 측벽 및, 상면의 실리콘질화막(19)의 에칭손실을 줄일 수 있다.
상술한 것과 같은 이유로, 비트선(6)과 용량접점플러그(8) 간의 전기적절연의 신뢰성은 향상한다.
축적용량부들(9 및 10)을 형성한 후의 제 3의 층간절연막은, 비도핑된 실리코산화막만으로 형성한다. 이것이 성막공정수는 삭감한다.
제 1실시형태의 효과에 더해서, 제 2의 실시형태는 자기정합점점 형성 시에에칭정지층으로 작용하는 실리콘질화막(19)의 에칭손실을 작게할 수 있으며, 배선과 접점간의 전기적절연의 신뢰성을 개선하는 효과가 있다.
본 발명의 구성에 의해, 트랜지스터 특성이 악화되지 않고, 적은 수의 층간절연막 형성수로 제조될 수 있는 반도체장치 및 그 반도체장치의 제조방법을 제공할 수 있다.
Claims (10)
- 기판상에 폴리실리콘 또는 금속규화물로 이루어진 적어도 2층의 배선들이 적충되어서 형성된 반도체장치로서, 상기에서, 제 1 및 제 2의 배선들을 절연하기 위한 제 1의 층간절연막이, 붕소 또는 인으로 도핑된 저융점유리를, 한 쌍의 비도핑된 상부 및 하부의 실리콘산화막들 사이에 끼워서 형성되며, 또 다른 층간절연막이비도핑된 실리콘산화막인 반도체장치.
- 제 1항에 있어서, 상기 기판과 제 1의 배선 사이에 삽입되어 있고 저융점유리를 사이에 끼우고 있는 한 쌍의 상부 및 하부의 실리콘산화막들로 이루어지는, 제 1의 층간절연막 내의 일 실리콘산화막이, 20nm이상의 두께를 가지는 반도체장치.
- 제 1항에 있어서, 상기 기판과 제 1의 배선 사이에 삽입되어 있고 저융점유리를 사이에 끼우고 있는 한 쌍의 상부 및 하부의 실리콘산화막들로 이루어지는, 제 1의 층간절연막 내의 나머지 실리콘산화막이 20nm이상의 두께를 가지는 반도체장치.
- 제 1항에 있어서, 상기 제 1의 배선이 폴리실리콘과 금속규화물로 이루어지고 MS트랜지스터를 형성하는 게이트전극인 반도체장치.
- 제 1항에 있어서, 상기 제 2의 배선이 폴리실리콘으로 이루어지는 반도체장치.
- 제 1항에 있어서, 상기 제 2의 배선이 폴리실리콘과 금속규화물로 이루어지는 반도체장치.
- 제 1 및 제 2의 배선들을 절연하기 위한 제 1의 층간절연막을, 붕소 또는 인으로 도핑된 저융점유리를, 비도핑된 실리콘산화막들 사이에 끼워서 형성하는 단계와;제 2의 층간절연막을 비도핑된 실리콘산화막으로부터 형성하고, 상기 제 2의층간절연막을 800℃이상으로 열처리하는 단계를 포함하는,기판상에 폴리실리콘 또는 금속규화물로 이루어진 적어도 2층의 배선들이 적충되어서 형성된 반도체장치의 제조방법.
- 기판상에 폴리실리콘 또는 금속규화물로 이루어진 적어도 3층의 배선들이 적층되어서 형성된 반도체장치로서, 상기에서, 제 1 및 제 2의 배선들을 절연하기 위한 제 1의 층간절연막과, 제 2의 배선과 제 3의 배선을 절연하기 위한 제 2의 층간절연막의 각각이, 붕소 또는 인으로 도핑된 저융점유리를, 한 쌍의 비도핑된 상부및 하부의 실리콘산화막들 사이에 끼워서 형성되며, 제 3 이상의 층간절연막들이 비도핑된 실리콘산화막들인 반도체장치.
- 제 8항에 있어서, 상기 제 1 및 제 2의 배선들이 실리콘질화막들로 덮인 상면 및 측면들을 가지며, 상기 배선들을 매개해서 형성된 접점공이 상기 배선들과 자기정합적으로 형성되는 반도체장치.
- 기판상에 폴리실리콘 또는 금속규화물로 이루어진 적어도 2층의 배선들이 적층되어서 형성된 반도체장치로서, 상기에서, 제 1 및 제 2의 배선들을 절연하기 위한 제 1의 층간절연막이 붕소 또는 인으로 도핑된 저융점유리로 이루어지며, 제 2이상의 층간절연막들이 비도핑된 실리콘산화막들인 반도체장치.
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