KR100393433B1 - 단일 반도체 기판상에 트랜지스터 소자의 고밀도 영역 및저밀도 영역을 구비한 반도체 소자, 및 그 반도체 소자의제조방법 - Google Patents

단일 반도체 기판상에 트랜지스터 소자의 고밀도 영역 및저밀도 영역을 구비한 반도체 소자, 및 그 반도체 소자의제조방법 Download PDF

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Abstract

단일 반도체 기판상에 고밀도 영역 및 저밀도 영역을 갖는 반도체 장치를 제조하기 위해서, 반도체 기판의 표면상에 게이트 산화막 및 게이트 전극을 형성하고, 게이트 전극상에 산화막을 형성한다. 그 후, 제 1 질화막을 균일하게 형성하고, 저밀도 영역만을 에칭한다. 그 후, 제 2 질화막을 균일하게 형성하고, 층간 절연막을 형성한다. 수증기에서 어셈블리를 어닐링함으로써 보이드를 제거한다. 에칭 스토퍼로서 제 1 질화막을 사용하여 고밀도 영역을 셀프 얼라이닝하여 층간 절연막에 콘택트홀을 형성하고, 콘택트홀내에 콘택트 전극을 형성한다. 최종으로, 형성 가스에 의해 어셈블리를 어닐링하여 계면순위를 회복시킨다. 저밀도 영역의 반도체 기판의 표면상에 제 2 질화막이 위치하기 때문에, 수증기에서 어셈블리를 어닐링할 때 불순물이 층간 절연막으로부터 반도체 기판으로 확산되는 것을 방지하고 반도체 기판이 산화되는 것을 방지한다. 제 2 질화막은 형성 가스가 확산되는 것을 저해하지 않는다.

Description

단일 반도체 기판상에 트랜지스터 소자의 고밀도 영역 및 저밀도 영역을 구비한 반도체소자, 및 그 반도체소자의 제조방법{SEMICONDUCTOR DEVICE WITH HIGH- AND LOW-DENSITY REGIONS OF TRANSISTOR ELEMENTS ON SINGLE SEMICONDUCTOR SUBSTRATE, AND METHOD OF MANUFACTURING SUCH SEMICONDUCTOR DEVICE}
본 발명은 단일 반도체 기판상에 고밀도로 배열된 트랜지스터 소자를 포함하는 고밀도 영역, 및 저밀도로 배열된 트랜지스터 소자를 포함하는 저밀도 영역을 구비한 반도체 장치, 및 그 반도체 장치의 제조방법에 관한 것이다.
종래, 다양한 구조의 반도체 장치가 실용화되었다. 예를 들면, DRAM 과 같은 반도체소자는 단일 반도체 기판상에 배치되어 고밀도 영역으로서 셀 어레이 영역, 및 저밀도 영역으로서 주변회로 영역을 구비한다.
셀 어레이 영역은 메모리 셀을 형성하는 동일한 트랜지스터 소자의 2차원 고밀도 어레이를 포함하고, 주변회로 영역은 XY 디코더를 포함하여 다양한 회로를 형성하는 트랜지스터 소자의 저밀도 어레이를 포함한다. 이러한 반도체 장치 제조시, 고밀도 영역의 트랜지스터 소자 및 저밀도 영역의 트랜지스터 소자는 동시에 제조된다.
상술한 종래의 반도체 장치 및 종래의 반도체 장치 제조방법을 첨부된 도면의 도 1 내지 도 7 을 참조하여 예를 들어 설명한다.
도 1 에 도시된 바와 같이, DRAM (100) 은 단일 반도체 기판 (101) 상에 배치되어 있는 고밀도 영역으로서의 셀 어레이 영역 (102) 및 저밀도 영역으로서의 주변회로 영역 (103) 을 구비한다.
셀 어레이 영역 (102) 은 메모리 셀 (110) 을 형성하는 동일한 트랜지스터 소자 (111) 의 고밀도 어레이를 포함하고, 주변회로 영역 (103) 은 XY 디코더를 포함하여 다양한 회로를 형성하는 트랜지스터 소자 (112) 의 저밀도 어레이를 포함한다.
트랜지스터 소자 (111, 112) 는 이온 주입으로 반도체 기판 (101) 으로 불순물을 도입함으로써 형성된 각각의 소오스 영역 (111b, 112b) 및 각각의 드레인 영역 (111c, 112c) 을 구비한다. 소오스 영역 (111b, 112b) 및 드레인 영역 (111c, 112c) 사이의 갭은 각각의 게이트영역 (111a, 112a) 으로서 작용한다. 셀 어레이 영역 (102) 에서, 소오스 영역 (111b) 을 공유하는 한 쌍의 인접한 트랜지스터 소자 (111) 는 메모리 셀 (110) 을 구성한다. 복수의 메모리 셀 (110) 은 거의 지그재그 형태로 배열되어 있다 (도 2 참조). 주변회로 영역 (103) 에서, 반도체소자 (112) 는 주변회로를 형성하기 위해 원하는 대로 배열되어 있다 (도시하지 않음). 대체로, 주변회로 영역 (103) 의 트랜지스터 소자 (112) 는 셀 어레이 영역 (102) 의 트랜지스터 소자 (111) 보다 저밀도로 배열되어 있다.
상술한 바와 같이, 복수의 메모리 셀 (110) 은 도 2 에 개략적으로 도시된 바와 같이 거의 지그재그 형태로 배열되어 있다. 메모리 셀 (110) 의 구조는 간략하게 설명한다. 도 2 에서, 복수의 메모리 셀 (110) 중의 하나의 메모리 셀만의 트랜지스터 소자 (111) 및 커패시터 (113) 에 도면 부호를 기재하고 있다.
도 1 에 도시된 반도체 기판 (101) 의 트랜지스터 소자 (111) 의 게이트영역 (111a) 상에 게이트 산화막 (115) 이 형성되어 있고, 게이트 산화막 (115) 의 표면상에 도 2 에 수직으로 연장된 복수의 스트립 상태의 게이트 전극 (116) 이 소정의 간격을 두고 배치되어 있다. 게이트 전극 (116) 각각은 폴리실리콘층 (117) 및 텅스텐 실리사이드층 (118) 을 포함하는 두 개의 층을 포함한다. 게이트 전극(116) 의 표면상에 산화막 (119) 이 형성되어 있다. 산화막 (119) 과 게이트 전극 (116) 의 측면상에 질화막을 포함하는 측벽 (120) 이 형성되어 있다.
트랜지스터 소자 (111) 의 소오스 영역 (111b) 위에 측벽 (120) 사이의 갭내에 중앙 콘택트 전극 (121) 이 배치되어 있다. 트랜지스터 소자 (111) 의 드레인 영역 (111c) 위에 측벽 (120) 사이의 갭내에 외측 콘택트 전극 (122) 이 배치되어 있다. 따라서, 중앙 콘택트 전극 (121) 의 양 측면상에 서로 간격을 두고 한 쌍의 외측 콘택트 전극 (122) 이 배치되어 있다. 외측 콘택트 전극 (122) 은 트랜지스터 소자 (111) 의 드레인전극으로서 작용하고, 중앙 콘택트 전극 (121) 은 트랜지스터 소자 (111) 의 소오스전극으로서 작용한다. 하나의 중앙 콘택트 전극 (121) 은 한 쌍의 트랜지스터 소자 (111) 의 공통 소오스전극으로서 작용한다.
커패시터 (113) 가 중앙 콘택트 전극 (121) 과 외측 콘택트 전극 (122) 의 위쪽 방향으로 배치되어 있고 외측 콘택트 전극 (122) 위의 위치로부터 외부로 연장되어 있는, 즉, 중앙 콘택트 전극 (121) 위의 위치로부터 떨어져 있다. 근본적으로, 커패시터 (113) 는 한 쌍의 도체 (전극판 등) 사이에 위치한 유전체를 포함하는 구조이다. 구체적으로 설명하면, 유전체 (113b) 는 도체 (113a) 와 도전성 비트 라인 (123) 사이에 개재되어 있다. 구형체 (113c) 는 도체 (113a) 의 표면적을 증가시키기 위해 작용한다.
상술한 구조로서, 도 2 에서 평면적으로 볼 때, 중앙 콘택트 전극 (121) 아래의 소오스 영역 (111b) 의 양 측면상에 한 쌍의 트랜지스터 소자 (111) 가 소오스 영역 (111b) 을 공용하는 관계로 배치되어 있다. 각각의 트랜지스터 소자 (111) 의 외부 위치위에 커패시터 (113) 가 배치되어 있다. 도 3 의 확대도로 도시된 바와 같이, 한 쌍의 트랜지스터 소자 (111) 및 한 쌍의 커패시터 (113) 는 메모리 셀로서 작용하는 그룹을 구성한다.
도 2 에 도시된 바와 같이, 복수의 메모리 셀 (110) 이 지그재그 형태로 배열되어, 고밀도 영역으로서 셀 어레이 영역을 형성한다. 반도체 기판 (101) 은 반도체 소자 (111) 가 형성되지 않은 위치에 오목부를 갖고 있고, 메모리 셀 (110) 을 서로 분리하기 위해 STI (Shallow Trench Isolation;얇은 트렌치 분치) (114) 가 각각의 오목부에 배치되어 있다. 메모리 셀 (110) 사이의 적당한 위치에서, 전극은 도 1 에 도시된 산화 절연막 (132) 에 의해 비도전성이 됨으로써, 독립적인 메모리 셀 (110) 을 지그재그 형태로 배열된다.
도 2 에 수평으로 연장된 복수의 스트립 형태의 비트 라인 (123) 은 직접적인 접촉없이 게이트 전극 (116) 위에 소정의 간격을 두고 배치되어 있다. 도 1 에 도시된 바와 같이, 비트 라인 (123) 은 하방연장부 (123a) 와 접촉하고 있는 중앙 콘택트 전극 (121) 위에 부분적으로 하방으로 연장된 하방연장부 (123a) 를 갖는다. 외측 콘택트 전극 (122) 은 커패시터 (113) 에 접속되어 있다.
주변회로 영역 (103) 에서, 게이트 영역 (112a), 소오스 영역 (112b) 및 드레인 영역 (112c) 을 포함하는 트랜지스터 소자 (112) 가 반도체 기판 (101) 상에 형성되어 있고, 이는 상술한 트랜지스터 소자 (111) 의 경우와 거의 동일하다. 게이트산화막 (115), 폴리실리콘층 (117) 과 텅스텐 실리사이드층으로 이루어진 게이트 전극 (116), 및 산화막 (119) 이 반도체 기판 (101) 의 표면상의 게이트 영역 (112a) 상에 연속적으로 배치되어 있다. 산화막 (119) 과 게이트 전극 (116) 의 측면상에 질화막으로 이루어진 측벽 (120) 이 형성되어 있다. 비트 라인 (123) 의 하방연장부 (123a)가 측벽 (120) 의 외부에 배치되어 있고, 콘택트 전극을 통하지 않고 반도체 기판 (101) 의 드레인 영역 (112c) 에 직접 접속되어 있고, 드레인 전극으로서 작용한다. 소오스 전극 (도시하지 않음) 이 반도체 기판 (101) 의 소오스 영역 (112b) 에 접속되어 있다. 이와 같은 방법으로, 주변회로 영역 (103) 의 소오스 전극 (도시하지 않음) 으로부터의 외부 신호가 트랜지스터 소자 (112) 의 소오스 영역 (112b), 게이트 영역 (112a) 및 드레인 영역 (112c) 을 통과하고, 비트 라인 (123) 및 중앙 콘택트 전극 (121) 을 통해 트랜지스터 소자 (111) 의 소오스 영역 (111b) 으로 진행하고, 게이트 영역 (111a) 및 드레인 영역 (111c) 을 통해 외측 콘택트 전극 (122) 으로 진행하도록 경로가 설립된다.
반도체 장치, 즉, 상술한 DRAM (100) 의 제조방법을 간략하게 설명한다.
반도체 기판 (101) 내에 STI (114) 를 소정의 형태로 형성한다. 그 후, STI 가 없는 영역의 반도체 기판 (101) 의 표면상에 8.0 nm 두께의 게이트 산화막 (115) 을 형성한다.
그 후, 반도체 기판 (101) 의 표면상에 100 nm 두께의 폴리실리콘층 (117), 150 nm 두께의 텅스텐 실리사이드층 (118), 및 150 nm 두께의 산화막 (119) 을 연속적으로 형성하고, 소정의 패턴으로 에칭하여 트랜지스터 소자 (111, 112) 의 게이트 영역 (111a, 112a) 위에 2 층 게이트 전극 (116) 을 형성한다.
게이트 전극 (116) 이 형성된 반도체 기판 (101) 의 표면상에 50 nm 두께의 제 1 질화막 (131) 을 균일하게 형성한다. 그 후, 셀 어레이 영역 (102) 을 마스킹하고, 주변회로 영역 (103) 의 제 1 질화막 (131) 을 부분적으로 에칭하여 주변회로 영역 (103) 의 게이트 전극 (116) 의 측면상에만 남도록 함으로써, 측벽 (120) 을 형성하고 게이트 전극 (116) 부분만 제외하고 게이트 산화막 (115) 을 노출시킨다.
마스크를 제거한 후, 이온 주입에 의해 불순물을 도입하여, 예를 들면, 소오스 영역 (111b, 112b) 및 드레인 영역 (111c, 112c) 을 형성하고, 소오스 영역 (111b, 112b) 과 드레인 영역 (111c, 112c) 사이의 갭이 게이트 영역 (111a, 112a) 로서 작용하도록 하여, 반도체 기판 (101) 내에 트랜지스터 소자 (111, 112) 를 형성한다.
그 후, 셀 어레이 영역 (102) 과 주변회로 영역 (103) 의 표면상에 20 nm 두께의 절연막 (132) 을 균일하게 형성한다. 도 4 에 도시된 바와 같이, 산화 절연막 (132) 의 표면상에 포함된 불순물을 갖는 BPSG (Borophosphosilicate Glass;보로포스포실리케이트 글라스) 로 이루어지고 1.0 ㎛ 두께의 층간 절연막 (133) 을 형성한다. 셀 어레이 영역 (102) 에서, 게이트 전극 (116) 이 고밀도로 배열되기 때문에, 층간 절연막 (133) 내에 보이드 (134) 가 형성될 수도 있다. 이와 같은 이유로, 층간 절연막 (133) 을 N2분위기에서 다시 흐르도록 어닐링하여, 예를 들면, 만들어진 보이드 (134) 를 제거한다.
그 후, 에칭 스토퍼로서 게이트 전극 (116) 의 측면상에 위치한 제 1 질화막 (131) 을 사용하여 셀 어레이 영역 (102) 을 셀프 얼라이닝함으로써, 반도체 기판 (101) 에 도달하는 층간 절연막 (133) 의 콘택트홀을 형성한다. 콘택트홀내에 콘택트 전극 (121, 122) 을 형성한다. 최종으로, 어셈블리를 수소로 이루어진 형성 가스에서 어닐링하여 계면순위 (interfacial level) 를 회복시킨다.
상술한 반도체 장치 제조방법에 따르면, 셀 어레이 영역 (102) 내에 고밀도로 배열된 트랜지스터 소자 (111), 및 주변회로 영역 (103) 내에 저밀도로 배열된 트랜지스터 소자 (112) 를 동시에 형성할 수 있다.
에칭 스토퍼로서 제 1 질화막 (131) 을 사용하여 셀 어레이 영역 (102) 을 셀프 얼라이닝시켜 층간 절연막 (133) 내에 콘택트홀을 형성하기 때문에, 콘택트 전극 (121, 122) 을 고밀도로 배열된 트랜지스터 소자 (111) 간의 갭내에 신뢰성있게 형성할 수 있다.
에칭 스토퍼로서 사용될 수 있는 두꺼운 제 1 질화막 (131) 이 주변회로 영역 (103) 의 트랜지스터 소자 (112) 사이의 갭에 남아 있다면, 예를 들면, 큰 면적을 갖는다면, 어닐링과 같은 열처리될 때 어셈블리에는 과도한 응력이 발생되고, 반도체 기판 (101) 의 결정 구조가 파괴되는 문제를 발생한다. 이러한 두꺼운 제 1 질화막 (103) 이 최종 어닐링 단계에서 사용되는 형성 가스를 차단하기 때문에, 주변회로 영역 (103) 의 트랜지스터 소자 (112) 사이의 갭에 존재한다면, 계면순위는 회복되기 어렵다.
종래의 반도체 장치 제조 공정에서, 두꺼운 제 1 질화막 (131) 이 제조 공정에서 제거되기 때문에 트랜지스터 소자 (112) 가 저밀도로 배열된 주변회로 영역 (103) 은 상술한 다양한 결함이 발생되지 않는다.
셀 어레이 영역 (102) 에서, 게이트 전극 (116) 이 고밀도로 배열되기 때문에, 보이드 (134) 는 층간 절연막 (133) 내에 발생할 수도 있다. 이러한 보이드 (134) 를 제거하기 위해서, 층간 절연막 (133) 을 어닐링하여 리플로우잉하도록 한다. 고밀도화됨에 따라, 게이트 전극 (116) 사이의 갭내에 위치한 층간 절연막 (133) 의 애스펙트비가 더욱 커진다. 예를 들면, 도 5 에 도시된 바와 같이, 게이트 전극 (116) 사이의 갭내에 위치한 층간 절연막 (133) 이 50 nm 의 폭과 400 nm 의 깊이를 갖는다면, 애스펙트비는 8 이다. 애스펙트비가 4 이상이면, 통상의 공정에 따라 어닐링된다 하더라도 충분한 리플로우잉은 층간 절연막 (133) 내에서 달성될 수 없고, 보이드 (134) 는 도 6 에 도시된 바와 같이 잔류하게 된다. 셀 어레이 영역 (102) 의 보이드 (134) 를 제거하기 위해 어닐링 온도가 더 높게 되거나 어닐링 시간이 더 길게 된다면, 인 또는 보론으로서의 불순물이 층간 절연막 (133) 으로부터 반도체 기판 (101) 으로 확산되고, 트랜지스터 소자 (102) 의 특성을 제어할 수 없게 한다.
산화 절연막 (132) 의 두께가 트랜지스터 소자 (112) 의 특성을 신뢰성있게 제어하도록 증가된다면, 게이트 전극 (116) 사이의 갭내에 위치한 층간 절연막 (133) 의 애스펙트비가 또한 증가되어, 보이드 (134) 를 제거하기 어렵게 된다.
보이드 (134) 를 제거하기 위해 층간 절연막 (133) 의 리플로우잉을 쉽게 하기 위한 시도가 이루어진다면, 층간 절연막 (133) 의 불순물의 밀도가 증가되고, 주변회로 영역 (103) 에서 층간 절연막 (133) 으로부터 반도체 기판 (101) 으로 확산되는 불순물의 양을 증가시키게 된다. 예를 들면, 수증기를 포함하는 분위기에서 층간 절연막 (133) 을 어닐링하면 (수증기 어닐링), 어닐링 시간 및 온도를 변화하지 않고 층간 절연막의 리플로우잉을 양호하게 실행할 수 있다. 그런데, 도 7 에 도시된 바와 같이, 주변회로 영역 (103) 에서 층간 절연막 (133) 으로부터 반도체 기판으로 확산되는 불순물의 양이 증가된다. 이는 수증기 어닐링에 의해 산화 절연막 (132) 의 배리어 성능이 손상된다는 사실에 기인하는 것으로 보인다. 수증기 어닐링에서 반도체 기판 (101) 의 실리콘이 산화된다는 것이 확인되었다.
따라서, 본 발명의 목적은 고밀도로 배열된 트랜지스터 소자, 셀프 얼라인먼트에 의해 형성된 콘택트 전극, 및 보이드 없는 층간 절연막의 배열을 갖는 반도체 장치, 및 그 반도체 장치의 제조방법에 관한 것이다.
도 1 은 종래의 반도체 장치로서 DRAM 의 다층 구조를 나타내는 정면 단면도;
도 2 는 도 1 에 도시된 DRAM 의 고밀도 영역으로서 셀 어레이 영역의 평면도;
도 3 은 도 2 에 도시된 셀 어레이 영역의 일부 확대도;
도 4 는 종래의 제조 공정중의 DRAM 의 정면 단면도;
도 5 는 종래의 제조 공정중의 DRAM 의 디멘죤을 나타내는 단면도;
도 6 은 종래의 제조 공정중의 DRAM 에 남아 있는 보이드로서 결함을 나타내는 정면 단면도;
도 7 은 어셈블리를 질화 분위기 및 수증기 분위기에서 어닐링할 때 불순물이 층간 절연막으로부터 산화막을 통해 반도체 기판으로 확산되는 비율을 나타내는 도;
도 8 은 본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법에 의해 제조된 DRAM 의 내부 구조를 나타내는 정면 단면도;
도 9a 및 도 9b 는 도 8 에 도시된 DRAM 의 제조 공정을 나타내는 단면도;
도 10a 및 도 10b 는 도 8 에 도시된 DRAM 의 다른 제조 공정을 나타내는 단면도;
도 11a 및 도 11b 는 도 8 에 도시된 DRAM 의 또 다른 제조 공정을 나타내는 단면도;
도 12a 및 도 12b 는 도 8 에 도시된 DRAM 의 또 다른 제조 공정을 나타내는 단면도;
도 13a 및 도 13b 는 도 8 에 도시된 DRAM 의 또 다른 제조 공정을 나타내는 단면도;
도 14 는 수증기 분위기에서 어셈블리를 어닐링할 때 다른 두께를 갖는 제 2 질화막을 통해 불순물이 층간 절연막으로부터 반도체 기판으로 확산되는 비율을 나타내는 도;
도 15 는 다른 두께를 갖는 제 2 질화막을 수증기에서 어닐링할 때 내산화성을 나타내는 도;
도 16 은 형성 가스에서 어닐링함으로써 계면순위를 회복시키는 제 2 질화막의 두께와 비율 사이의 관계를 나타내는 도;
도 17 은 본 발명의 제 2 실시예에 따른 반도체 장치의 제조방법에 의해 제조된 DRAM 의 내부 구조를 나타내는 정면 단면도;
도 18a 및 도 18b 는 도 17 에 도시된 DRAM 의 제조 공정을 나타내는 단면도;
도 19a 및 도 19b 는 도 17 에 도시된 DRAM 의 다른 제조 공정을 나타내는 단면도;
도 20a 및 도 20b 는 도 17 에 도시된 DRAM 의 또 다른 제조 공정을 나타내는 단면도;
도 21 은 제 1 실시예의 변형례를 나타내는 정면 단면도;
도 22 는 제 2 실시예의 변형례를 나타내는 정면 단면도;
도 23 은 제 1 실시예의 다른 변형례를 나타내는 정면 단면도; 및
도 24 는 제 2 실시예의 다른 변형례를 나타내는 정면 단면도이다.
※ 도면의 주요 부분에 대한 부호 설명
101 : 반도체 기판
102 : 고밀도 영역으로서의 셀 어레이 영역
103 : 저밀도 영역으로서의 주변회로 영역
111, 112 : 트랜지스터 소자 115 : 게이트 산화막
116 : 게이트 전극 121, 122 : 콘택트 전극
131 : 제 1 질화막 134 : 보이드
200, 300 : DRAM 202, 400, 401 : 제 2 질화막
204 : 콘택트홀 301 : 질화 보호막
본 발명의 목적을 달성하기 위해서, 단일 반도체 기판상에 고밀도로 배열된 트랜지스터 소자를 포함하는 고밀도 영역, 및 저밀도로 배열된 트랜지스터 소자를 포함하는 저밀도 영역을 구비한 반도체 장치의 제조방법이 제공된다. 이 방법은 다음과 같은 단계를 포함한다. 우선, 반도체 기판상에 게이트 산화막을 형성한다. 게이트 산화막의 표면상에 게이트 전극을 형성한다. 게이트 전극상에 산화막을 형성한다. 상기 게이트 전극이 형성된 표면상에 소정의 두께를 갖는 제 1 질화막을 균일하게 형성한다. 반도체 기판의 고밀도 영역을 마스킹하고, 저밀도 영역만의 제 1 질화막을 에칭하여 게이트 전극 사이의 갭내의 게이트 산화막을 노출시킨다. 제 1 질화막이 에칭된 표면상에 소정의 두께를 갖는 제 2 질화막을 형성한다. 제 2 질화막의 표면상에 불순물이 도입된 층간 절연막을 형성한다. 지금까지 형성된 어셈블리는 수증기를 포함하는 분위기에서 어닐링한다. 에칭 스토퍼로서 게이트 전극의 측면상에 위치한 제 1 질화막을 사용하여 고밀도 영역을 셀프 얼라이닝함으로써 층간 절연막내에 반도체 기판에 도달하는 콘택트홀을 형성한다. 콘택트홀내에 반도체 기판에 접속된 콘택트 전극을 형성한다. 지금까지 형성된 어셈블리를 형성 가스로 어닐링하여 계면순위를 회복시킨다.
상술한 방법에서, 어셈블리를 수증기에서 어닐링할 때 층간 절연막의 보이드가 제거된다. 저밀도 영역에서 반도체 기판의 표면상에 게이트 산화막 및 제 2 질화막을 형성하기 때문에, 제 2 질화막은 불순물이 층간 절연막으로부터 반도체 기판으로 확산되는 것을 방지하고, 반도체 기판이 산화되는 것을 방지한다. 통상, 열처리할 때, 예를 들면, 어닐링할 때, 질화막이 응력을 만들고, 저밀도 영역에서 더 큰 면적으로 형성될 수 없다. 그런데, 제 2 질화막을 적당한 두께로 형성한다면, 저밀도 영역의 반도체 기판을 손상시키는 응력을 만들지 않는다. 통상, 어셈블리를 최종으로 어닐링할 때 질화막은 사용되는 형성 가스가 반도체 기판으로 확산되는 것을 저해하는 경향이 있다. 그런데, 적당한 두께로 형성된 제 2 질화막은 형성 가스가 반도체 기판으로 확산되는 것을 저해하지 않는다.
산화막 대신에 질화 보호막을 게이트 전극상에 형성한다면, 저밀도 영역의 제 1 질화막을 에칭할 때, 게이트 산화막이 게이트 전극 사이의 갭내에서 노출될 수도 있고, 질화 보호막이 게이트 전극상에 노출될 수도 있다. 저밀도 영역의 제 1 질화막이 제거될 때, 고밀도 영역의 제 1 질화막을 에칭한다. 그런데, 질화 보호막을 게이트 전극상에 형성한다면, 고밀도 영역의 제 1 질화막을 에칭할 때 게이트 전극이 노출되지 않는다.
CVD 법에 의해 제 1 및 제 2 질화막을 형성할 수도 있다.
대안으로서, CVD 법에 의해 제 1 질화막을 형성할 수도 있고, RTN (Rapid Thermal Nitriding;급속 열적 질화공정) 법에 의해 제 2 질화막을 형성할 수도 있다. 이 경우, 제 1 질화막을 CVD 법에 의해 원하는 두께로 형성할 수 있기 때문에, 셀프 얼라인먼트에 대한 에칭 스토퍼로서 작용하기에 충분히 큰 두께로 제 1 질화막을 형성할 수 있다. RTN 법에 따르면, 산화막의 표면상에 질화막을 형성할 수 없기 때문에, 제 2 질화막이 형성될 반도체 기판의 표면상의 산화막을 제거한 후, 반도체 기판의 노출 표면을 암모니아 분위기에서 고온으로 소정의 시간동안 열처리하여 제 2 질화막을 형성한다. CVD 법에 의해 형성된 질화막보다 얇지만 RTN 법에 의해 양호한 품질의 질화막을 얻을 수 있고, RTN 법에 의해 수증기를 포함하는 분위기에서 어셈블리를 어닐링함으로써 층간 절연막의 불순물이 반도체 기판으로 확산되는 것을 방지하는 제 2 질화막을 형성할 수 있고 수증기를 포함하는 분위기에서 어셈블리를 어닐링함으로써 반도체 기판이 산화되는 것을 방지할 수 있지만, 형성 가스가 반도체 기판으로 확산되게 한다.
바람직하게는, 고밀도 영역을 셀프 얼라이닝에 대한 에칭 스토퍼로서 작용하기에 충분히 큰 두께로 제 1 질화막을 형성하여야 하고, 수증기를 포함하는 분위기에서 어셈블리를 어닐링함으로써 층간 절연막의 불순물이 반도체 기판으로 확산되는 것을 방지하고 수증기를 포함하는 분위기에서 어셈블리를 어닐링함으로써 반도체 기판이 산화되는 것을 방지하지만, 형성 가스가 반도체 기판으로 확산되게 하는 두께로 제 2 질화막을 형성해야 한다.
제 1 및 제 2 질화막이 각각 적당한 두께를 갖지만, 고밀도 영역에서 셀프 얼라인먼트에 의해 층간 절연막내에 반도체 기판에 도달하는 콘택트홀을 형성한다.
본 발명의 목적, 특징 및 이점이 본 발명의 예를 나타내는 첨부된 도면을 참조하여 설명함으로써 분명해진다.
바람직한 실시예의 설명
제 1 실시예에 따른 반도체 소자 및 그 반도체 소자의 제조방법을 도 8 내지 도 16 을 참조하여 설명한다. 상술한 종래의 반도체 소자와 동일한 부분에 대해서는 동일한 명칭과 동일한 도면 부호를 사용하고, 간단히 설명한다.
도 8 에 도시된 바와 같이, 제 1 실시예에 따른 방법에 의해 제조된 반도체 장치로서의 DRAM (200) 은 상술한 종래의 DRMA (100) 과 같이 단일 반도체 기판 (101) 상에 배치되어, 고밀도 영역으로서의 셀 어레이 영역 (102) 및 저밀도 영역으로서의 주변회로 영역 (103) 을 포함한다.
셀 어레이 영역 (102) 은 메모리 셀 (110) 을 형성하는 동일한 트랜지스터 소자의 고밀도 영역을 포함하고, 주변회로 영역 (103) 은 XY 디코더를 포함하는 다양한 회로를 포함하는 트랜지스터 소자 (112) 의 저밀도 영역을 포함한다. 셀 어레이 영역 (102) 및 주변회로 영역 (103) 은 상술한 종래의 구조와 근본적으로 동일한 구조이다. 제 1 실시예에 따른 반도체 장치는 지그재그 형태로 메모리 셀 (110) 을 배열하기 위해 메모리 셀 (110) 사이의 적당한 위치로 산화 절연막 (132) 대신에, 제 2 질화막 (202) 에 의해 전극이 비도전성이 되게 한다는 점에서 종래의 반도체 장치와는 다르다.
구체적으로 설명하면, 셀 어레이 영역에서, 복수의 트랜지스터 소자 (111) 및 복수의 커패시터 (113) 를 포함하는 각각의 메모리 셀 (110) 은 2 차원 지그재그 형태로 배열되어 있다.
게이트 산화막 (115), 폴리실리콘층 (117) 및 텅스텐 실리사이드층 (118) 을 포함하는 2 층 구조의 게이트 전극 (116), 및 산화막 (119) 은 반도체 기판 (112) 의 표면상에 연속적으로 배치되어 있다. 측벽 (120) 은 산화막 (119) 과 게이트 전극 (116) 의 측면상에 형성되어 있다. 콘택트 전극 (121 또는 122) 은 측벽 (120) 사이의 갭내에 배치되어 있다.
셀 어레이 영역 (102) 에서, 비트 라인의 하방 연장부 (123a) 는 중앙 콘택트 전극 (121) 을 통해 소오스 영역 (111b) 에 접속되어 있고, 외측 콘택트 전극 (122) 은 드레인 영역 (111c) 에 접속되어 있다. 주변회로 영역 (103) 에서, 비트 라 (123) 의 하방 연장부 (123a) 는 콘택트 전극을 통하지 않고 드레인 영역 (112c) 에 직접 접속되어 있다. 소오스 전극 (도시하지 않음) 은 소오스 영역 (112b) 에 접속되어 있다.
제 1 실시예에 따른 DRAM (100) 의 제조방법을 간단히 설명한다.
도 9a 에 도시된 바와 같이, 반도체 기판 (101) 내에 STI (114) 를 소정의 패턴으로 형성한다. 그 후, STI (114) 가 없는 영역에서 반도체 기판 (101) 의 표면상에 8.0 nm 두께의 게이트 산화막 (115) 을 형성한다. 그 후, 게이트 산화막 (115) 의 표면상에 100 nm 두께의 폴리실리콘층 (117), 150 nm 두께의 텅스텐 실리사이드층 (118), 150 nm 두께의 산화막 (119) 을 연속적으로 형성한다. 도 9b 에 도시된 바와 같이, 폴리실리콘층 (117), 텅스텐 실리사이드층 (118) 및 산화막 (119) 을 에칭하여 게이트 전극 (116) 을 형성한다. 그 후, CVD 법에 의해 반도체 기판 (101) 의 표면상에 50 nm 두께의 제 1 질화막 (131) 을 형성한다.
그 후, 도 10a 에 도시된 바와 같이, 셀 어레이 영역 (102) 을 레지스트 (201) 에 의해 마스크하고, 주변회로 영역 (103) 의 제 1 질화막 (131) 을 부분적으로 에칭하여 주변회로 영역 (103) 의 게이트 전극 (116) 의 측면상에 남도록 하여, 측벽 (120) 을 형성하고 게이트 전극 (116) 의 일부를 제외하고 게이트 산화막 (115) 을 노출시킨다.
도 10b 에 도시된 바와 같이, 레지스트 (201) 를 제거한 후, 이온 주입에 의해 불순물을 도입하여, 예를 들면, 소오스 영역 (111b, 112b) 및 드레인 영역 (111c, 112c) 을 형성하고, 소오스 영역 (111b, 112b) 과 드레인 영역 (111c, 112c) 사이의 갭이 게이트 영역 (111a, 112a) 으로서 작용하도록 하여, 반도체 기판 (101) 내에 트랜지스터 소자 (111, 112) 를 형성한다. 그 후, 셀 어레이 영역 (102) 과 주변회로 영역 (103) 의 표면상에 10 nm 두께의 제 2 질화막 (202) 을균일하게 형성한다. 도 11a 에 도시된 바와 같이, 제 2 질화막 (202) 의 표면상에 포함된 불순물을 갖는 BPSG 로 이루어지고 1.0 ㎛ 두께의 층간 절연막 (133) 을 형성한다.
셀 어레이 영역 (102) 에서, 도 11a 에 도시된 바와 같이, 게이트 전극 (116) 이 고밀도로 배열되기 때문에, 층간 절연막 (133) 내에 보이드 (134) 가 형성될 수도 있다. 이와 같은 이유로, 도 11b 에 도시된 바와 같이, 층간 절연막 (133) 을 800℃ 에서 수증기를 포함하는 분위기에서 다시 흐르도록 10 분동안 어닐링하여, 예를 들면, 만들어진 보이드 (134) 를 제거한다.
그 후, 도 12a 에 도시된 바와 같이, CMP 법에 의해 층간 절연막 (133) 의 표면을 평탄화시킨다. 그 후, 도 12b 에 도시된 바와 같이, 층간 절연막 (133) 의 평탄화된 표면상에 산화막 (203) 을 형성한다.
도 13a 에 도시된 바와 같이, 셀 어레이 영역 (102) 의 게이트 전극 (116) 의 양 측면에 콘택트홀 (204) 을 형성한다. 구체적으로 설명하면, 셀 어레이 영역 (102) 에서, 산화막 (203) 의 표면을 KrF 레지스트 (203) 에 의해 소정의 패턴으로 마스킹한다. 그 후, 에칭 스토퍼로서 게이트 전극 (116) 의 측면상에 설치되고 40 nm 의 두께인 제 1 질화막 (131) 을 사용하여 셀 어레이 영역 (102) 을 셀프 얼라이닝함으로써, 반도체 기판 (101) 에 도달하는 층간 절연막 (133) 내에 콘택트홀을 형성한다.
그 후, 도 13b 에 도시된 바와 같이, 에칭백에 의해 콘택트홀내에 콘택트 전극 (121, 122) 을 형성한다. 최종으로, 수소의 형성가스에서 어셈블리를 어닐링하여 계면순위를 회복한다.
본 실시예에 있어서, 상술한 바와 같이, 종래의 DRAM (100) 과는 달리, 반도체 기판 (101) 의 표면상에 산화막 (132) 대신에 10 nm 두께의 제 2 질화막 (202) 을 형성한다. 제 1 실시예에 따른 반도체 장치의 다른 세부적인 구조는 종래의 반도체 장치와 근본적으로 동일하다.
본 실시예에 따르면, 종래의 배열과 같이, 셀 어레이 영역 (102) 에 고밀도로 배열된 트랜지스터 소자, 및 주변회로 영역 (103) 에 저밀도로 배열된 트랜지스터 소자를 동시에 형성할 수 있다. 에칭 스토퍼로서 제 1 질화막 (131) 을 사용하여 셀 어레이 영역 (102) 을 셀프 얼라이닝하여 층간 절연막 (133) 내에 콘택트홀 (204) 을 형성하기 때문에, 고밀도로 배열된 트랜지스터 소자 (111) 사이의 갭내에 콘택트 전극 (121, 122) 을 신뢰성있게 형성할 수 있다.
본 실시예에 따른 반도체 장치의 제조방법에서, 층간 절연막 (133) 을 수증기에서 다시 흐르도록 어닐링하기 때문에 보이드 (134) 를 양호하게 제거할 수 있다. 주변회로 영역 (103) 에서 층간 절연막 (133) 과 반도체 기판 (101) 사이에 10 nm 두께의 제 2 질화막 (202) 을 개재하기 때문에, 층간 절연막 (133) 을 수증기에서 어닐링할 때 층간 절연막 (133) 의 불순물이 반도체 기판으로 확산되는 것을 방지하고, 반도체 기판 (101) 의 실리콘이 수증기 어닐링에서 산화되는 것을 방지한다.
본 실시예에 있어서, 10 nm 두께의 제 2 질화막 (202) 는 반도체 기판 (101) 의 결정 구조를 파괴시킬 정도로 큰 응력을 만들지 못한다. 10 nm 두께의 제2질화막 (202) 이 최종 어닐링 단계에서 사용되는 형성 가스를 잘 통과하기 때문에, 계면순위의 회복을 저해하지 않는다.
본 발명자는 상술한 방법에 따른 DRAM (200) 의 다양한 샘플을 제조하고, 그 샘플의 성능을 확인하기 위해 다양한 실험을 행했다.
반도체 기판 (101) 의 표면상에 변하는 두께의 제 2 질화막 (202) 상에 배치된 층간 절연막 (133) 을 갖는 DRAM 을 생산하였다.
이 DRAM 을 800℃ 에서 10 분동안 수증기에서 어닐링하였다. 그 결과, 도 14 에 도시된 바와 같이, 제 2 질화막 (202) 의 두께가 2.0 nm 이상이면, 불순물이 층간 절연막 (133) 으로부터 반도체 기판 (101) 으로 확산되는 것을 거의 완전히 방지할 수 있다. 제 2 질화막 (202) 의 두께가 4.0 nm 이상이면, 불순물의 확산을 지속적으로 방지할 수 있다.
도시하지 않았지만, DRAM 을 850℃ 에서 30 분동안 수증기에서 어닐링할 때, 제 2 질화막 (202) 의 두께가 3.0 nm 이상이면, 불순물의 확산을 거의 완전히 방지할 수 있고, 제 2 질화막 (202) 의 두께가 5.0 nm 이상이면, 불순물의 확산을 지속적으로 방지할 수 있다.
반도체 기판 (101) 의 표면상에 형성된 다양한 두께의 제 2 질화막 (202) 을 갖는 샘플을 생산하였고, 800℃에서 10 분동안 수증기에서 어닐링하였다. 그 결과, 도 15 에 도시된 바와 같이, 제 2 질화막 (202) 의 두께가 3.0 nm 이상이면, 반도체 기판 (101) 이 수증기 어닐링에 의해 산화되는 것을 거의 완전히 방지하고, 제 2 질화막 (202) 의 두께가 5.0 nm 이상이면, 반도체 기판 (101) 이 산화되는 것을 지속적으로 방지한다.
반도체 기판 (101) 의 표면상에 변하는 두께의 제 2 질화막 (202) 상에 배치된 층간 절연막 (133) 을 갖는 DRAM 을 생산하였고, 수소의 형성 가스를 사용하여 400℃ 에서 어닐링하였다. 그 결과, 도 16 에 도시된 바와 같이, 제 2 질화막 (202) 의 두께가 20 nm 이상이면, 형성 가스는 반도체 기판 (101) 으로 확산되지 않고, 각종 부분의 계면순위는 회복되지 않는다. 제 2 질화막 (202) 의 두께가 10 nm 이하이면, 형성 가스가 반도체 기판 (101) 으로 양호하게 확산되고, 각종 부분의 계면순위를 회복한다는 것이 확인되었다.
도시하지 않았지만, 상술한 다양한 조건하에서 샘플을 어닐링할 때, 제 2 질화막 (202) 의 두께가 30 nm 이하이면, 반도체 기판 (101) 이 응력에 독립적인 결함을 갖지 않는다는 것이 확인되었다.
본 실시예에 따른 DRAM (200) 에서, CVD 법에 의해 제 1 질화막 (131) 을 30 내지 50 nm 의 두께로 형성하여, 셀프 얼라인먼트에 대한 에칭 스토퍼로서 작용하기에 충분히 크게 한다. CVD 법에 의해 제 2 질화막 (202) 을 3.0 내지 20 nm 의 두께로, 더욱 바람직하게는 5.0 내지 15 nm 의 두께로 형성하여, 수증기 어닐링에 의해 층간 절연막 (133) 의 불순물이 반도체 기판 (101) 로 확산되는 것을 방지하고 수증기 어닐링에 의해 반도체 기판 (101) 이 산화되는 것을 방지하지만, 형성 가스가 반도체 기판 (101) 으로 확산되도록 한다.
반도체 기판 (101) 내에 소오스 영역 (111b, 112b) 및 드레인 영역 (111c, 112c) 을 형성하여 상술한 공정 대신에 후반 공정에서 트랜지스터 소자 (111, 112)를 만들 수 있다.
제 2 실시예에 따른 반도체 장치 및 그 반도체 장치의 제조방법을 도 17 내지 도 20a, 20b 를 참조하여 설명한다. 상술한 종래의 반도체 소자와 동일한 부분에 대해서는 동일한 명칭과 동일한 도면 부호를 사용하고, 간단히 설명한다.
제 2 실시예에 따른 방법에 의해 제조된 반도체 장치로서의 DRAM (300) 의 구조는 제 1 실시예에 따른 DRAM (200) 의 구조와 거의 동일하다. 제 1 실시예와는 달리, 도 17 에 도시된 바와 같이, 각각의 게이트 전극 (116) 의 표면상에 산화막 (119) 대신에 질화 보호막 (301) 이 형성되어 있고, 각각의 게이트 전극 (116) 의 표면상에 제 1 질화막 (131) 이 잔류하지 않는다.
제 2 실시예에 따른 DRAM (300) 의 제조방법을 간단히 설명한다.
반도체 기판 (101) 의 표면상에 게이트 산화막 (115), 폴리실리콘층 (117) 및 텅스텐 실리사이드층 (118) 을 형성하고, 트랜지스터 소자 (111, 112) 를 형성하고, 150 nm 두께의 질화 보호막 (301) 을 형성한다. 이 막 및 층을 에칭하여 게이트 전극 (116) 을 형성하여 소정의 패턴으로 측벽 (120) 을 형성한다.
도 18a 에 도시된 바와 같이, CVD 법에 의해 반도체 기판 (101) 의 표면상에 40 nm 두께의 제 1 질화막 (131) 을 균일하게 형성한다. 도 18b 에 도시된 바와 같이, 전체 어셈블리를 에칭하여 게이트 전극 (116) 의 측면상에만 제 1 질화막이 잔류하도록 하여 측벽 (120) 을 형성하고 게이트 산화막 (115) 및 질화 보호막 (301) 을 노출시킨다.
이온 주입에 의해 불순물을 반도체 기판 (101) 으로 도입함으로써 소오스 영역 (111b, 112b) 및 드레인 영역 (111c, 112c) 을 형성한다. 소오스 영역 (111b, 112b) 과 드레인 영역 (111c, 112c) 사이의 갭이 각각의 게이트 영역 (111a, 112a) 으로서 작용함으로써, 반도체 기판 (101) 내에 트랜지스터 소자 (111, 112) 를 형성한다. 제 1 실시예에서와 같이, 도 19a 에 도시된 바와 같이, 셀 어레이 영역 (102) 와 주변회로 영역 (103) 의 표면상에 10 nm 두께의 제 2 질화막 (202) 을 형성한다. 도 19b 에 도시된 바와 같이, 제 2 질화막 (202) 의 표면상에 포함된 불순물을 갖는 BPSG 로 이루어지고 1.0 ㎛ 두께인 층간 절연막 (133) 을 형성한다.
도 20a 에 도시된 바와 같이, 수증기를 포함하는 분위기에서 800℃ 에서 다시 흐르도록 10 분동안 어닐링하여 만들어진 보이드 (134) 를 제거한다.
그 후, 층간 절연막 (133) 의 표면을 평탄화하고, 층간 절연막 (133) 의 평탄화된 표면상에 산화막 (203) 을 형성한다. 게이트 전극 (116) 의 양 측면상에 콘택트홀 (204) 을 형성한다. 도 20b 에 도시된 바와 같이, 콘택트홀내에 콘택트 전극 (121, 122) 을 형성한다. 최종으로, 수소의 형성 가스에서 어셈블리를 어닐링하여 계면순위를 회복시킨다.
셀프 얼라인먼트에 의해 콘택트홀 (204) 을 형성할 때, 게이트 전극 (116) 의 측면상에 제 1 질화막 (131) 으로 이루어진 측벽 (120) 이 존재하고, 에칭된 제 1 질화막 (131) 대신에, 150 nm 두께의 질화 보호막 (131) 이 게이트 전극 (116) 이 표면상에 노출되어 있다. 에칭 스토퍼로서 질화 보호막 (301) 및 측벽 (120) 을 사용하여 어셈블리를 셀프 얼라이닝함으로써, 층간 절연막 (133) 내에 반도체 기판 (101) 에 도달하는 콘택트홀 (204) 을 형성한다.
본 실시예에 따른 DRAM (300) 에서, 게이트 전극 (116) 의 표면상에 산화막 (119) 대신에 질화 보호막 (301) 을 형성한다. 셀프 얼라인먼트에 의해 콘택트홀 (204) 을 형성할 때 질화 보호막 (301) 이 게이트 전극 (116) 의 표면에 대한 에칭 스토퍼로서 작용하기 때문에, 제 1 질화막 (131) 이 게이트 전극 (116) 의 표면상에 잔류하지 않아도 된다. 따라서, 주변회로 영역 (103) 의 표면으로부터 제 1 질화막 (131) 을 제거할 때, 셀 어레이 영역 (102) 을 마스킹하지 않아도 되고, 양쪽 영역 (102, 103) 에서 제 1 질화막 (131) 을 한 번만 에칭할 수 있다. 따라서, 본 실시예에 따른 DRAM (300) 을 양호한 생산성으로 용이하게 제조할 수 있다.
본 발명은 상술한 2 개의 실시예에 한정되지 않는다. 예를 들면, 제 1 및 제 2 질화막 (131, 202) 모두를 CVD 법에 의해 형성하지 않아도 되지만, 제 1 질화막 (131) 은 CVD 법에 의해 형성될 수도 있고, 제 2 질화막 (202) 은 RTN 법에 의해 형성될 수도 있다. RTN 법에 의해 형성된 질화막은 CVD 법에 의해 형성된 질화막보다 얇지만 양호한 품질을 갖기 때문에, 1.8 내지 2.0 nm 두께의 제 2 질화막 (400) 을 형성하는데 RTN 법을 사용할 수 있다. RTN 법에 따르면, 산화막의 표면상에 질화막을 성장시킬 수 없다. 따라서, RTN 법에 의해 제 1 실시예에 따른 DRAM (200) 의 제 2 질화막 (400) 을 형성하기 위해서, 셀 어레이 영역 (102) 만을 마스킹하고, 도 10a 에 도시된 바와 같이, 주변회로 영역 (103) 에서 불소로 게이트 산화막 (115) 을 제거하고, 도 21 에 도시된 바와 같이, RTN 법에 따라 암모니아 분위기에서 850℃ 에서 60 초동안 반도체 기판의 노출된 표면을 열처리하여 제 2 질화막 (400) 을 형성하는 것이 바람직하다.
RTN 법에 의해 제 2 실시예에 따른 DRAM (300)의 제 2 질화막 (400) 을 형성하기 위해서, 영역 (102, 103) 의 제 1 질화막 (131) 을 에칭하여 게이트 산화막 (115) 을 노출시키고, 도 18b 에 도시된 바와 같이, 불소로 노출된 게이트 산화막 (115) 을 제거하고, 도 21 에 도시된 바와 같이, RTN 법에 따라 반도체 기판 (101) 의 노출된 표면상에 제 2 질화막 (400) 을 형성한다.
또한, 불소로 DRAM (200, 300) 의 게이트 산화막 (115) 을 제거하여 반도체 기판 (101) 을 노출시킨 후, 도 23 및 도 24 에 도시된 바와 같이, 원하는 두께의 제 2 질화막 (401) 을 CVD 법에 의해 형성할 수 있다.
본 발명에 따른 반도체 장치의 제조방법에서, 저밀도 영역에서 반도체 기판의 표면상에 게이트 산화막 및 제 2 질화막을 형성하기 때문에, 제 2 질화막은 불순물이 층간 절연막으로부터 반도체 기판으로 확산되는 것을 방지하고, 반도체 기판이 산화되는 것을 방지한다.
CVD 법에 의해 제 1 질화막을 형성하고 RTN 법에 의해 제 2 질화막을 형성함으로써, CVD 법에 의해 형성된 질화막보다 얇지만 RTN 법에 의해 양호한 품질의 질화막을 얻을 수 있고, RTN 법에 의해 수증기를 포함하는 분위기에서 어셈블리를 어닐링함으로써 층간 절연막의 불순물이 반도체 기판으로 확산되는 것을 방지하는 제 2 질화막을 형성할 수 있고 수증기를 포함하는 분위기에서 어셈블리를 어닐링함으로써 반도체 기판이 산화되는 것을 방지할 수 있지만, 형성 가스가 반도체 기판으로 확산되게 한다.
본 발명의 바람직한 실시예들을 특정한 용어를 사용하여 설명하였지만, 이러한 설명은 단지 예시적인 것이고, 첨부된 특허청구범위의 사상 또는 범위를 벗어나지 않고 변화 및 변형이 이루어질 수 있다고 사료된다.

Claims (24)

  1. 단일 반도체 기판상에 고밀도로 배열된 트랜지스터 소자를 포함하는 고밀도 영역, 및 저밀도로 배열된 트랜지스터 소자를 포함하는 저밀도 영역을 구비한 반도체 소자의 제조방법으로서,
    상기 반도체 기판의 표면상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막의 표면상에 게이트 전극을 형성하고, 상기 게이트 전극의 표면상에 산화막을 형성하는 단계;
    상기 게이트 전극이 형성된 표면상에 소정의 두께를 갖는 제 1 질화막을 균일하게 형성하는 단계;
    상기 반도체 기판의 상기 고밀도 영역을 마스킹하고, 상기 저밀도 영역의 상기 제 1 질화막을 에칭하여 상기 게이트 전극 사이의 갭내에 상기 게이트 산화막을 노출시키는 단계;
    상기 제 1 질화막을 에칭한 표면상에 소정의 두께를 갖는 제 2 질화막을 균일하게 형성하는 단계;
    상기 제 2 질화막의 표면상에 도입된 불순물을 갖는 층간 절연막을 형성하는 단계;
    수증기를 포함하는 분위기에서 지금까지 형성된 어셈블리를 어닐링하는 단계;
    에칭 스토퍼로서 상기 게이트 전극의 측면상에 위치한 상기 제 1 질화막을 사용하여 상기 고밀도 영역을 셀프 얼라이닝하여 상기 층간 절연막내에 상기 반도체 기판에 도달하는 콘택트홀을 형성하는 단계;
    상기 콘택트홀내에 상기 반도체 기판으로 접속된 콘택트 전극을 형성하는 단계; 및
    형성 가스로 지금까지 형성된 어셈블리를 어닐링하여 계면순위를 회복하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 질화막 및 상기 제 2 질화막을 CVD 법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 제 1 질화막을 30 내지 50 nm 두께로 형성하고, 상기 제 2 질화막을 3.0 내지 20 nm 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 고밀도 영역을 셀프 얼라이닝하는 에칭 스토퍼로서 작용하기에 충분히 큰 두께로 제 1 산화막을 형성하고, 수증기를 포함하는 분위기에서 어셈블리를 어닐링함으로써 상기 층간 절연막의 불순물이 상기 반도체 기판으로 확산되는 것을 방지하고 수증기를 포함하는 분위기에서 상기 어셈블리를 어닐링함으로써 상기 반도체 기판이 산화되는 것을 방지하지만, 상기 형성 가스가 상기 반도체 기판으로 확산되게 하는 두께로 상기 제 2 질화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 1 항의 제조방법으로 제조된 반도체 장치로서,
    단일 반도체 기판상에 고밀도로 배열된 트랜지스터 소자를 포함하는 고밀도 영역, 및 저밀도로 배열된 트랜지스터 소자를 포함하는 저밀도 영역을 구비하고,
    상기 저밀도 영역에서 상기 반도체 기판의 표면의 적어도 일부에 상기 제 2 질화막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  6. 단일 반도체 기판상에 고밀도로 배열된 트랜지스터 소자를 포함하는 고밀도 영역, 및 저밀도로 배열된 트랜지스터 소자를 포함하는 저밀도 영역을 구비한 반도체 소자의 제조방법으로서,
    상기 반도체 기판의 표면상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막의 표면상에 게이트 전극을 형성하고, 상기 게이트 전극의 표면상에 질화 보호막을 형성하는 단계;
    상기 게이트 전극이 형성된 표면상에 소정의 두께를 갖는 제 1 질화막을 균일하게 형성하는 단계;
    상기 반도체 기판의 상기 고밀도 영역을 마스킹하고, 상기 저밀도 영역의 상기 제 1 질화막을 에칭하여 상기 게이트 전극 사이의 갭내에 상기 게이트 산화막을 노출시키고 상기 제이트 전극상에 상기 질화 보호막을 노출시키는 단계;
    상기 제 1 질화막을 에칭한 표면상에 소정의 두께를 갖는 제 2 질화막을 균일하게 형성하는 단계;
    상기 제 2 질화막의 표면상에 도입된 불순물을 갖는 층간 절연막을 형성하는 단계;
    수증기를 포함하는 분위기에서 지금까지 형성된 어셈블리를 어닐링하는 단계;
    에칭 스토퍼로서 상기 게이트 전극의 측면상에 위치한 상기 제 1 질화막을 사용하여 상기 고밀도 영역을 셀프 얼라이닝하여 상기 층간 절연막내에 상기 반도체 기판에 도달하는 콘택트홀을 형성하는 단계;
    상기 콘택트홀내에 상기 반도체 기판으로 접속된 콘택트 전극을 형성하는 단계; 및
    형성 가스로 지금까지 형성된 어셈블리를 어닐링하여 계면순위를 회복하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 6 항에 있어서,
    상기 제 1 질화막 및 상기 제 2 질화막을 CVD 법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 7 항에 있어서,
    상기 제 1 질화막을 30 내지 50 nm 두께로 형성하고, 상기 제 2 질화막을 3.0 내지 20 nm 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 6 항에 있어서,
    상기 고밀도 영역을 셀프 얼라이닝하는 에칭 스토퍼로서 작용하기에 충분히 큰 두께로 제 1 산화막을 형성하고, 수증기를 포함하는 분위기에서 어셈블리를 어닐링함으로써 상기 층간 절연막의 불순물이 상기 반도체 기판으로 확산되는 것을 방지하고 수증기를 포함하는 분위기에서 상기 어셈블리를 어닐링함으로써 상기 반도체 기판이 산화되는 것을 방지하지만, 상기 형성 가스가 상기 반도체 기판으로 확산되게 하는 두께로 상기 제 2 질화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 6 항의 제조방법으로 제조된 반도체 장치로서,
    단일 반도체 기판상에 고밀도로 배열된 트랜지스터 소자를 포함하는 고밀도 영역, 및 저밀도로 배열된 트랜지스터 소자를 포함하는 저밀도 영역을 구비하고,
    상기 저밀도 영역에서 상기 반도체 기판의 표면의 적어도 일부에 상기 제 2 질화막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  11. 단일 반도체 기판상에 고밀도로 배열된 트랜지스터 소자를 포함하는 고밀도 영역, 및 저밀도로 배열된 트랜지스터 소자를 포함하는 저밀도 영역을 구비한 반도체 소자의 제조방법으로서,
    상기 반도체 기판의 표면상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막의 표면상에 게이트 전극을 형성하고, 상기 게이트 전극의 표면상에 산화막을 형성하는 단계;
    상기 게이트 전극이 형성된 표면상에 소정의 두께를 갖는 제 1 질화막을 균일하게 형성하는 단계;
    상기 반도체 기판의 상기 고밀도 영역을 마스킹하고, 상기 저밀도 영역의 상기 제 1 질화막을 에칭하여 상기 게이트 전극 사이의 갭내에 상기 게이트 산화막을 노출시키는 단계;
    상기 노출된 게이트 산화막을 에칭하여 상기 저밀도 영역의 게이트 전극 사이의 갭내에 상기 반도체 기판을 노출시키는 단계;
    상기 제 1 질화막을 에칭한 표면상에 소정의 두께를 갖는 제 2 질화막을 균일하게 형성하는 단계;
    상기 제 2 질화막의 표면상에 도입된 불순물을 갖는 층간 절연막을 형성하는 단계;
    수증기를 포함하는 분위기에서 지금까지 형성된 어셈블리를 어닐링하는 단계;
    에칭 스토퍼로서 상기 게이트 전극의 측면상에 위치한 상기 제 1 질화막을 사용하여 상기 고밀도 영역을 셀프 얼라이닝하여 상기 층간 절연막내에 상기 반도체 기판에 도달하는 콘택트홀을 형성하는 단계;
    상기 콘택트홀내에 상기 반도체 기판으로 접속된 콘택트 전극을 형성하는 단계; 및
    형성 가스로 지금까지 형성된 어셈블리를 어닐링하여 계면순위를 회복하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 1 질화막 및 상기 제 2 질화막을 CVD 법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 12 항에 있어서,
    상기 제 1 질화막을 30 내지 50 nm 두께로 형성하고, 상기 제 2 질화막을 3.0 내지 20 nm 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 11 항에 있어서,
    상기 제 1 질화막을 CVD 법에 의해 형성하고, 상기 제 2 질화막을 RTN (급속 열적 질화공정) 법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 제 1 질화막을 30 내지 50 nm 두께로 형성하고, 상기 제 2 질화막을 1.8 내지 2.0 nm 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 11 항에 있어서,
    상기 고밀도 영역을 셀프 얼라이닝하는 에칭 스토퍼로서 작용하기에 충분히 큰 두께로 제 1 산화막을 형성하고, 수증기를 포함하는 분위기에서 어셈블리를 어닐링함으로써 상기 층간 절연막의 불순물이 상기 반도체 기판으로 확산되는 것을 방지하고 수증기를 포함하는 분위기에서 상기 어셈블리를 어닐링함으로써 상기 반도체 기판이 산화되는 것을 방지하지만, 상기 형성 가스가 상기 반도체 기판으로 확산되게 하는 두께로 상기 제 2 질화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 11 항의 제조방법으로 제조된 반도체 장치로서,
    단일 반도체 기판상에 고밀도로 배열된 트랜지스터 소자를 포함하는 고밀도 영역, 및 저밀도로 배열된 트랜지스터 소자를 포함하는 저밀도 영역을 구비하고,
    상기 저밀도 영역에서 상기 반도체 기판의 표면의 적어도 일부에 상기 제 2 질화막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  18. 단일 반도체 기판상에 고밀도로 배열된 트랜지스터 소자를 포함하는 고밀도 영역, 및 저밀도로 배열된 트랜지스터 소자를 포함하는 저밀도 영역을 구비한 반도체 소자의 제조방법으로서,
    상기 반도체 기판의 표면상에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막의 표면상에 게이트 전극을 형성하고, 상기 게이트 전극의 표면상에 질화 보호막을 형성하는 단계;
    상기 게이트 전극이 형성된 표면상에 소정의 두께를 갖는 제 1 질화막을 균일하게 형성하는 단계;
    상기 제 1 질화막을 에칭하여 상기 게이트 전극 사이의 갭내에 상기 게이트 산화막을 노출시키고 상기 게이트 전극상에 상기 질화 보호막을 노출시키는 단계;
    상기 노출된 게이트 산화막을 에칭하여 상기 저밀도 영역의 게이트 전극 사이의 갭내에 상기 반도체 기판을 노출시키는 단계;
    상기 제 1 질화막을 에칭한 표면상에 소정의 두께를 갖는 제 2 질화막을 균일하게 형성하는 단계;
    상기 제 2 질화막의 표면상에 도입된 불순물을 갖는 층간 절연막을 형성하는 단계;
    수증기를 포함하는 분위기에서 지금까지 형성된 어셈블리를 어닐링하는 단계;
    에칭 스토퍼로서 상기 게이트 전극의 측면상에 위치한 상기 제 1 질화막을 사용하여 상기 고밀도 영역을 셀프 얼라이닝하여 상기 층간 절연막내에 상기 반도체 기판에 도달하는 콘택트홀을 형성하는 단계;
    상기 콘택트홀내에 상기 반도체 기판으로 접속된 콘택트 전극을 형성하는 단계; 및
    형성 가스로 지금까지 형성된 어셈블리를 어닐링하여 계면순위를 회복하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 제 1 질화막 및 상기 제 2 질화막을 CVD 법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 제 1 질화막을 30 내지 50 nm 두께로 형성하고, 상기 제 2 질화막을 3.0 내지 2.0 nm 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제 18 항에 있어서,
    상기 제 1 질화막을 CVD 법에 의해 형성하고, 상기 제 2 질화막을 RTN 법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제 21 항에 있어서,
    상기 제 1 질화막을 30 내지 50 nm 두께로 형성하고, 상기 제 2 질화막을 1.8 내지 20 nm 두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제 18 항에 있어서,
    상기 고밀도 영역을 셀프 얼라이닝하는 에칭 스토퍼로서 작용하기에 충분히큰 두께로 제 1 산화막을 형성하고, 수증기를 포함하는 분위기에서 어셈블리를 어닐링함으로써 상기 층간 절연막의 불순물이 상기 반도체 기판으로 확산되는 것을 방지하고 수증기를 포함하는 분위기에서 상기 어셈블리를 어닐링함으로써 상기 반도체 기판이 산화되는 것을 방지하지만, 상기 형성 가스가 상기 반도체 기판으로 확산되게 하는 두께로 상기 제 2 질화막을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제 18 항의 제조방법으로 제조된 반도체 장치로서,
    단일 반도체 기판상에 고밀도로 배열된 트랜지스터 소자를 포함하는 고밀도 영역, 및 저밀도로 배열된 트랜지스터 소자를 포함하는 저밀도 영역을 구비하고,
    상기 저밀도 영역에서 상기 반도체 기판의 표면의 적어도 일부에 상기 제 2 질화막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
KR10-2000-0081234A 1999-12-24 2000-12-23 단일 반도체 기판상에 트랜지스터 소자의 고밀도 영역 및저밀도 영역을 구비한 반도체 소자, 및 그 반도체 소자의제조방법 KR100393433B1 (ko)

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