JPH0287622A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH0287622A JPH0287622A JP24146288A JP24146288A JPH0287622A JP H0287622 A JPH0287622 A JP H0287622A JP 24146288 A JP24146288 A JP 24146288A JP 24146288 A JP24146288 A JP 24146288A JP H0287622 A JPH0287622 A JP H0287622A
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- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の製造方法に関し、特に、酸
化シリコン膜や窒化シリコン膜等の絶縁膜と、リン、ボ
ロン等の不純物を含むケイ酸ガラス膜（ＰＳＧ膜、ＢＰ
ＳＧ膜等）とから成る多層の眉間絶縁膜に開孔されたコ
ンタクト孔を有する半導体集積回路の製造方法に関する
。
化シリコン膜や窒化シリコン膜等の絶縁膜と、リン、ボ
ロン等の不純物を含むケイ酸ガラス膜（ＰＳＧ膜、ＢＰ
ＳＧ膜等）とから成る多層の眉間絶縁膜に開孔されたコ
ンタクト孔を有する半導体集積回路の製造方法に関する
。
従来、この種の半導体集積回路の製造方法は、例えば、
ＮＰＮ型のバイポーラトランジスタのべ−ス・エミッタ
接合形成において、第２図に示すように、まず、Ｎ型シ
リコン基板１に素子分離のためのフィールド酸化膜２、
ベース領域となるＰ型拡散層３が形成され、次に層間絶
縁膜として酸化シリコン膜４−１、ＰＳＧ膜５（リンケ
イ酸ガラス膜）、酸化シリコン膜４−２から成る３層膜
が形成されて、ホトレジストをマスクにコンタクト孔６
が開孔される。開孔は基板表面へダメージを与えないよ
う、異方性エツチングとウェットエツチングの組合せに
よって行なわれるのが普通である。次にヒ素をドープし
た多結晶シリコン膜をパターニングしてエミッタ電極１
０が形成される。熱処理によってエミッタ電極１０から
基板中にヒ素を拡散させることにより、エミッタ領域と
なるＮ型拡散層１１がベース領域内に形成されるという
ものであった。
ＮＰＮ型のバイポーラトランジスタのべ−ス・エミッタ
接合形成において、第２図に示すように、まず、Ｎ型シ
リコン基板１に素子分離のためのフィールド酸化膜２、
ベース領域となるＰ型拡散層３が形成され、次に層間絶
縁膜として酸化シリコン膜４−１、ＰＳＧ膜５（リンケ
イ酸ガラス膜）、酸化シリコン膜４−２から成る３層膜
が形成されて、ホトレジストをマスクにコンタクト孔６
が開孔される。開孔は基板表面へダメージを与えないよ
う、異方性エツチングとウェットエツチングの組合せに
よって行なわれるのが普通である。次にヒ素をドープし
た多結晶シリコン膜をパターニングしてエミッタ電極１
０が形成される。熱処理によってエミッタ電極１０から
基板中にヒ素を拡散させることにより、エミッタ領域と
なるＮ型拡散層１１がベース領域内に形成されるという
ものであった。
上述した従来の半導体集積回路の製造方法ては、コンタ
クト孔が形成されたとき、ＰＳＧ膜がコンタクト孔側壁
部に露出しているため、その後の熱工程中に、ＰＳＧ膜
中のリンのアウト・テ゛イフユージョンにより、エミッ
タ電極や基板中にリンが拡散してしまい、ＰＮ接合特性
等の電気的な緒特性を劣化させるという欠点がある。ま
た、これを防ぐために、例えば、コンタクト孔を開孔後
酸化シリコン膜を成長させ、これに異方性エツチングを
行うことによりコンタクト孔内の側壁部に酸化シリコン
膜を残し、ＰＳＧ膜を酸化シリコン膜で覆ってしまうと
いう方法が考えられるが、この方法には、酸化シリコン
膜の異方性エツチングにより、半導体基板にダメージを
与えてしまい、接合特性の劣化を引き起してしまうとい
う欠点がある。
クト孔が形成されたとき、ＰＳＧ膜がコンタクト孔側壁
部に露出しているため、その後の熱工程中に、ＰＳＧ膜
中のリンのアウト・テ゛イフユージョンにより、エミッ
タ電極や基板中にリンが拡散してしまい、ＰＮ接合特性
等の電気的な緒特性を劣化させるという欠点がある。ま
た、これを防ぐために、例えば、コンタクト孔を開孔後
酸化シリコン膜を成長させ、これに異方性エツチングを
行うことによりコンタクト孔内の側壁部に酸化シリコン
膜を残し、ＰＳＧ膜を酸化シリコン膜で覆ってしまうと
いう方法が考えられるが、この方法には、酸化シリコン
膜の異方性エツチングにより、半導体基板にダメージを
与えてしまい、接合特性の劣化を引き起してしまうとい
う欠点がある。
本発明の目的は、層間絶縁膜からの不純物のアウト・デ
イフュージョンによる悪影響を回避した半導体集積回路
の製造方法を提供することにある。
イフュージョンによる悪影響を回避した半導体集積回路
の製造方法を提供することにある。
本発明の半導体集積回路の製造方法は、不純物を含有す
るケイ酸ガラス膜とその上に積層された絶縁膜とを含ん
でなる層間絶縁膜に開孔されたコンタクト孔を有する半
導体集積回路の製造方法において、層間絶縁膜を形成し
、所定の開孔を設ける工程と、前記ケイ酸ガラス膜に含
まれる不純物の外部への拡散が無視できる温度で全面に
酸化シリコン膜、窒化シリコン膜及び多結晶シリコン膜
を順次堆積させる工程と、異方性エツチングにより、選
択的に前記多結晶シリコン膜をエツチングし、前記開孔
の側面部にのみ多結晶シリコンの第１側壁膜を形成する
工程と、前記第１側壁膜をマスクにして、前記窒化シリ
コン膜をウェットエツチングし、前記開孔の側面部にの
み窒化シリコンの第２側壁膜を形成する工程と、ウェッ
トエツチングにより前記第１側壁膜を除去する工程と、
前記第２側壁膜をマスクにして前記酸化シリコン膜をウ
ェットエツチングし、前記開孔の側面部にのみ酸化シリ
コン膜の第３側壁膜を形成する工程と、ウェットエツチ
ングにより前記第２側壁膜を除去する工程とにより前記
コンタクト孔を形成する工程を含むというものである。
るケイ酸ガラス膜とその上に積層された絶縁膜とを含ん
でなる層間絶縁膜に開孔されたコンタクト孔を有する半
導体集積回路の製造方法において、層間絶縁膜を形成し
、所定の開孔を設ける工程と、前記ケイ酸ガラス膜に含
まれる不純物の外部への拡散が無視できる温度で全面に
酸化シリコン膜、窒化シリコン膜及び多結晶シリコン膜
を順次堆積させる工程と、異方性エツチングにより、選
択的に前記多結晶シリコン膜をエツチングし、前記開孔
の側面部にのみ多結晶シリコンの第１側壁膜を形成する
工程と、前記第１側壁膜をマスクにして、前記窒化シリ
コン膜をウェットエツチングし、前記開孔の側面部にの
み窒化シリコンの第２側壁膜を形成する工程と、ウェッ
トエツチングにより前記第１側壁膜を除去する工程と、
前記第２側壁膜をマスクにして前記酸化シリコン膜をウ
ェットエツチングし、前記開孔の側面部にのみ酸化シリ
コン膜の第３側壁膜を形成する工程と、ウェットエツチ
ングにより前記第２側壁膜を除去する工程とにより前記
コンタクト孔を形成する工程を含むというものである。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ）は本発明の一実施例を説明するた
めの工程順に示す半導体チップの断面図である。
めの工程順に示す半導体チップの断面図である。
本実施例は、バイポーラトランジスタのベース・エミッ
タ接合形成に関するものである。
タ接合形成に関するものである。
まず、第１図（ａ）に示すように、Ｎ型シリコン基板１
０１の表面に選択的にフィールド酸化膜１０２を形成し
た後、ベース領域となるＰ型拡散層１０３をイオン注入
により形成する。次に基板全面に酸化シリコン膜１０４
−４、ＰＳＧ膜１０５、酸化シリコン膜１０４−２から
成る３層の眉間絶縁膜をそれぞれ成長させた後、開孔１
０６′を設ける。開孔形成は基板表面へダメージを与え
ないよう、異方性エツチングとウェットエツチングによ
って行なわれるのが普通である。
０１の表面に選択的にフィールド酸化膜１０２を形成し
た後、ベース領域となるＰ型拡散層１０３をイオン注入
により形成する。次に基板全面に酸化シリコン膜１０４
−４、ＰＳＧ膜１０５、酸化シリコン膜１０４−２から
成る３層の眉間絶縁膜をそれぞれ成長させた後、開孔１
０６′を設ける。開孔形成は基板表面へダメージを与え
ないよう、異方性エツチングとウェットエツチングによ
って行なわれるのが普通である。
次に第１図（ｂ）に示すように、基板全面に厚さ０．１
〜０．３ノｘｍの酸化シリコン膜１０７を成長させる。
〜０．３ノｘｍの酸化シリコン膜１０７を成長させる。
このとき、ＰＳＧ膜１０５に含まれる不純物が、ＰＳＧ
膜外へ拡散しないよう、成長温度３００〜５００℃の気
相成長によって酸化シリコン膜１０７を成長させる。次
に全面に厚さ０．１〜０．５μｍの窒化シリコン膜１０
８を成長させ、続いて、厚さ０．１〜０．５μｍの多結
晶シリコン膜１０９を基板全面に成長させる。
膜外へ拡散しないよう、成長温度３００〜５００℃の気
相成長によって酸化シリコン膜１０７を成長させる。次
に全面に厚さ０．１〜０．５μｍの窒化シリコン膜１０
８を成長させ、続いて、厚さ０．１〜０．５μｍの多結
晶シリコン膜１０９を基板全面に成長させる。
次に第１図（ｃ）に示すように、ＣＣ，Ｒ４ガスによる
異方性エツチングにより、最上層の多結晶シリコン膜を
選択的にエツチングして、開孔の側壁部にのみ、多結晶
シリコン膜を残して第１側壁膜１０９′を形成する。こ
の異方性エツチングの際、多結晶シリコン膜は、窒化シ
リコン膜１０８、酸化シリコンｐｌＡ１０７に対して選
択的にエツチングされるなめ、エツチングにより基板へ
ダメージを与えることはない。
異方性エツチングにより、最上層の多結晶シリコン膜を
選択的にエツチングして、開孔の側壁部にのみ、多結晶
シリコン膜を残して第１側壁膜１０９′を形成する。こ
の異方性エツチングの際、多結晶シリコン膜は、窒化シ
リコン膜１０８、酸化シリコンｐｌＡ１０７に対して選
択的にエツチングされるなめ、エツチングにより基板へ
ダメージを与えることはない。
次に第１図（ｄ）に示すように、第１側壁膜１０９′を
マスクにして、ウェットエッチにより窒化シリコン膜１
０８を形成する。
マスクにして、ウェットエッチにより窒化シリコン膜１
０８を形成する。
次に第１図（ｅ）に示すように、まず、第１側壁膜１０
９ ’をウェットエツチングにより除去する。このとき
開孔内の基板面は、酸化シリコン膜１０７に覆われてい
るなめ、エツチングされない その後、第２側壁［１０
８’をマスクにして、ウェットエツチングにより酸化シ
リコン膜１０７をエツチングして、開孔の側壁部に酸化
シリコン膜を残して第３側壁を形成すると同時に開孔底
面に基板面を露出させる。
９ ’をウェットエツチングにより除去する。このとき
開孔内の基板面は、酸化シリコン膜１０７に覆われてい
るなめ、エツチングされない その後、第２側壁［１０
８’をマスクにして、ウェットエツチングにより酸化シ
リコン膜１０７をエツチングして、開孔の側壁部に酸化
シリコン膜を残して第３側壁を形成すると同時に開孔底
面に基板面を露出させる。
次に第１図（ｆ）に示すように、第２側壁膜１０８′を
ウェットエツチングにより除去してコンタクト孔１０６
の形成を完了する。その後ヒ素をドープした多結晶シリ
コン膜をパターニングしてエミッタ電極１１０を形成す
る。エミッタ電極１１０から、基板中にヒ素を拡散させ
ることにより、エミッタ領域となるＮ型拡散層１１１が
形成される。このとき、コンタクト孔には第３側壁膜１
０７′かあるので、これがＰ Ｓ Ｇ膜１０５がらの不
純物（リン）のアウト・デイフュージョンを防いでいる
。その後、従来通りに層間絶縁膜及びアルミニウムの引
き出し電極が形成されることにより、半導体集積回路を
製造する。
ウェットエツチングにより除去してコンタクト孔１０６
の形成を完了する。その後ヒ素をドープした多結晶シリ
コン膜をパターニングしてエミッタ電極１１０を形成す
る。エミッタ電極１１０から、基板中にヒ素を拡散させ
ることにより、エミッタ領域となるＮ型拡散層１１１が
形成される。このとき、コンタクト孔には第３側壁膜１
０７′かあるので、これがＰ Ｓ Ｇ膜１０５がらの不
純物（リン）のアウト・デイフュージョンを防いでいる
。その後、従来通りに層間絶縁膜及びアルミニウムの引
き出し電極が形成されることにより、半導体集積回路を
製造する。
以上説明したように本発明は、酸化シリコン膜や窒化シ
リコン膜等の絶縁膜で覆われた不純物を含むケイ酸ガラ
ス膜を含んで成る多層の層間絶縁膜に開孔を設けた後、
ケイ酸ガラス膜中の不純物をケイ酸ガラス膜外へ拡散さ
せない条件で全面に酸化シリコン膜を成長させ、この酸
化膜を開孔の側面部にのみ残し、ケイ酸ガラス膜を酸化
シリコン膜で覆ってしまうことにより、ケイ酸ガラス膜
中の不純物か、その後の熱工程で膜外へ拡散するのを防
ぐ効果がある。また、酸化シリコン膜を開孔側面部に形
成するにあたって、まず前述の酸化シリコン膜に続いて
窒化シリコン膜、多結晶シリコン膜を成長し、異方性エ
ツチングにより、窒化シリコン膜に対して選択的に多結
晶シリコン膜をエツチングして開孔側面部に多結晶シリ
コンを残し、続いてこれをマスクにウェットエツチング
で開孔側面部に窒化シリコン膜を残して、最後にこれを
マスクにウェットエツチングで開孔の側面部に酸化シリ
コンの側壁膜を形成し、マスク材をウェットエツチング
で除去することにより、コンタクト孔の形成を完了する
のでその下にある基板や配線層等に異方性エツチングに
よるダメージを与えないですむ。
リコン膜等の絶縁膜で覆われた不純物を含むケイ酸ガラ
ス膜を含んで成る多層の層間絶縁膜に開孔を設けた後、
ケイ酸ガラス膜中の不純物をケイ酸ガラス膜外へ拡散さ
せない条件で全面に酸化シリコン膜を成長させ、この酸
化膜を開孔の側面部にのみ残し、ケイ酸ガラス膜を酸化
シリコン膜で覆ってしまうことにより、ケイ酸ガラス膜
中の不純物か、その後の熱工程で膜外へ拡散するのを防
ぐ効果がある。また、酸化シリコン膜を開孔側面部に形
成するにあたって、まず前述の酸化シリコン膜に続いて
窒化シリコン膜、多結晶シリコン膜を成長し、異方性エ
ツチングにより、窒化シリコン膜に対して選択的に多結
晶シリコン膜をエツチングして開孔側面部に多結晶シリ
コンを残し、続いてこれをマスクにウェットエツチング
で開孔側面部に窒化シリコン膜を残して、最後にこれを
マスクにウェットエツチングで開孔の側面部に酸化シリ
コンの側壁膜を形成し、マスク材をウェットエツチング
で除去することにより、コンタクト孔の形成を完了する
のでその下にある基板や配線層等に異方性エツチングに
よるダメージを与えないですむ。
以上要するに、本発明によれば、層間絶縁膜からの不純
物のアウト・デイフュージョンを防ぎ、特性の良好な半
導体装置を製造できる効果がある。
物のアウト・デイフュージョンを防ぎ、特性の良好な半
導体装置を製造できる効果がある。
第１図（ａ）〜（モ）は本発明の一実施例を説明するた
めの工程順に示す半導体チップの断面図、第２図は従来
例を説明するための半導体チップの断面図である。 １．１０１・・・Ｎ型シリコン基板、２，１０２・・・
フィールド酸化膜、３．１０３・・・Ｐ型拡散層、４−
１．４−２．１０４−１，１０１−２・・・酸化シリコ
ン膜、５，１０５・・・ＰＳＧ膜、６．１０６・・・コ
ンタクト孔、１０６′・・・開孔、１０７・・・酸化シ
リコン膜、１０７′・・・第３側壁膜、５．１０８・・
窒化シリコン膜、９，１０９・・・多結晶シリコン膜、
１０９′・・・第１側壁膜、１０．１１０・・・エミッ
タ電極、１１コ・・・Ｎ型拡散層。
めの工程順に示す半導体チップの断面図、第２図は従来
例を説明するための半導体チップの断面図である。 １．１０１・・・Ｎ型シリコン基板、２，１０２・・・
フィールド酸化膜、３．１０３・・・Ｐ型拡散層、４−
１．４−２．１０４−１，１０１−２・・・酸化シリコ
ン膜、５，１０５・・・ＰＳＧ膜、６．１０６・・・コ
ンタクト孔、１０６′・・・開孔、１０７・・・酸化シ
リコン膜、１０７′・・・第３側壁膜、５．１０８・・
窒化シリコン膜、９，１０９・・・多結晶シリコン膜、
１０９′・・・第１側壁膜、１０．１１０・・・エミッ
タ電極、１１コ・・・Ｎ型拡散層。
Claims (1)
- 不純物を含有するケイ酸ガラス膜とその上に積層された
絶縁膜とを含んでなる層間絶縁膜に開孔されたコンタク
ト孔を有する半導体集積回路の製造方法において、層間
絶縁膜を形成し、所定の開孔を設ける工程と、前記ケイ
酸ガラス膜に含まれる不純物の外部への拡散が無視でき
る温度で全面に酸化シリコン膜、窒化シリコン膜及び多
結晶シリコン膜を順次堆積させる工程と、異方性エッチ
ングにより、選択的に前記多結晶シリコン膜をエッチン
グし、前記開孔の側面部にのみ多結晶シリコンの第１側
壁膜を形成する工程と、前記第１側壁膜をマスクにして
、前記窒化シリコン膜をウェットエッチングし、前記開
孔の側面部にのみ窒化シリコンの第２側壁膜を形成する
工程と、ウェットエッチングにより前記第１側壁膜を除
去する工程と、前記第２側壁膜をマスクにして前記酸化
シリコン膜をウェットエッチングし、前記開孔の側面部
にのみ酸化シリコン膜の第３側壁膜を形成する工程と、
ウェットエッチングにより前記第２側壁膜を除去する工
程とにより前記コンタクト孔を形成する工程を含むこと
を特徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24146288A JPH0287622A (ja) | 1988-09-26 | 1988-09-26 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24146288A JPH0287622A (ja) | 1988-09-26 | 1988-09-26 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0287622A true JPH0287622A (ja) | 1990-03-28 |
Family
ID=17074677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24146288A Pending JPH0287622A (ja) | 1988-09-26 | 1988-09-26 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0287622A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5308793A (en) * | 1991-07-24 | 1994-05-03 | Sony Corporation | Method for forming interconnector |
| US6828188B2 (en) * | 1999-12-24 | 2004-12-07 | Nec Electronics Corporation | Semiconductor device with high- and low-density regions of transistor elements on single semiconductor substrate, and method of manufacturing such semiconductor device |
-
1988
- 1988-09-26 JP JP24146288A patent/JPH0287622A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5308793A (en) * | 1991-07-24 | 1994-05-03 | Sony Corporation | Method for forming interconnector |
| US6828188B2 (en) * | 1999-12-24 | 2004-12-07 | Nec Electronics Corporation | Semiconductor device with high- and low-density regions of transistor elements on single semiconductor substrate, and method of manufacturing such semiconductor device |
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