JPS62214637A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置におけるセミウェル技術に関し、特
にバイポーラＩＣに利用して有効な技術に関する。

〔従来技術〕

半導体装置のセミウェル技術については、本出願人によ
り、山鹿された特公昭５８−４３９０３号に記載されて
いる。その概要はｖＫ９図に示すように半導体基板１表
面に異方性エツチングを利用して凹部３をあけ、この凹
部３を埋めるようにエビタキシャル成長により半導体層
１３を厚（堆積しく第１０図）、このあと、凹部３上に
成長した半導体表面にマスク１４を形成しく第１１図）
、このマスク１４を使って半導体層を平坦化エッチする
ことにより、一部が深く塊め込まれたセミウェルを形成
するものであり、このセミウェル部分に高耐圧の素子を
形成し、浅い半導体層には高速の素子を形成する上で有
利となる。

〔発明が解決しようとする問題点〕

上記したセミウェル・プロセスによれば、第１２図に示
すように凹部の上にエピタキシャル成長させた半導体層
表面にはオニのツノ状の突起７が発生する。この突起７
を取り除（ために、ホトレジストマスク等を利用して表
面を平坦化すること、こんどは逆に第１３図に示すよう
に突起の部分にくぼみ１５が生じろ。このような突起や
くぼみはこの上に形成する配線の断切れ現象な起重こと
になる。突起や（ぼみを完全に除去するための高い精度
でマスクエッチを行うことは困難であった。

本発明は上記した問題を克服するためになされたもので
あり、その目的は、複雑な処理方法を用いることをしな
いで表面平坦化ができるセミウェル技術をうろことにあ
る。

本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述ならびに添付図面からあきらかになろう。

〔問題を解決するだめの手段〕

本願において開示される発明の概要を簡単に説明丁れば
下記のとおりである。

丁なわち、半導体（Ｓｉ）基板の一主表面の一部に凹部
を形成し、この凹部の形成されない基板表面に酸化膜（
ＳｉＯｘ）を存在させた状態で上記凹部内に＠１のエピ
タキシャル半導体層を選択的に形成し、基板表面の酸化
膜を取り除いて上記第１のエピタキシャル層を埋め込む
ように全面に第２のエピタキシャル半導体層を形成する
ことにより半導体基板上にセミウェルを有するエピタキ
シャル半導体層を形成するものである。

〔作　用〕

上記した手段によれば、凹部内に選択的にエピタキシャ
ル層を形成することで全面エピタキシャル方式に比べて
表面の突起やくぼみ等を小さくすることができ、その上
に表面平坦化したエピタキシャル層を比較的簡単なプロ
セスで得られ、前記発明の目的を達成するものである。

〔実施例〕

第１図乃至第８図は不発明の一実施例を示す半導体装置
の製造プロセスの工、程断面図である。

以下各図面に対応する工程にしたがって順次説明する。

（１１半導体基体、たとえば主面の結晶方位がほぼ（１
００）である高比抵抗ｐ−型Ｓｉ基板１を用意し、結晶
軸言回＜１００＞にホトレジスト処理により平行な辺の
みからなる矩形の窓をあけた酸化膜（５ｉＯｚ　）　２
のマスクを通して異方性エツチングによる凹部３をあげ
る。このときの異方性エッチ液はＫＯＨを主成分とする
水溶液である。この異方性エッチによって結晶面にそっ
た壁面を有する約２０μｍの深さの凹部３が形成される
（第１図）。

（２）このあと、基板表面の酸化膜２の一部をエッチ除
去して拡散用マスクとなし、このマスクを通して基板の
一部及び凹部３内の半導体表面にｓｂ（アンチモン）等
のドナーをイオン打込み法又は、拡散法で導入する。（
第２図）。

（３）拡散のための熱処理を行うこと罠より、基板の表
面の一部及び凹部３内の基板表面にそってｎ＋拡散層４
を形成する。この拡散で全面に酸化膜５が生成されるが
、このあとホトエッチにより凹部内面の酸化膜を取り除
く（第３図）。

（４）　　選択的エピタキシャルにより酸化膜の形成さ
れない凹部３内にエピタキシャル半導体層６を選択的に
形成する。この選択エピタキシャルはたとえハＳ　ｉ　
Ｈ，Ｃ−ｅｔとＨ，＋ＨＣ，＃を１０００℃で熱分解す
ることにより、Ｓｉ０ｇ上にはＳｉがデポジットされず
Ｓｉの露呈する凹部内のみにＳｉがエピタキシャル成長
する。このエピタキシャルＳｉ層６は凹部周辺の基板面
よりわずかに高い程度となるようにする。凹部の周縁に
そってわずかであるがクラウン７が形成される（第４図
）。

（５）酸化膜５を除去したのち平坦化エッチを行い、ク
ラウンを取り除くとともに、凹部上のエピタキシャル層
６の上面とそれ以外の基板表面とを一致させる（第５図
）。

（６）全面に通常のエピタキシャル法による第２のエピ
タキシャルＳｉ層８を約１０μｍの厚さに形成する（第
６図）。

（力　＠２のエピタキシャルＳｉ層の表面を平坦化エッ
チし、その表面に生成した酸化膜をホトエッチ、Ｂ拡散
によりアイソレージ冒ンｐ＋層９を形成する（第７図）
。

（８）分離された各島領域表面に選択拡散忙よりペース
９層１０．エミッタｎ＋層１１．コレクタ取出しｎ＋層
１２を形成し、セミウェルの形成された深い島領域に高
耐圧ｎｐｎ）ランジスタＱｌ。

浅いエピタキシャル層の島領域に低耐圧（高速度）ｎｐ
ｎ）ランジスタＱ２を形成する（第８図）。

上記実施例によれば、セミウェル部は凹部に限定してエ
ピタキシャル成長する選択エピタキシャル技術によるた
め、クラウンの発生及びくぼみを最小限度におさえるこ
とができ、その上に第２のエピタキシャル成長を行うこ
とにより、従来のセミウェルプロセスの場合のようにエ
ピタキシャル成長時の温度によるクラウニ／’Ｐ＜ぼみ
、表面の平坦化がむらな（できるようになった。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものでなく、その要旨を逸脱しない範囲で様々変更可能
である。

たとえば、第１のエピタキシャル層（選択エピタキシャ
ル層）と第２のエピタキシャル層とが別個であることを
利用して、セミウェル部のエピタキシャル層の不純物濃
度を任意に調整することにより、このうえに形成する高
耐圧トランジスタの特性を変えることができろ。

あるいは、第１のエピタキシャル層の導電型を第２のエ
ピタキシャル層の導電度と異なるものとすることにより
、ダイオード素子として利用することも可能である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明子れば下記のとおりである
。

すなわち、セミウェルプロセスによって生ずるエピタキ
シャル層の表面の平坦化かむもなくでき、配線の断切れ
等の問題をな（てことができる。

本発明はバイポーラＩＣに適用してもりとも効果がある
。

本発明はその他一般のデバイスにも応用することができ
る。

【図面の簡単な説明】

第１図乃至第８図は本発明の一実施例を示すセミウェル
を有する半導体装置の製造プロセスの工程断面図である
。 第９図乃至Ｗ、１３図は従来のセミウェルプロセスの例
を示す工程断面図である。 １・・・半導体基板（ｐ−型Ｓｉ）、２・・・酸化膜（
Ｓｉｎｓ）、３・・・凹部、４−　ｎ＋層（埋込層）、
５・・・酸化膜、６・・・第１のエピタキシャルＳｉ層
、７・・・クラウン、８・・・第２のエピタキシャルＳ
　ｉ　１ｍ、９・・・アイソレーションｒｎＭ）　１ｎ
・・・ベースｎ層、１１・・・エミッタｎ中層、１２・
・・コレクタ取出ｎ中層。 、１ １：、、、、、、、、ノ 代理人　弁理士　　小　川　勝　男　　、−２・第　　
１　　図 第　　３　　図 ４−理公肩 第　　６　　図 σ−×２工じ゛り杉マＪり看 第　　７　　図 第　　８　　図 第　　９　　図 第１０図 第１１図 、Ｉ４

Claims (1)

1. 【特許請求の範囲】 １、半導体基体と基板表面の一部に埋め込まれた第１の
   エピタキシャル半導体層と、第１のエピタキシャル半導
   体層に接続し基板上の全面に形成された第２のエピタキ
   シャル半導体層と、第１のエピタキシャル層の埋め込ま
   れない部分で第２のエピタキシャル層をいくつかに分離
   するための分離層及び、分離された第２のエピタキシャ
   ル層の各島領域に形成された半導体素子とを有する半導
   体装置。 ２、半導体基板は第１の導電型を有し、第１のエピタキ
   シャル半導体層及び第２のエピタキシャル半導体層は第
   １の導電型と逆の第２の導電型を有する特許請求の範囲
   第１項に記載の半導体装置。 ３、第１のエピタキシャル層及び第２のエピタキシャル
   層と半導体基体の間に第２導電型の高濃度層が埋め込ま
   れている特許請求の範囲第２項に記載の半導体装置。 ４、半導体基板の一主表面の一部に凹部を形成する工程
   、凹部の形成されない基板表面上に酸化膜を存在させた
   状態で上記凹部内に第１のエピタキシャル成長により半
   導体層を選択的に形成する工程、及び基板表面上の酸化
   膜を取り除き全面に第２のエピタキシャル成長による半
   導体層を形成する工程を少なくとも包含する半導体装置
   の製造方法。