JPS5984435A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- JPS5984435A JPS5984435A JP19411482A JP19411482A JPS5984435A JP S5984435 A JPS5984435 A JP S5984435A JP 19411482 A JP19411482 A JP 19411482A JP 19411482 A JP19411482 A JP 19411482A JP S5984435 A JPS5984435 A JP S5984435A
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- Japan
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- substrate
- polycrystalline silicon
- region
- layer
- integrated circuit
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- Chemical & Material Sciences (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高密度、高集積半導体集積回路の構造ならびに
製造方法に関するものである。
製造方法に関するものである。
従来例の構成とその問題点
半導体装置は最近ますます、高密度化される傾向にあシ
、そのため、素子分離技術の開発が注目され、従来のｐ
ｎ接合分離から最近では絶縁物分雛技術が注目されてい
る。
、そのため、素子分離技術の開発が注目され、従来のｐ
ｎ接合分離から最近では絶縁物分雛技術が注目されてい
る。
絶縁物分離では分離領域を絶縁物で囲い、内部に多結晶
シリコンを埋込む方法があり第１図にこの工程断面図を
示す。
シリコンを埋込む方法があり第１図にこの工程断面図を
示す。
ｐ形基板１の主表面にｎ形高濃度拡散層２を約１μｍ形
成し、ｎ形エピタキシャル層３を約１．５μｍ成長する
。さらに、酸化膜４、窒化膜６を堆積した後、フォトリ
ソによりＩ／レジストを形成し、レジスト６をマスクに
窒化膜５、酸化膜４をエツチングし、さらにエピタキシ
ャル層３の一部をアルカリ・エッチ等によりテーパーエ
ッチし、酸化膜４をテーパ先端部１でエツチングする。
成し、ｎ形エピタキシャル層３を約１．５μｍ成長する
。さらに、酸化膜４、窒化膜６を堆積した後、フォトリ
ソによりＩ／レジストを形成し、レジスト６をマスクに
窒化膜５、酸化膜４をエツチングし、さらにエピタキシ
ャル層３の一部をアルカリ・エッチ等によりテーパーエ
ッチし、酸化膜４をテーパ先端部１でエツチングする。
（Ａ）。
その後、異方性エッチによりｎ形高濃拡散層２よシも深
くＵ字形にエツチングし、レジスト６をマスクにボロン
イオン注入により、チャンネルストッパ領域了を形成す
る（Ｂ）。そして、レジスト６を除去した後、酸化膜８
、窒化膜９を形成し、多結晶シリコン１０を約２．５μ
ｍ堆積し、表面に酸化膜１１、窒化膜１２を堆積し、Ｕ
字形エッチ部上にレジスト１３を形成する（Ｃ）。この
後、レジスト１３をマスクに窒化膜１２、酸化膜１１さ
らに多結晶シリコン１０を約２．５μｍエツチングして
、Ｕ字形部の多結晶シリコン１０のみ残る。
くＵ字形にエツチングし、レジスト６をマスクにボロン
イオン注入により、チャンネルストッパ領域了を形成す
る（Ｂ）。そして、レジスト６を除去した後、酸化膜８
、窒化膜９を形成し、多結晶シリコン１０を約２．５μ
ｍ堆積し、表面に酸化膜１１、窒化膜１２を堆積し、Ｕ
字形エッチ部上にレジスト１３を形成する（Ｃ）。この
後、レジスト１３をマスクに窒化膜１２、酸化膜１１さ
らに多結晶シリコン１０を約２．５μｍエツチングして
、Ｕ字形部の多結晶シリコン１０のみ残る。
その後、酸化を行ない、多結晶シリコン１０上に酸化膜
１４を形成する。その後エピタキシャル層３の主表面に
ある窒化膜９を除去する（Ｄ）。
１４を形成する。その後エピタキシャル層３の主表面に
ある窒化膜９を除去する（Ｄ）。
この様にして形成される分離領域は活性領域（エピタキ
シャル層３）は絶縁膜で分離されており、さらに通常の
選択酸化の場合に発生するバーヅビーフの様に分離領域
の横方向への拡がシはなく、高密度化できるという特長
をもっている。しかしながら、最近では高密度化に加え
、高集積化の順向にあり、チップが非常に大きくなって
きている。チップが大きくなると基板１の抵抗の影響が
あられれ、ランチアップが起こりやすく、このラッチア
ンプ防止のため、チップ内の随所で基板バイアスを行な
う必要が出てくるが、第１図に示す例では基板１から電
極を取り出すことが出来ないという欠点がある。
シャル層３）は絶縁膜で分離されており、さらに通常の
選択酸化の場合に発生するバーヅビーフの様に分離領域
の横方向への拡がシはなく、高密度化できるという特長
をもっている。しかしながら、最近では高密度化に加え
、高集積化の順向にあり、チップが非常に大きくなって
きている。チップが大きくなると基板１の抵抗の影響が
あられれ、ランチアップが起こりやすく、このラッチア
ンプ防止のため、チップ内の随所で基板バイアスを行な
う必要が出てくるが、第１図に示す例では基板１から電
極を取り出すことが出来ないという欠点がある。
発明の目的
本発明はこのような従来の問題に鑑みランチアップを防
止することが可能な半導体集積回路及びその製造方法を
提供せんとするものである。
止することが可能な半導体集積回路及びその製造方法を
提供せんとするものである。
発明の構成
本発明は分離領域に基板と同形の不純物を含む多結晶シ
リコンを埋込み、この多結晶シリコン下部で基板との接
続を行ない、上部で電極を引出すことにより基板バイア
スを行なう半導体集積回路及びその製造方法である。
リコンを埋込み、この多結晶シリコン下部で基板との接
続を行ない、上部で電極を引出すことにより基板バイア
スを行なう半導体集積回路及びその製造方法である。
実施例の説明
第２図は本発明に係る実施例の工程断面図を示している
。以下、第２図に従って説明する。
。以下、第２図に従って説明する。
ｐ形基板１０１の主表面にｎ形高濃度拡散層１０２を約
１μｍ形成し、ｎ形エピタキシャル層１０３を約１．５
μｍ成長する。さらに、酸化膜１０４、を約１００〇八
窒化膜１０５を約１０００人堆積した後フォトリソによ
りレジスト１０６を形成し、レジスト１０６をマスクに
窒化膜１０５゜酸化膜１０４をエツチングし、さらにエ
ピタキシセル層１０３の一部をアルカリ・エッチ等にょ
シテーパーエッチを行ない、テーパー上端の酸化膜１０
４を除去する（Ａ）。その後、異方性エラチンによりｎ
形高濃度拡散層１０２よシも深くＵ字部にエツチングす
る。その後、熱酸化によりＵ字部に酸化膜１０７を約１
０００人形成し、窒化膜１０８を約１０００人堆積する
（Ｂ）。異方性エッチ・ングにより窒化膜１０８を約１
０００Ａエツチングする。この時、Ｕ字部の側面及びエ
ピタキシャル楕１０３表面には窒化膜１０８ 、１０５
が残る。そして、酸化膜を窒化膜１０５ 、１０８をマ
スクにエツチングすることによりＵ字部底面の酸化膜１
０４がエツチングされる（Ｃ）。その後。
１μｍ形成し、ｎ形エピタキシャル層１０３を約１．５
μｍ成長する。さらに、酸化膜１０４、を約１００〇八
窒化膜１０５を約１０００人堆積した後フォトリソによ
りレジスト１０６を形成し、レジスト１０６をマスクに
窒化膜１０５゜酸化膜１０４をエツチングし、さらにエ
ピタキシセル層１０３の一部をアルカリ・エッチ等にょ
シテーパーエッチを行ない、テーパー上端の酸化膜１０
４を除去する（Ａ）。その後、異方性エラチンによりｎ
形高濃度拡散層１０２よシも深くＵ字部にエツチングす
る。その後、熱酸化によりＵ字部に酸化膜１０７を約１
０００人形成し、窒化膜１０８を約１０００人堆積する
（Ｂ）。異方性エッチ・ングにより窒化膜１０８を約１
０００Ａエツチングする。この時、Ｕ字部の側面及びエ
ピタキシャル楕１０３表面には窒化膜１０８ 、１０５
が残る。そして、酸化膜を窒化膜１０５ 、１０８をマ
スクにエツチングすることによりＵ字部底面の酸化膜１
０４がエツチングされる（Ｃ）。その後。
ボロンを含む多結晶シリコン１０９を堆積し、酸化膜１
１０窒化膜１１１を形成し、Ｕ字部上部にレジスト１１
２を形成する（Ｄ）。この後、窒化膜１１１．酸化膜１
１０及びエピタキシャル層１０３上部の多結晶シリコン
を除去した後、窒化膜１０５をマスクに熱酸化により多
結晶シリコン１０８上に酸化膜１１３を形成する。この
時の熱処理によシ、多結晶シリコン１０９より基板１０
１にボロンが拡散され、チャンネルストッパ一部１１４
が形成される。この後、窒化膜１０６を除去すると多結
晶シリコン１０９の側面の窒化膜１０８は残される。こ
の後コレクタ１１６、ベース１１６、エミッタ１１了を
形成し、コレクタ・ベース、エミッタの電極１１８，１
１９，１２０をそれぞれ形成するとともに、酸化膜１１
３にも開孔し、基板電極１２１を形成する（Ｅ）。本実
施例では多結晶シリコン１０９上に酸ｆヒ膜１１３の形
成を行なったが、窒化膜１０４を除去した後、直接熱窒
化法により窒化膜を形成してもよい。
１０窒化膜１１１を形成し、Ｕ字部上部にレジスト１１
２を形成する（Ｄ）。この後、窒化膜１１１．酸化膜１
１０及びエピタキシャル層１０３上部の多結晶シリコン
を除去した後、窒化膜１０５をマスクに熱酸化により多
結晶シリコン１０８上に酸化膜１１３を形成する。この
時の熱処理によシ、多結晶シリコン１０９より基板１０
１にボロンが拡散され、チャンネルストッパ一部１１４
が形成される。この後、窒化膜１０６を除去すると多結
晶シリコン１０９の側面の窒化膜１０８は残される。こ
の後コレクタ１１６、ベース１１６、エミッタ１１了を
形成し、コレクタ・ベース、エミッタの電極１１８，１
１９，１２０をそれぞれ形成するとともに、酸化膜１１
３にも開孔し、基板電極１２１を形成する（Ｅ）。本実
施例では多結晶シリコン１０９上に酸ｆヒ膜１１３の形
成を行なったが、窒化膜１０４を除去した後、直接熱窒
化法により窒化膜を形成してもよい。
以上の様に、本実施例によれば、ｐ形量結晶シリコン１
０９を通じて、基板１０１との電気的接合が可能となり
、任意に基板バイアスが行なえるためラッチアップを防
止できる。さらに、第１図の従来の場合にはチャンネル
ストッパを基板上に直接イオン注入により形成している
が、Ｕ字部のエツチングにおいて側面が垂直にならなか
った場合にはＵ字部側面にチャンネルストッパ用のボロ
ンがイオン注入され、ｎ 埋込とチャンネルストッパが
直接接触するためコレフタル基板耐圧が低くなるが、本
実施例の場合には、Ｕ字部側面の窒化膜１０８をマスク
に多結晶シリコンより拡散でチャンネルストッパを形成
しているため、チャンネルストッパ１１４とｎ形高濃度
拡散層１０２が直接接触することがなく、耐圧劣化はな
い。
０９を通じて、基板１０１との電気的接合が可能となり
、任意に基板バイアスが行なえるためラッチアップを防
止できる。さらに、第１図の従来の場合にはチャンネル
ストッパを基板上に直接イオン注入により形成している
が、Ｕ字部のエツチングにおいて側面が垂直にならなか
った場合にはＵ字部側面にチャンネルストッパ用のボロ
ンがイオン注入され、ｎ 埋込とチャンネルストッパが
直接接触するためコレフタル基板耐圧が低くなるが、本
実施例の場合には、Ｕ字部側面の窒化膜１０８をマスク
に多結晶シリコンより拡散でチャンネルストッパを形成
しているため、チャンネルストッパ１１４とｎ形高濃度
拡散層１０２が直接接触することがなく、耐圧劣化はな
い。
発明の効果
以上の様に、本発明は分離領域を基板と同形の不純物を
含む多結晶シリコンで埋込み、基板と接続し、この多結
晶シリコン表面より基板ノくイアスが行なえるためラッ
チアップが防止できるという効果を得ることができるす
ぐれた半導体集積回路を実現できる。
含む多結晶シリコンで埋込み、基板と接続し、この多結
晶シリコン表面より基板ノくイアスが行なえるためラッ
チアップが防止できるという効果を得ることができるす
ぐれた半導体集積回路を実現できる。
第１図Ａ−Ｄは従来の半導体集積回路の工程断面図、第
２図Ａ〜Ｅは本発明に係る半導体集積回路の工程断面図
である。 １０７・・・・・・酸化膜、１０８・・・・・・窒化膜
、１０９中・・・・・ｐ形量結晶シリコン、１１３◆・
・・・・酸化膜、１１４・・・・・・ｐ形チャンネルス
トッパ領域、１２１・・・・・・基板バイアス電極。 第１図 乙 第１図 第２図 第２図 ／／４
２図Ａ〜Ｅは本発明に係る半導体集積回路の工程断面図
である。 １０７・・・・・・酸化膜、１０８・・・・・・窒化膜
、１０９中・・・・・ｐ形量結晶シリコン、１１３◆・
・・・・酸化膜、１１４・・・・・・ｐ形チャンネルス
トッパ領域、１２１・・・・・・基板バイアス電極。 第１図 乙 第１図 第２図 第２図 ／／４
Claims (1)
- 【特許請求の範囲】 （１）一方導電形基板と、上記基板上の他方導電形の島
領域と、上記島領域を囲む上記基板上に形成された一方
導電形不純物を含む多結晶シリコン領域と、上記島領域
と上記多結晶シリコン領域の界面に形成され絶縁膜を有
し、上記多結晶シリコン領域下部において、上記基板と
上記多結晶シリコン領域とが接続されていることを特徴
とする半導体集積回路。
３（２）島領域と基板の界面よシも深い領域
まで多結晶シリコン領域が形成されていることを特徴と
する特許請求の範囲第１項記載の半導体集積回路。 （３） 多結晶シリコン領域下部の基板に上記多結晶
シリコン領域に接する様に一方導電形領域を有すること
を特徴とする特許請求の範囲第１又は第２項記載の半導
体集積回路。 （４）多結晶シリコン領域表面よシ選択的に電極を
１取シ出すことを特徴とする請求の範囲第１ないし第３
項のいずれか一つに記載の半導体集積回路。 □（５）
一方導電形基板上に他方導電形単結晶層を形成する工程
、所望領域の単結晶層を除去する工程、上記単結晶層の
表面及び側面に絶縁膜を形成する工程、一方導電形の多
結晶シリコンを上記単結晶層を除去した領域に形成する
工程、上記多結晶シリコンより上記多結晶シリコン下部
に接する上記基板に熱処理により一方導電形の拡散領域
を形成する工程を少なくとも含む半導体集積回路の製造
方法。 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19411482A JPS5984435A (ja) | 1982-11-04 | 1982-11-04 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19411482A JPS5984435A (ja) | 1982-11-04 | 1982-11-04 | 半導体集積回路及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984435A true JPS5984435A (ja) | 1984-05-16 |
Family
ID=16319150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19411482A Pending JPS5984435A (ja) | 1982-11-04 | 1982-11-04 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984435A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4631803A (en) * | 1985-02-14 | 1986-12-30 | Texas Instruments Incorporated | Method of fabricating defect free trench isolation devices |
| US4696095A (en) * | 1986-03-27 | 1987-09-29 | Advanced Micro Devices, Inc. | Process for isolation using self-aligned diffusion process |
| EP0272453A2 (en) * | 1986-12-22 | 1988-06-29 | Texas Instruments Incorporated | Merged bipolar/CMOS technology using electrically active trench |
| JPH03257947A (ja) * | 1990-03-08 | 1991-11-18 | Matsushita Electron Corp | 素子分離形成方法 |
| JPH0964164A (ja) * | 1995-08-24 | 1997-03-07 | Nittetsu Semiconductor Kk | 半導体装置およびその製造方法 |
| US6274919B1 (en) | 1995-06-07 | 2001-08-14 | Nippon Steel Semiconductor Corporation | Semiconductor device having a field-shield device isolation structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5760851A (en) * | 1980-09-17 | 1982-04-13 | Hitachi Ltd | Dielectric isolation of semiconductor integrated circuit |
| JPS57143843A (en) * | 1981-01-27 | 1982-09-06 | Thomson Csf | Transistor structure and method of producing same |
-
1982
- 1982-11-04 JP JP19411482A patent/JPS5984435A/ja active Pending
Patent Citations (2)
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