JPS5941851A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5941851A JPS5941851A JP57152052A JP15205282A JPS5941851A JP S5941851 A JPS5941851 A JP S5941851A JP 57152052 A JP57152052 A JP 57152052A JP 15205282 A JP15205282 A JP 15205282A JP S5941851 A JPS5941851 A JP S5941851A
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- JP
- Japan
- Prior art keywords
- region
- oxide film
- film
- silicon nitride
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0128—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising multiple local oxidation process steps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかか９％特に半導体集
積回路の素子間の分離に絶縁物を用いた分離においてサ
ブアイソレーション領域及び半導体基板を最低電位にお
とす領域を形成する方法に関する。
積回路の素子間の分離に絶縁物を用いた分離においてサ
ブアイソレーション領域及び半導体基板を最低電位にお
とす領域を形成する方法に関する。
従来、半導体集積回路の素子間分離法としてはＰ型とＮ
型との接合領域による接合分離もしくは絶縁物による分
離が行なわれており、このうち絶縁物による分離は素子
間の間隔を小さく出来るなどの利点がある。しかしこの
絶縁物による素子間分離法を一導電型を有する半導体基
板に反対導電型の埋込領域及び前記埋込領域と同一な導
電型の半導体シリコンエピタキシャル層を有するバイポ
ーラトランジスタに用いた場合、その製造方法としては
第１図に示すよりに半導体基板１０１上の半導体エピタ
キシャル層１０３をシリコン窒化膜１０４をマスクとし
て選択酸化し、厚いシリコン酸化膜を形成し、該酸化膜
をエツチングし、さらに又酸化して半導体基板１．０１
までシリコン酸化膜１０７を到達させる方法が一般的で
ある。このとき第１図（ｂ）の１０６はサブアイソレー
ション領域、１０８は素子形成領域である。もしくは第
２図の様に半導体エピタキシャル層２０３を選択的にド
ライエツチング等の方法により半導体基板２０１表面ま
で除去した後、酸化を行ない多結晶シリコン等２０７を
四部２０４につめ込む方法がある。図中２０５はサブア
イソレーション領域、２０６はシリコン酸化膜、２ｏ８
は素子形成領域である。しかし第１図に示すような方法
ではサプフイソＬ／−ンヨン領域１０６を形成するのは
厚い酸化膜１０７形成部分の半導体エピタキシャル７リ
コン層１０３の除去前もしくは除去後に最低ＭＥ位領領
域も一導電型を有する領域をイオン注入により同時に形
成しようとすれば、フォトレジストをイオン注入のマス
クとした場合高濃度領域の形成のため高ドーズ量が必要
となり、かくするときはフォトレジストのガス等の発生
という問題を生ずる。そのためイオン注入のドーズ量を
あまり多くすることが出来ないという、又厚いシリコン
酸化膜１０７を形成する為に２回も半導体シリコンエピ
タキシャル層を酸化する為にシリコン酸化膜の素子形成
領域１０８への食い込みが大きくなるという欠点があっ
た。
型との接合領域による接合分離もしくは絶縁物による分
離が行なわれており、このうち絶縁物による分離は素子
間の間隔を小さく出来るなどの利点がある。しかしこの
絶縁物による素子間分離法を一導電型を有する半導体基
板に反対導電型の埋込領域及び前記埋込領域と同一な導
電型の半導体シリコンエピタキシャル層を有するバイポ
ーラトランジスタに用いた場合、その製造方法としては
第１図に示すよりに半導体基板１０１上の半導体エピタ
キシャル層１０３をシリコン窒化膜１０４をマスクとし
て選択酸化し、厚いシリコン酸化膜を形成し、該酸化膜
をエツチングし、さらに又酸化して半導体基板１．０１
までシリコン酸化膜１０７を到達させる方法が一般的で
ある。このとき第１図（ｂ）の１０６はサブアイソレー
ション領域、１０８は素子形成領域である。もしくは第
２図の様に半導体エピタキシャル層２０３を選択的にド
ライエツチング等の方法により半導体基板２０１表面ま
で除去した後、酸化を行ない多結晶シリコン等２０７を
四部２０４につめ込む方法がある。図中２０５はサブア
イソレーション領域、２０６はシリコン酸化膜、２ｏ８
は素子形成領域である。しかし第１図に示すような方法
ではサプフイソＬ／−ンヨン領域１０６を形成するのは
厚い酸化膜１０７形成部分の半導体エピタキシャル７リ
コン層１０３の除去前もしくは除去後に最低ＭＥ位領領
域も一導電型を有する領域をイオン注入により同時に形
成しようとすれば、フォトレジストをイオン注入のマス
クとした場合高濃度領域の形成のため高ドーズ量が必要
となり、かくするときはフォトレジストのガス等の発生
という問題を生ずる。そのためイオン注入のドーズ量を
あまり多くすることが出来ないという、又厚いシリコン
酸化膜１０７を形成する為に２回も半導体シリコンエピ
タキシャル層を酸化する為にシリコン酸化膜の素子形成
領域１０８への食い込みが大きくなるという欠点があっ
た。
又第２図に示すような方法ではサブアイソレージ３ン領
域２０４を形成するのは半導体ソリコンエピタキンヤル
領域２０３のエツチング後であるがこの場合最低電位領
域をも一緒に一導電型を有するイオンの注入により形成
しようとすると前・記したようにイオン注入のドーズ量
を増加させなければならないがフォトレジストをイオン
注入のマスクとした場合イオン注入のドーズ竜をＩ Ｘ
１０１４ａ ｔｏｒｒｖ’ｃｍ２以上にするとガス発
生等の問題があるという欠点があった。
域２０４を形成するのは半導体ソリコンエピタキンヤル
領域２０３のエツチング後であるがこの場合最低電位領
域をも一緒に一導電型を有するイオンの注入により形成
しようとすると前・記したようにイオン注入のドーズ量
を増加させなければならないがフォトレジストをイオン
注入のマスクとした場合イオン注入のドーズ竜をＩ Ｘ
１０１４ａ ｔｏｒｒｖ’ｃｍ２以上にするとガス発
生等の問題があるという欠点があった。
従って本発明は以上の問題点に対処してなされたもので
絶縁物の素子領域への負い込みの少ない分離が形成でき
それと同時に半導体基板を酸低ｔＥ位に落とす為の領域
及びサブアイソレーション領域を同時に高濃度のイオン
注入により形成できる半導体装置の製造方法を提供する
にある。
絶縁物の素子領域への負い込みの少ない分離が形成でき
それと同時に半導体基板を酸低ｔＥ位に落とす為の領域
及びサブアイソレーション領域を同時に高濃度のイオン
注入により形成できる半導体装置の製造方法を提供する
にある。
本発明の要旨は、−導電型の半導体基板の選択された領
域上に反対導電型の埋込領１或を形ｂＶ、ｊ、、該表面
上に埋込・煩域と同一導電型の半導体領域を形成する工
程と、該半導体領域上に絶縁膜を形成し、該絶縁膜をマ
スクとして選択酸化を行い半導体基板に近い深さまでの
酸化膜を形成し、しかるのち核酸化膜を全て除去する工
程と、前記選択酸化マスクとした絶縁膜のうちの選択さ
れた部分の絶縁膜を薄くする工程と、前記酸化膜を除去
した領域並びに絶縁膜を薄くした領域を通してイオン注
入法により不純物を導入し半導体基板と同−導電型で該
基板より高濃度な不純物を有する領域を形成する工程と
、前記絶縁膜をマスクとして半導体基板に到達するまで
酸化を行い半導体領域を取り囲む酸化膜を形成する工程
と、該酸化膜により分離された各半導体領域にトランジ
スタ等の素子を形成する工程とを含むことを特徴とする
半導体装置の製造方法にある。
域上に反対導電型の埋込領１或を形ｂＶ、ｊ、、該表面
上に埋込・煩域と同一導電型の半導体領域を形成する工
程と、該半導体領域上に絶縁膜を形成し、該絶縁膜をマ
スクとして選択酸化を行い半導体基板に近い深さまでの
酸化膜を形成し、しかるのち核酸化膜を全て除去する工
程と、前記選択酸化マスクとした絶縁膜のうちの選択さ
れた部分の絶縁膜を薄くする工程と、前記酸化膜を除去
した領域並びに絶縁膜を薄くした領域を通してイオン注
入法により不純物を導入し半導体基板と同−導電型で該
基板より高濃度な不純物を有する領域を形成する工程と
、前記絶縁膜をマスクとして半導体基板に到達するまで
酸化を行い半導体領域を取り囲む酸化膜を形成する工程
と、該酸化膜により分離された各半導体領域にトランジ
スタ等の素子を形成する工程とを含むことを特徴とする
半導体装置の製造方法にある。
以下図面を参照し本発明を実施例にもとづき詳細に説明
する。第３図（ａ）〜（ｄ）は本発明の一実施例による
半導体装置の製造方法の説明用の工種断面図である。
する。第３図（ａ）〜（ｄ）は本発明の一実施例による
半導体装置の製造方法の説明用の工種断面図である。
なお本実施例はＮＰＮバイポーラトランジスタに適用し
た場合であり、次の工程よりなる。
た場合であり、次の工程よりなる。
（１）まずＰ型シリコン基板３０１上にＮ型埋込領域３
０２を形成し、その上にべ型のエピタキシャルシリコン
層３０３を成長させる。次に全面を薄く酸化し、シリコ
ン酸化膜３０４を形成する。そしてその上に減圧ｅｖｕ
（以後１．）’ｅＶＤと略す）Ｋよりシリコン窒化ＩＴ
３０５を形成し、その後Ｃ〜Ｄシリコン酸化膜３０６、
それに重ねて厚いプラズマＵＶＩ）（以後ｔ’ｅｖａと
略す）シリコン窒化膜３０７を形成する（第３図（ａ）
）。
０２を形成し、その上にべ型のエピタキシャルシリコン
層３０３を成長させる。次に全面を薄く酸化し、シリコ
ン酸化膜３０４を形成する。そしてその上に減圧ｅｖｕ
（以後１．）’ｅＶＤと略す）Ｋよりシリコン窒化ＩＴ
３０５を形成し、その後Ｃ〜Ｄシリコン酸化膜３０６、
それに重ねて厚いプラズマＵＶＩ）（以後ｔ’ｅｖａと
略す）シリコン窒化膜３０７を形成する（第３図（ａ）
）。
（２）次に埋込領域３０２を取り囲むように、及びＰ型
シリコン基板３０１を最低電位におとす為の領域３０８
を取り囲むようにしてへ型エピタキシャルシリコン／’
１３０２を深さ方向に半分／／１ど酸化する。
シリコン基板３０１を最低電位におとす為の領域３０８
を取り囲むようにしてへ型エピタキシャルシリコン／’
１３０２を深さ方向に半分／／１ど酸化する。
″その後厚いシリコン酸化膜をエツチングにより除去し
、さらにＰ型シリコン基板３０１を最低電位におとす領
域３０８上の厚いｌ’ ＣＶ ｌ）シリコン窒化膜３０
７のみを選択的に除去し、その下のＰＣＶＩ）シリコン
窒化膜３０７エツチング時のストッパーとして用いられ
るＣＶＩＪシリコン酸化膜３０６を除去する。そして厚
いＰＣＶＩＪシリコン窒化膜３０７がマスクとなるよう
域を形成出来るように：又ｉ’ｅｖｕシリコ／窒化膜３
０７がマスクとなってサブアイソレーション領域３０９
がエツチングされたＮ型エピタキシャル層の凹部の側面
３１０にまで伸びて行かないようにイオン注入のエネル
ギーとドース叶を選んでＰ型の不純物をイオン注入する
。この際１’ Ｕ ｖＩＪシリ゛コン璧化膜３０７をマ
スクとしてイオン注入しているので７オトレジストをイ
オン注入のマスクとした場合のように高ドーズ歌でのガ
ス発生等の問題もなくドーズ量を多くすることが出来Ｐ
型シリコ／基板３０１を最低電位におとす為、〜ノルｖ
エピタキシャル層の表面にある最低゛ル位領域３０８か
らＰ型で接続している部分の抵抗値も小さくなる（第３
図（ｂ））。
、さらにＰ型シリコン基板３０１を最低電位におとす領
域３０８上の厚いｌ’ ＣＶ ｌ）シリコン窒化膜３０
７のみを選択的に除去し、その下のＰＣＶＩ）シリコン
窒化膜３０７エツチング時のストッパーとして用いられ
るＣＶＩＪシリコン酸化膜３０６を除去する。そして厚
いＰＣＶＩＪシリコン窒化膜３０７がマスクとなるよう
域を形成出来るように：又ｉ’ｅｖｕシリコ／窒化膜３
０７がマスクとなってサブアイソレーション領域３０９
がエツチングされたＮ型エピタキシャル層の凹部の側面
３１０にまで伸びて行かないようにイオン注入のエネル
ギーとドース叶を選んでＰ型の不純物をイオン注入する
。この際１’ Ｕ ｖＩＪシリ゛コン璧化膜３０７をマ
スクとしてイオン注入しているので７オトレジストをイ
オン注入のマスクとした場合のように高ドーズ歌でのガ
ス発生等の問題もなくドーズ量を多くすることが出来Ｐ
型シリコ／基板３０１を最低電位におとす為、〜ノルｖ
エピタキシャル層の表面にある最低゛ル位領域３０８か
らＰ型で接続している部分の抵抗値も小さくなる（第３
図（ｂ））。
次に厚いＰＣＶＪＪシリコン望化膜３０７及び薄いＬＰ
ＣＶＩＪシリコン窒化膜３０５をマスクとしてシリコン
酸化膜がＰ型シリコン基板３０１まで到達するように厚
いシリコン酸化膜３１１を形成する。この際ｌ厚いＰＣ
ＶＤシリコン窒化膜３０７をマスクとして酸化を行なっ
た領域ではシリコン酸化膜３１１のｌ’ｃＶ １１シリ
コン窒化膜３０７の下への食い込み（いわゆるバーズビ
ーク）が小さくなるという利点があり、素子形成領域３
１２へのシリコン酸化膜３１１の食い込みが少なくなり
半導体集積回路を微細化することが出来る（第３図（Ｃ
））。
ＣＶＩＪシリコン窒化膜３０５をマスクとしてシリコン
酸化膜がＰ型シリコン基板３０１まで到達するように厚
いシリコン酸化膜３１１を形成する。この際ｌ厚いＰＣ
ＶＤシリコン窒化膜３０７をマスクとして酸化を行なっ
た領域ではシリコン酸化膜３１１のｌ’ｃＶ １１シリ
コン窒化膜３０７の下への食い込み（いわゆるバーズビ
ーク）が小さくなるという利点があり、素子形成領域３
１２へのシリコン酸化膜３１１の食い込みが少なくなり
半導体集積回路を微細化することが出来る（第３図（Ｃ
））。
次に素子形成領域のＰ型エピタキンヤルシリコン層３０
２にコレクタ補償領域３１３１ベース領域３１４ｔエミ
ツタ領域３１５．そして層間絶縁膜３１６．及びアルミ
ニウム配線３１７を形成する。しかるときは、本発明を
適用したＮＰＮノ（イポーラトランジスタが得られる（
巣３図（ｄ））。
２にコレクタ補償領域３１３１ベース領域３１４ｔエミ
ツタ領域３１５．そして層間絶縁膜３１６．及びアルミ
ニウム配線３１７を形成する。しかるときは、本発明を
適用したＮＰＮノ（イポーラトランジスタが得られる（
巣３図（ｄ））。
このように本発明によって得られた絶縁物による素子間
分離のサブアイソレーション領域及びシリコン基板を最
低’ｉｔｔ位に落とす領域を形成する製造方法を用いれ
ば厚いＰＵＶＩ）シリコン窒化膜をマスクとしてイオン
注入する為、ホトレジストをマスクとした場合のように
ガス等の発生はなく高＃度の不純物をイオン注入出来る
。そこでシリコン基板を最低電位に落とす為に半導体エ
ピタキシャル層表面からシリコン基板までの接続部分の
抵抗値を下げることが出来る。そのほか厚いシリコン酸
化膜の素子領域への横方向の食い込みを小さくすること
が出来るので素子間隔の小さく高密度な半導体集積回路
を得ることができる。
分離のサブアイソレーション領域及びシリコン基板を最
低’ｉｔｔ位に落とす領域を形成する製造方法を用いれ
ば厚いＰＵＶＩ）シリコン窒化膜をマスクとしてイオン
注入する為、ホトレジストをマスクとした場合のように
ガス等の発生はなく高＃度の不純物をイオン注入出来る
。そこでシリコン基板を最低電位に落とす為に半導体エ
ピタキシャル層表面からシリコン基板までの接続部分の
抵抗値を下げることが出来る。そのほか厚いシリコン酸
化膜の素子領域への横方向の食い込みを小さくすること
が出来るので素子間隔の小さく高密度な半導体集積回路
を得ることができる。
上記した本発明の一実施例においてはＮＰＮバイポーラ
トランジスタを用いた半導体集積回路に適用した場合に
ついて説明したがＰＮＰバイポーラトランジスタを用い
た半導体集積回路にはもちろん適用出来、さらに又電界
効果型トランジスタを用いた半導体集積回路にも適用可
能である。
トランジスタを用いた半導体集積回路に適用した場合に
ついて説明したがＰＮＰバイポーラトランジスタを用い
た半導体集積回路にはもちろん適用出来、さらに又電界
効果型トランジスタを用いた半導体集積回路にも適用可
能である。
以上説明したとおり、本発明によれば、絶縁物の素子領
域への食い込みの少ない分離を形成することができ、小
型高田度に効果的であると共に、半導体基板を最低電位
に落とす為の領域及びサブアイソレーション領域丘同時
に高＃度のイオン注入を行なって形成できるという効果
がある。
域への食い込みの少ない分離を形成することができ、小
型高田度に効果的であると共に、半導体基板を最低電位
に落とす為の領域及びサブアイソレーション領域丘同時
に高＃度のイオン注入を行なって形成できるという効果
がある。
第１図（ａ）〜（ｂ）および第２図（ａ）〜（ｂ）は従
来の半導体装置の製造方法を示す工程別装部断面図、第
３図（ａ）〜（ｄ）は本発明の一実施例による半導体装
置の製造方法を示す工程別快部断面図である。 １０１．２０１°゛・・・・半導体基板、１（１２ν２
０２・・・・・・埋込領域、１０３，２０３・・・・・
・半導体エピタキシャル層、１ｏ４・・・・・・シリコ
ン窒化膜、ｉｏｓ。 ２０４・・・・・・半導体エピタキシャル層をエツチン
グした四部、１０６，２０５・・・・・・サブアイソレ
ーション領域、１０７・・・・・・厚いシリコン酸化膜
、ｉｏｓ。 ２０８・・・・・・素子形成領域、２０６・・・・・・
シリコン１電化膜、２０７・・・・・・多結晶シリコン
、３０１・・・・・・Ｐ型シリコン基板、３０２・・・
・・・Ｎ型埋込領域、３０３・・・・・・Ｎ４！！エピ
タキシヤルｆｉＪＮ域、３０４・・・・”シリコン酸化
膜、３０５・・・・・・ｂＰｅＶＩＪシリコン窒化暎、
３０６・・・・・・ＣＶＩ）酸化膜、３０７・・・・・
・）’ＣＶＩ）シリコン窒化膜、３０８・・・・・・最
低区位領域、３０９・・・・・・サブアイソレーション
領域、３１０・・・・・・へをエピタキシャル層の凹部
の側面、３１１・・・・・・厚いシリコン酸化膜、３１
２・・・・・・素子形成領域、３１３・・・・・・コレ
クタ補償領域、３１４・・・・・・ベース領域、３１５
・・・・・・エミッタ領域、３１６・・・・・・層間絶
縁膜、３１７・・・・・・アルミニウム配線。 第１図 第２図 第３図
来の半導体装置の製造方法を示す工程別装部断面図、第
３図（ａ）〜（ｄ）は本発明の一実施例による半導体装
置の製造方法を示す工程別快部断面図である。 １０１．２０１°゛・・・・半導体基板、１（１２ν２
０２・・・・・・埋込領域、１０３，２０３・・・・・
・半導体エピタキシャル層、１ｏ４・・・・・・シリコ
ン窒化膜、ｉｏｓ。 ２０４・・・・・・半導体エピタキシャル層をエツチン
グした四部、１０６，２０５・・・・・・サブアイソレ
ーション領域、１０７・・・・・・厚いシリコン酸化膜
、ｉｏｓ。 ２０８・・・・・・素子形成領域、２０６・・・・・・
シリコン１電化膜、２０７・・・・・・多結晶シリコン
、３０１・・・・・・Ｐ型シリコン基板、３０２・・・
・・・Ｎ型埋込領域、３０３・・・・・・Ｎ４！！エピ
タキシヤルｆｉＪＮ域、３０４・・・・”シリコン酸化
膜、３０５・・・・・・ｂＰｅＶＩＪシリコン窒化暎、
３０６・・・・・・ＣＶＩ）酸化膜、３０７・・・・・
・）’ＣＶＩ）シリコン窒化膜、３０８・・・・・・最
低区位領域、３０９・・・・・・サブアイソレーション
領域、３１０・・・・・・へをエピタキシャル層の凹部
の側面、３１１・・・・・・厚いシリコン酸化膜、３１
２・・・・・・素子形成領域、３１３・・・・・・コレ
クタ補償領域、３１４・・・・・・ベース領域、３１５
・・・・・・エミッタ領域、３１６・・・・・・層間絶
縁膜、３１７・・・・・・アルミニウム配線。 第１図 第２図 第３図
Claims (2)
- （１）−導電型の半導体基板の選択された領域上に反対
導電型の埋込領域を形成し該表面上に埋込領域と同一導
電型の半導体領域を形成する工程と、該半導体領域上に
絶縁膜を形成し、該絶縁膜をマスクとして選択酸化を行
い、半導体基板に近い深さまでの酸化膜を形成し、しか
るのち核酸化膜を全て除去する工程と、前記選択酸化マ
スクと１〜だ絶縁膜のうちの選択された部分の絶縁膜を
薄くする工程と、前記酸化膜を除去した領域並ひに絶縁
膜を薄くした領域を通してイオン注入法により不純′吻
を導入し半導体基板と同−導電型で該基板より高＃度ケ
不純′吻を有する領域を形成する工程と、前記絶縁膜を
マスクとして半導体基板に到達するまで酸化を行い半導
体領域を取り囲む酸化膜を形成する工程と、該酸化膜に
より分離された各半導体領域にトランジスタ等の素子を
形成する。［程とを含むことを特徴とする半導体装置の
製造方法。 - （２）選択酸化マスクとした絶縁膜のうちの選択された
部分の絶縁膜を薄くする工程が、予め設計された薄いシ
リコン窒化膜と薄いシリコン酸化膜を介して形成された
厚いシリコン窒化膜であり、上記厚いシリコン窒化膜と
薄いシリコン酸化膜を除去して薄いシリコン窒化膜を残
す工程であることを特徴とする特許請求の範囲第（１）
項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152052A JPS5941851A (ja) | 1982-09-01 | 1982-09-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152052A JPS5941851A (ja) | 1982-09-01 | 1982-09-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5941851A true JPS5941851A (ja) | 1984-03-08 |
| JPS6322613B2 JPS6322613B2 (ja) | 1988-05-12 |
Family
ID=15531992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57152052A Granted JPS5941851A (ja) | 1982-09-01 | 1982-09-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5941851A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994407A (en) * | 1988-09-20 | 1991-02-19 | Rockwell International Corporation | Radiation hardened field oxides for NMOS and CMOS-bulk and process for forming |
| US6610581B1 (en) | 1999-06-01 | 2003-08-26 | Sanyo Electric Co., Ltd. | Method of forming isolation film in semiconductor device |
-
1982
- 1982-09-01 JP JP57152052A patent/JPS5941851A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994407A (en) * | 1988-09-20 | 1991-02-19 | Rockwell International Corporation | Radiation hardened field oxides for NMOS and CMOS-bulk and process for forming |
| US6610581B1 (en) | 1999-06-01 | 2003-08-26 | Sanyo Electric Co., Ltd. | Method of forming isolation film in semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6322613B2 (ja) | 1988-05-12 |
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