JPS61194845A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は半導体装置の製造方法に関し、特に高耐圧半導
体集積回路の製造方法に関するものである。さらに本発
明は、表面は平坦であるが部分的に厚さの異なる半導体
エピタキシャル層を半導体基板上に有する半導体装置の
製造技術に関する。

〔背景技術〕

一つの半導体基体の表面に低耐圧高速の半導体素子と高
耐圧の半導体素子とを含む集積回路を製造しようとする
場合、活性領域となる半導体エピタキシャル層の厚さが
問題となる。すなわち、低耐圧高速の素子を得るために
は、エピタキシャル層の厚さを薄くしてコレクタ抵抗を
小さくする構造がのぞましいが、一方、高耐圧の素子を
得るためには、低濃度のエピタキシャル層を使用し、そ
の厚さを充分に厚くする構造とする必要がある。

上記問題を解決するための一つの手段として、本出願人
により開発されたセミウェルプロセスな利用するバイポ
ーラ高耐圧プロセスがたとえば特公昭５８−４３９０３
公報に記載されている。

このセミウェル・プロセスによれば、第８図に示すよう
に（ｐ−型）半導体基板１０表面の一部に酸化膜等３を
マスクにホトエッチして凹部（セミウェル）２をあけ、
この凹部２の内面及びこれに接する基板表面の一部に第
９図に示すように高濃度（ｎ＋型）埋込層４，５を形成
し、次いで第１０図に示すようにエピタキシャル成長に
よりこの凹部を埋めて基板上に半導体層６を形成したの
ち、この半導体層表面を平坦化することにより、さいご
に第１図に示すように、表面は平坦であるが部分的に厚
さの異なる半導体エピタキシャル層７ａ　、７ｂを有す
る半導体装置の製造が可能となる。

このようなセミウェル・プロセスによれば、アイソレー
ションｐ型層８により分離された半導体エピタキシャル
層における薄い層の部分７ａに低耐圧高速のバイポーラ
・トランジスタを形成し、セミウェルの形成された厚い
層の部分７ｂに高耐圧バイポーラｎｐｎ　トランジスタ
等を形成した半導体装置が実現できる。

ところで上記セミウェル・プロセスを用いたバイポーラ
プロセスでサブストレート型のｐｎｐトランジスタを製
造しようとすれば、セミウェル工程後のｎ＋型埋込層の
ための拡散工程で、第１２図に示すように、セミウェル
２の一部をホトレジスト等のマスク材９を覆った状態で
ｎ＋型不純物の選択的導入を行う必要がある。このマス
ク材９でセミウェルの一部（底面）を覆うためにホトレ
ジストを使用する場合、ホトレジスト９がウェルの段部
１０で段切れ等を生じて確実なマスクを設けることが困
難である。

このため、前記した厚さの異なるエピタキシャル層形成
のためのセミウェルｎ＋型拡散領域（ｎ＋型埋込層）と
無拡散領域（サブストレート型ｐｎｐトランジスタのた
めの領域）を各セミウェル部で選択的に形成することが
できなかった。

〔発明の目的〕

本発明は上記問題を克服するためになされたものであり
、その目的とするところは、一つの半導体基体に高耐圧
バイポーラｎｐｎ素子と、高耐圧サブストレー）ｐｎｐ
素子とを共存して形成することのできる半導体装置の製
造方法を提供することにある。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。

すなわち、半導体基板の一主表面にいくつかの凹部をあ
け、このうち、一部の凹部の内面を覆うように酸化膜を
生成し、上記酸化膜で覆われない凹部の内面及び基板表
面の一部に高濃度不純物領域を形成し、次いで上記酸化
物を取り除き、上記凹部を埋めて上記基板上にエピタキ
シャル半導体層を生成したのち、その表面を平坦化する
ことにより一つの基板上に高濃度埋込層を有するセミウ
ェル部と高濃度埋込層を有しないセミウェルのある厚さ
の異なるエピタキシャル半導体層を形成することができ
、これにより、高耐圧バイポーラ素子と高耐圧サブスト
レートｐｎｐ素子とを共存させることか可能となって前
記発明の目的を達成できる。

〔実施例〕

第１図乃至第７図は本発明の一実施例を示すものであっ
て、同一半導体基体上に高耐圧バイポーラｎｐｎ素子と
、高耐圧サブストレートｐｎｐ素子とを形成するプロセ
スの工程断面図である。以下、各工程にそって詳述する
。

（１）　　結晶方位（１００）の主面をもつ高比抵抗ｐ
−型シリコン基板１を用意し、第１図に示すように酸化
膜３を形成し、ホトレジストマスク１０を用いて酸化膜
に結晶軸方向く１００〉に平行な辺のみからなる窓１１
をエツチングにより開ける。

（２）第２図に示すように、異方性エツチング液を用い
て約２０μｍの深さに凹部２を基板１に形成する。この
際使用されるエツチング液はＫＯＨ２０ｗｔ％水浴液に
イイプロビルアルコールと、エツチング面にピラミッド
状の突起が現れるのを防ぐための界面活性剤ＦＣ−９５
等を混合したもので、ＫＯＨ３００ｇ、純水１２００ｃ
ｃ、インプロピルアルコ−／ｌ／３００　ｃｃ、　ＦＣ
−９５の０．１％水溶液２５　ｃｃによって作成した。

基板を２０μｍエツチングするには、この混合エツチン
グ液を用いて液温的７０℃で約５０分を要した。アルカ
リエツチング液であるＫＯＨ系エツチング液は（１００
）面に対してエツチング速度の速い異方性エツチング液
であるため、この液を用いてエッチすると、第２図に示
す断面形状の凹部（セミウェル）２が形成された。

（３）次に、ひさしに当るＳ　ｉｏ、部を除去したのち
ホトレジスト１２を塗布し、第３図に示すように上記凹
部のうち一部の凹部２ａを露出し、他の凹部２ｂのみを
覆うようにホトレジスト１２を部分的に除去した状態で
Ｏｌをイオン打込みすることにより、露出した凹部２ａ
の底面に０．打込層１３を選択的に形成する。

この後、不活性雰囲気中でアニールすることにより、０
．打込層の形成された凹部底面に酸化膜１４（第４図）
を形成する。

（４）前記ホトレジストを取り除き、第４図に示すよう
に高濃度のドナ不純物、たとえばｓｂをイオン打込みす
る。このとき酸化膜１４の形成されている一方の凹部２
ａにはｓｂはＳ　ｉｏ、膜に打込まれるため、他方の凹
部２ｂの底面に対してのみｓｂが打込まれる。このあと
１，２００’で１５ｈｒ拡散アニールすることにより上
記ｓｂ打込み部分１５にｎ＋＋埋込拡散層１６（第５図
）が形成される。

（５）凹部を含む基板全面に、第５図に示すように、エ
ピタキシャル成長によりｎ−型の半導体層１７を４５μ
ｍ成長させる。

（６）＠記聞部２が転写されたエピタキシャル半導体層
１７表面の凹部１８上のみにエツチングマスク材として
用いる酸化膜１９をホトエツチングにより形成し、異方
性エツチング液によって上記エピタキシャル半導体層１
７をエツチングすることにより第６図に示すように表面
平坦化されたエピタキシャル半導体層表面を得る。

（力　残った酸化膜１９をＨＦ　（フッ酸）等により除
去した後、異方性エツチング液にて再度全面エッチし、
そのあと、表面酸化を行ってエピタキシャル層１７表面
に新たに酸化膜２０を形成し、第７図に示すように周知
のホトエツチング技術によってアイソレーション用窓を
あけ、エピタキシャル半導体層の浅い部分でアイソレー
ション用ｐ型拡散層２１を形成する。つづいて通常のバ
イポーラｎｐｎトランジスタの製造工程１２に従ってｎ
＋＋埋込層１６の形成された部分のｎ型エピタキシャル
層１７表面にコレクタｎ＋型拡散層２２、ペースｐ型拡
散層２３、その周辺に深いｐ型拡散２９を形成するエミ
ッタｎ＋型拡散層２４を形成するとともにｎ＋＋埋込層
の形成されない部分にサブｐｎｐ　トランジスタのエミ
ッタｐ型拡散層２５、ベース取出しｎ＋型型数散層２６
コレクタ取出しｐ＋＋層２７を形成する。

さいごに酸化膜２０にコンタクト用のホトエツチングを
行い、ｈｔの蒸着、パターニングエッチを行うことによ
り各領域よりの電極２８を形成する。

〔発明の効果〕

以上実施例で述べた本発明によれば下記のように効果が
得られる。一つの基体に形成された凹部のうち、一部の
凹部内面に酸化膜を形成することにより、酸化膜の形成
されない凹部に対して選択的にｎ＋＋埋込層を形成する
ことができ、したがって一つの基体に高耐圧バイポーラ
ｎｐｎ　トランジスタと高耐圧サブストレートｐｎｐ　
トランジスタを共存して形成することが可能となった。

凹部内部への０．打込みによる酸化膜の形成は凹部内面
に直接にホトレジストマスクを設ける場合のように段部
での段切れ等がなく、拡散マスクとして確実性がある。

なお、本発明方法によれば凹部の側面部分にｎ＋＋埋込
層ができることがあるが、このことはトランジスタ特性
上は問題はな（１゜ このように高耐圧サブストレートｐｎｐ　トランジスタ
が形成できることにより回路製作において自由度が増大
した。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定されろ
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、実施例の工程（３）（第３図）において、Ｏ
１打込みの代りＫＮ、を打込み５ｉＮ（シリコン窒化物
）膜を形成してもよく、ｓｂ打込み拡散の場合、酸化膜
の場合と同様に不純物を統御して凹部によって選択的に
ｎ＋型埋込層を形成することが可能となる。

他の応用例としては、工程（２）によってあけられた全
ての凹部内面に酸化膜を形成した後、埋込層を形成する
側の酸化膜をホトエッチにより取り除き、その後にｓｂ
イオン打込み、拡散を行ってもよく、この場合も、凹部
によって選択的にｎ＋型埋込層を形成することが可能と
なる。

〔利用分野〕

本発明はＩＣの一部に高耐圧サブストレートｐｎｐ　ト
ランジスタを有する半導体装置、たとえば高耐圧ドライ
バー、ＶＦＤ　（バキュームフローレンス・ディスプレ
イ）用、あるいはＦＤＰ　（プラズマ・ディスプレイ・
パネル）用の半導体装置に応用して有効である。

第１３図及び第１４図はサブストレー）ｐｎｐ（Ｑｉ）
トランジスタを使った回路の例を示す。

【図面の簡単な説明】

第１図乃至第７図は本発明による一実施例を示す半導体
装置製造プロセスの工程断面図である。 第８図乃至第１１図は半導体基体に厚さの異なるエピタ
キシャル半導体層を形成する場合の工程断面図である。 第１２図は基体の凹部にホトレジストマスクを形成する
場合の従来例を示す一部工程の断面図である。 第１３図及び第１４図は本発明を適用する回路例を示す
回路図である。 １・・・ｐ型Ｓｉ基板、２・・・凹部、３・・・酸化膜
、４゜５・・・ｎ　型拡散埋込層、６，７ａ、７ｂ・・
・エピタキシャル成長ｎ型半導体層、８・・・アイソレ
ージ菅ンｐ　ｍｍ、　９　ｔ　Ｉ　Ｑ・・・ホトレジス
トマスク、１１・・・窓、１２・・・凹部、１３・・・
０２打込み部、１４・・・酸化膜、１５・・・ｓｂ打込
み部、１６・・・ｎ＋型埋込層、Ｉ７・・・エピタキシ
ャルｎ型層、１８・・・２次的に形成された凹部、】９
・・・酸化膜マスク、２０・・・酸化膜、２１・・・ア
イソレーションｐ型層。 第　　１　　図 第　　２　　図 第　　５　　図 第　　７　　図 第　　８　　図 第１Ｏ胱

Claims (1)

1. 【特許請求の範囲】 １、半導体基板の一主表面にいくつかの凹部をあけ、こ
   のうち一部の凹部の内面を覆うように酸化膜又は窒化膜
   を部分的に形成し、上記酸化膜又は窒化膜で覆われない
   凹部の内面及び基板表面の一部に高濃度不純物領域を形
   成し、次いで上記酸化膜又は窒化膜を取り除き、上記凹
   部を埋めて上記基板上にエピタキシャル半導体層を生成
   し、このエピタキシャル半導体層の表面に不純物を選択
   的に拡散することにより、一方で上記高濃度不純物層を
   コレクタ埋込層とするトランジスタ等を形成するととも
   に、他方で上記酸化膜を取り除いた領域で基板をコレク
   タとするサブトランジスタを形成することを特徴とする
   半導体装置の製造方法。 ２、上記半導体基板はｐ型シリコン基板を使用し、一部
   にｎ＾＋型埋込層を有するエピタキシャルｎ型層表面に
   高耐圧ｎｐｎトランジスタ及び高耐圧サブｐｎｐトラン
   ジスタを形成する特許請求の範囲第１項に記載の半導体
   装置の製造方法。