JPH05160252A - 誘電体分離半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】相補型バイポーラトランジスタにおいて、ＰＮ
Ｐ型トランジスタおよびＮＰＮ型トランジスタの耐圧・
動作速度・飽和電圧を独立に設計することができるよう
にすると共に、その製造方法を提供する。 【構成】相補型バイポーラトランジスタにおいて、誘電
体分離膜３上に埋込層不純物の拡散係数の違いを考慮し
て異なる厚さの半導体シリコン層５，７を設け、それぞ
れにＰ型，Ｎ型の埋込層１３，２３を形成し、それぞれ
の半導体シリコン層５，７にＰＮＰ型，ＮＰＮ型トラン
ジスタ９，１１を形成した。上記誘電体分離膜３は、第
１の基板に凹部と溝とを形成し、該基板と第２の基板と
を貼り合わせて接着し、凹部と溝とからなる空洞部を熱
酸化させることにより形成した。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、絶縁分離用の誘電体膜
上の半導体層（ＳＯＩ−Ｓilicon On Ｉnsulator）に
形成される誘電体分離半導体装置およびその製造方法に
関し、特に、多機能化・高耐圧化・高速化および複合化
に好適な誘電体分離半導体装置およびその製造方法に関
する。

【０００２】

【従来の技術】従来より、誘電体膜により分離されたＰ
ＮＰ型トランジスタとＮＰＮ型トランジスタとを有する
相補型バイポーラトランジスタがある。このような半導
体装置においては、例えば、特開平２−２５２２６２号
公報に示すように、誘電体膜上に形成されるＮ型埋込層
およびＰ型埋込層が、同じ厚みの半導体シリコン層に各
々形成され、各半導体シリコン層にＰＮＰ型トランジス
タ，ＮＰＮ型トランジスタが形成されている。

【０００３】

【発明が解決しようとする課題】しかしながら、図４に
示すように、同じ厚さの半導体シリコン層にＰ型埋込層
１０１とＮ型埋込層１０３を形成したのでは、各埋込層
の不純物の拡散係数が相違することによって埋込層形成
時の熱処理による広がりが異なるため、ＰＮＰ型トラン
ジスタ１０５の耐圧がＮＰＮ型トランジスタ１０７の耐
圧に比べ低くなり、半導体装置の設計の自由度が損なわ
れてしまうという問題があった。

【０００４】ところで、特開平１−３０２７３９号公報
には、誘電体分離半導体装置において、高耐圧素子と低
耐圧素子とを共存さるためにＳＯＩ部の厚さを高耐圧素
子領域と低耐圧素子領域とで変えることが提案されてい
る。しかし、このように領域により厚みを異ならせた構
造を上述の相補型バイポーラトランジスタにそのまま適
用することは、以下の問題があってできなかった。

【０００５】即ち、上記公報に記載された誘電体分離半
導体装置は、高耐圧素子領域および低耐圧素子領域にＮ
型埋込層およびＰ型埋込層を持っていないため、ＮＰＮ
型トランジスタとＰＮＰ型トランジスタとが共存する相
補型トランジスタを形成することが困難である。

【０００６】また、誘電体半導体装置を製造する工程に
おいて、二つの基板を接着するにあたって、一方の基板
に形成した凹部に多結晶シリコン層を堆積した後、その
表面を鏡面に仕上げる必要があり、工程が複雑であると
いう問題がある。更に、上記二つの公報に記載された技
術を組み合わせて、ＳＯＩ部の厚さをＰＮＰ型トランジ
スタとＮＰＮ型トランジスタで異ならせた誘電体分離型
の相補型バイポーラトランジスタを形成しようとする
と、多数のマスクを使用しなければならず、その製造方
法が、かなり複雑となるという問題があった。

【０００７】本発明は、第１導電型の埋込層を有する第
１の活性領域と第２導電型の埋込層を有する第２の活性
領域とにそれぞれ形成される素子の動作速度、耐圧を独
立に設計することのできる誘電体分離型半導体装置を提
供すると共に、該半導体装置を容易に得ることのできる
製造方法を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、半導体基板上に形成され
た第１および第２の活性領域と、前記半導体基板と前記
第１および第２の活性領域との間に設けられ、かつ前記
第１の活性領域と前記第２の活性領域とを分離する誘電
体分離膜と、前記第１の活性領域の前記誘電体分離膜上
に形成された第１導電型の第１の埋込層と、前記第２の
活性領域の前記誘電体分離膜上に形成された、前記第１
導電型とは異なる第２導電型の第２の埋込層と、を備え
た誘電体分離半導体装置において、前記第１の活性領域
と前記第２の活性領域とが異なる厚みに形成されたこと
を特徴とする誘電体分離半導体装置を要旨とする。

【０００９】請求項２に記載の発明は、第１の半導体基
板の主面の第１領域以外の領域に被膜を形成し、該被膜
をマスクとしてエッチングすることにより該第１の領域
に凹部を形成する工程と、前記被膜をマスクとして不純
物を注入し、前記第１領域の前記凹部に第１導電型の不
純物層を形成する工程と、前記第１領域以外の第２領域
に、前記第１導電型とは異なる第２導電型の不純物層を
形成する工程と、前記第１領域と前記第２領域との間に
前記凹部よりも深い溝を形成する工程と、前記第１の半
導体基板の前記主面側と第２の平坦な半導体基板の主面
同士を貼り合わせて、内部に前記溝と前記凹部によって
形成される空洞部を有する複合半導体基板を形成する工
程と、熱酸化により前記複合半導体基板内部の前記空洞
部に酸化膜を成長させて空洞部を誘電体で埋め込むこと
により誘電体分離膜を形成する工程と、前記第１半導体
基板の前記主面とは反対面側から前記複合半導体基板の
前記溝に達するまで研摩する工程と、を備えたことを特
徴とする誘電体分離半導体装置の製造方法を要旨とす
る。

【００１０】

【作用および発明の効果】請求項１記載の発明によれ
ば、第１の活性領域と第２の活性領域との膜厚を異なら
せたので、各活性領域に不純物拡散係数の違いを考慮し
て第１導電型の埋込層と第２導電型の埋込層とを形成す
ることができる。この結果、各活性領域に形成される素
子の動作速度・耐圧を独立に設計することができるよう
になる。

【００１１】請求項２記載の発明によれば、凹部を形成
するために用いたエッチングマスクとしての被膜を、凹
部に形成される第１導電型の不純物層を形成するための
不純物注入マスクとしても用いるようにしたので、不純
物注入を行う際にパターニングマスクを用いる必要がな
くなり、パターニングマスクを減らすことができる。

【００１２】また、二つの半導体基板を接着する際に第
１の基板表面を鏡面に仕上げる工程を行なう必要がない
ので、基板の接着を容易に行なうことができる。更に、
上述の如く凹部の形成と該凹部に対する不純物拡散とを
自己整合的に行い、第１の基板に対する鏡面加工を行な
うことなく基板同士の接着を行い、溝および凹部からな
る空洞部の熱酸化により誘電体膜を形成するようにした
ので、誘電体膜上に厚さの異なる半導体層が配設された
構造を容易に得ることができる。

【００１３】

【実施例】以下、本発明の一実施例を図面に基づいて説
明する。図１は、本実施例の相補型バイポーラトランジ
スタの要部構造を示す断面図である。図１において、半
導体基板１上に絶縁酸化膜（誘電体分離膜）３を介して
厚さの異なる半導体シリコン領域５と７とが形成され、
半導体シリコン領域５にはＰＮＰ型トランジスタ９が形
成され、半導体シリコン領域７にはＮＰＮ型トランジス
タ１１が形成されている。

【００１４】ＰＮＰ型トランジスタ９は、Ｐ+ 埋込層１
３と、Ｐ+ 埋込層１３上に形成されたＰ- ウエル領域１
５と、Ｐ- ウエル領域１５に形成された、ベース領域と
なるＮウエル領域１７と、Ｎウエル領域１７に形成され
た、エミッタ領域となるＰ+領域１９と、Ｐ- ウエル領
域１５に形成された、コレクタ領域となるＰ+ 領域２１
とからなる。

【００１５】ＮＰＮ型トランジスタ１１は、Ｎ+ 埋込層
２３と、該Ｎ+埋込層２３上に形成されたＮ- 領域２５
と、Ｎ- 領域２５に形成された、ベース領域となるＰ領
域２７と、Ｐ領域２７に形成された、エミッタ領域とな
るＮ+ 領域２９と、Ｎ- 領域２５に形成されたＮウエル
領域３１と、該Ｎウエル領域３１に形成された、コレク
タ領域となるＮ+ 領域３３とからなる。

【００１６】尚、Ｐ+ 埋込層１３およびＮ+ 埋込層２３
は、各トランジスタのコレクタの寄生抵抗を低減する働
きをする。各トランジスタ９，１１は絶縁酸化膜３によ
り分離され、その表面は高さが同じで平担になってい
る。また、Ｐ+ 埋込層１３は、Ｎ+ 埋込層２３よりも厚
く形成され、Ｐ+ 埋込層１３上の半導体シリコン領域５
は、Ｎ+ 埋込層２３上の半導体シリコン領域７よりも厚
く形成されている。

【００１７】図２および図３は、図１に示す相補型バイ
ポーラトランジスタの具体的な製造工程を示す断面図で
ある。次に、製造方法について説明する。図２（ａ）に
示すように、ウエハの片面が鏡面研磨された第１の半導
体シリコン基板５１を用意し、その主面に熱酸化により
酸化膜５３を形成する。半導体シリコン基板５１はＮ-
型で比抵抗０．３〜１０Ωcm程度のものを用いる。次
に、酸化膜５３を化学エッチング或いは反応性イオンエ
ッチングにより選択的にエッチングし、残った酸化膜５
３をマスクにしてシリコンを化学エッチング或いは反応
性イオンエッチングにより凹部５５を形成する。さら
に、酸化膜５３をマスクにしてＮ型不純物Ｓｂ或いはＡ
ｓをドーピング・拡散することによりＮ型拡散層５７を
形成する。このようにして、凹部５５とＮ型拡散層５７
とは自己整合的に形成される。尚、凹部５５の深さは、
基板表面から０．２μｍ〜２μｍとする。

【００１８】次に、弗酸によって酸化膜５３を剥離し、
図２（ｂ）に示すように、再び熱酸化によって酸化膜５
９を形成する。この後、リソグラフィー工程によってレ
ジスト６１を形成し、イオン注入法によってホウ素イオ
ンを注入し、Ｐ型拡散層６３を形成する。尚、酸化膜５
９を形成する際に表面不純物濃度の違いによってＮ型拡
散層５７上の酸化膜が厚くなるため、リソグラフィー工
程を省略しても良い。

【００１９】次に、図２（ｃ）に示すように、Ｎ型拡散
層５７とＰ型拡散層６３の境界部に溝を形成するため、
リソグラフィー工程によってレジスト６５を形成し、化
学エッチング或いは反応性イオンエッチングにより酸化
膜５９およびシリコン層５１をエッチングし、図２
（ｄ）に示す溝６７を形成する。溝の深さは０．５μｍ
〜１０μｍ、幅は０．５μｍ〜５μｍとする。さらに、
酸化膜５９を取り去り、再度熱酸化により表面および溝
側面に酸化膜６９を形成する。

【００２０】次に、図３（ａ）に示すように、少なくと
も片方面を鏡面研磨した半導体シリコン基板７１を別に
用意し、該基板７１と第１の半導体シリコン基板５１と
を鏡面同士直接接着して一体化し、溝６７と凹部５５と
によって形成される空洞部７３を有する複合半導体基板
７５を形成する。

【００２１】次に、酸化性雰囲気中で、９００°Ｃ以
上，１時間以上の熱処理を施し、溝６７を通して空洞部
７３の表面を酸化する。但し、この酸化は空洞部７３表
面の酸化膜が成長して、空洞部７３が酸化膜３で埋込ま
れるまで行なう。酸化膜３で埋め込まれた複合半導体基
板７５を反転した状態を図３（ｂ）に示す。尚、図３
（ｂ）に示す断面は、図３（ａ）に示す断面とは対向関
係にある。Ｐ型拡散層６３およびＮ型拡散層５７は熱に
より広がり、上記Ｐ+ 埋込層１３とＮ+ 埋込層２３とが
形成される。

【００２２】次に、図３（ｃ）に示すように、第１の半
導体シリコン基板５１の主面と反対側から鏡面研磨する
ことにより、酸化膜３上の半導体シリコン層５および７
の厚さが０．５μｍ〜１０μｍとなるようにする。そし
て、この後、半導体シリコン層５にＰＮＰ型トランジス
タ９を形成し、半導体シリコン層７にＮＰＮ型トランジ
スタ１１を形成することによって、図１の構造を得る。

【００２３】尚、本実施例で用いられるＰ型不純物はＮ
型不純物に比べて拡散係数が高いため、Ｐ+ 埋込層１３
はＮ+ 埋込層２３よりも厚くなるが、この拡散係数の相
違を考慮して半導体シリコン層７よりも半導体シリコン
層５の方を厚くしているため、Ｐ+ 埋込層１３上の半導
体シリコン層５は、Ｎ+ 埋込層２３上の半導体シリコン
層７よりも薄くなることはない。

【００２４】以上のように、本実施例によれば、誘電体
分離膜上に埋込層不純物の拡散係数の違いを考慮して異
なる厚さの半導体シリコン層を設けたので、ＮＰＮ型ト
ランジスタとＰＮＰ型トランジスタの耐圧・動作速度等
を独立に設計することができる。また、各々のトランジ
スタの表面は特に段差が無く平坦であり、保護膜等の被
覆を容易に行うことができる。

【００２５】また、酸化膜３で埋め込まれる部分である
凹部５５の形成と、Ｎ+ 埋込層２３となるＮ型拡散層５
７の形成を自己整合で実施するので、用いるパターニン
グマスクを減らすことができる。更に、上記凹部５５の
形成と該凹部５５に対する不純物拡散とを自己整合的に
行い、第１の基板５１に対する鏡面加工を行なうことな
く基板同士の接着を行い、溝６７および凹部５５からな
る空洞部７３の熱酸化により酸化膜３を形成するように
したので、酸化膜３上に厚さの異なる半導体シリコン層
５，７が配設された構造を容易に得ることができる。

【００２６】また、誘電体分離膜３が表面に露出する
が、これをアライメントマークとして用いることによ
り、埋込層１３，２３上の半導体シリコン層５，７の所
定位置に各拡散層１５〜３３を正確に形成することがで
きる。

【図面の簡単な説明】

【図１】本実施例の相補型バイポーラトランジスタの要
部構造を示す断面図である。

【図２】図１に示す相補型バイポーラトランジスタの基
板貼合わせ前までの製造工程を示す断面図である。

【図３】図１に示す相補型バイポーラトランジスタの基
板貼合わせ以後からの製造工程を示す断面図である。

【図４】従来の相補型バイポーラトランジスタを示す断
面図である。

【符号の説明】

１…半導体基板 ３…絶縁酸化膜 ５，７…半導体
シリコン領域 １３…Ｐ+ 埋込層 ２３…Ｎ+ 埋込層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤野 誠二 愛知県刈谷市昭和町１丁目１番地 日本電 装株式会社内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成された第１および第
   ２の活性領域と、 前記半導体基板と前記第１および第２の活性領域との間
   に設けられ、かつ前記第１の活性領域と前記第２の活性
   領域とを分離する誘電体分離膜と、 前記第１の活性領域の前記誘電体分離膜上に形成された
   第１導電型の第１の埋込層と、 前記第２の活性領域の前記誘電体分離膜上に形成され
   た、前記第１導電型とは異なる第２導電型の第２の埋込
   層と、 を備えた誘電体分離半導体装置において、 前記第１の活性領域と前記第２の活性領域とが異なる厚
   みに形成されたことを特徴とする誘電体分離半導体装
   置。
2. 【請求項２】 第１の半導体基板の主面の第１領域以外
   の領域に被膜を形成し、該被膜をマスクとしてエッチン
   グすることにより該第１の領域に凹部を形成する工程
   と、 前記被膜をマスクとして不純物を注入し、前記第１領域
   の前記凹部に第１導電型の不純物層を形成する工程と、 前記第１領域以外の第２領域に、前記第１導電型とは異
   なる第２導電型の不純物層を形成する工程と、 前記第１領域と前記第２領域との間に前記凹部よりも深
   い溝を形成する工程と、 前記第１の半導体基板の前記主面側と第２の平坦な半導
   体基板の主面同士を貼り合わせて内部に前記溝と前記凹
   部とによって形成される空洞部を有する複合半導体基板
   を形成する工程と、 熱酸化により前記複合半導体基板内部の前記空洞部に酸
   化膜を成長させて、前記空洞部を誘電体で埋め込むこと
   により誘電体分離膜を形成する工程と、 前記第１半導体基板の前記主面とは反対面側から前記複
   合半導体基板の前記溝に達するまで研摩する工程と、 を備えたことを特徴とする誘電体分離半導体装置の製造
   方法。