JPH11204541A - 貼り合わせ基板の製造方法及び半導体装置の製造方法 - Google Patents

貼り合わせ基板の製造方法及び半導体装置の製造方法

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JPH11204541A
JPH11204541A JP10018139A JP1813998A JPH11204541A JP H11204541 A JPH11204541 A JP H11204541A JP 10018139 A JP10018139 A JP 10018139A JP 1813998 A JP1813998 A JP 1813998A JP H11204541 A JPH11204541 A JP H11204541A
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JP
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substrate
film
breakdown voltage
sio
bipolar transistor
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JP10018139A
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English (en)
Inventor
Tetsuya Oishi
哲也 大石
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Original Assignee
Sony Corp
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Abstract

(57)【要約】 【課題】 部分的にＳＯＩ構造になっているにも拘らず
結晶性の良好な貼り合わせ基板と、能動素子の特性が優
れている半導体装置とを低コストで製造する。 【解決手段】 Ｓｉ基板４１に砒素４３を選択的に導入
した後にＳｉＯ2 膜４５を熱酸化で形成し、砒素４３の
非導入領域が露出するまでＳｉＯ2 膜４５をエッチング
した後にＳｉ基板４１と別のＳｉ基板とで部分的にＳＯ
Ｉ構造の貼り合わせ基板を製造し、非ＳＯＩ構造部に高
耐圧能動素子を形成し、ＳＯＩ構造部に通常耐圧能動素
子を形成する。このため、Ｓｉ基板４１とＳｉＯ2 膜４
５とを選択的に除去した部分を埋めるためのエピタキシ
ャル成長と平坦化処理とを行う必要がなく、エピタキシ
ャル層における結晶欠陥の発生もない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願の発明は、部分的にＳＯ
Ｉ構造になっている貼り合わせ基板の製造方法及び耐圧
の異なる能動素子を同一の基板上に搭載する半導体装置
の製造方法に関するものである。
【０００２】
【従来の技術】エレクトロニクス機器の高性能化・低コ
スト化・小型化・高信頼性化を図るために、モノリシッ
クパワーＩＣの開発・実用化が進められている。そし
て、モノリシックパワーＩＣでは、高耐圧素子と通常耐
圧素子との両方を用いて構成される制御回路や保護回路
等のインテリジェント機能を集積化することが一般的に
なってきている。
【０００３】一方、この様に高耐圧素子と通常耐圧素子
との両方を用いる場合において、接合分離技術を採用す
ると、高耐圧素子の面積が大きくなって高集積化が困難
になり、また、高耐圧素子が通常耐圧素子に電気的に干
渉して通常耐圧素子の正常な動作が困難になる。従っ
て、モノリシックパワーＩＣのインテリジェント化等の
ためには、誘電体分離技術を採用することが望ましい。
【０００４】図１３〜１５は、高耐圧ＮＰＮバイポーラ
トランジスタと通常耐圧ＮＰＮバイポーラトランジスタ
とを含むモノリシックパワーＩＣ及びそのための貼り合
わせ基板の製造方法の一従来例を示している。この一従
来例では、図１３（ａ）に示す様に、抵抗率が１０Ωｃ
ｍ程度のＮ- 型のＳｉ基板１１を熱酸化して、このＳｉ
基板１１の表面に厚さ１μｍ程度のＳｉＯ2 膜１２を形
成する。
【０００５】一方、図１３（ｂ）に示す様に、抵抗率が
１００Ωｃｍ程度の別のＮ- 型のＳｉ基板１３の一つの
面に、３×１０15ｃｍ-2程度のドーズ量及び５０ｋｅＶ
程度の加速エネルギで砒素１４をイオン注入して、この
一つの面に砒素注入層１５を形成する。
【０００６】次に、図１３（ｃ）に示す様に、Ｓｉ基板
１３の砒素注入層１５を形成した面とは反対側の面とＳ
ｉ基板１１とを室温で貼り合わせた後、酸素雰囲気中に
おいて温度が１１００℃程度で時間が２時間程度の熱処
理を施して、Ｓｉ基板１１とＳｉ基板１３との密着性を
向上させる。
【０００７】この熱処理で、砒素注入層１５中の砒素が
拡散して高耐圧ＮＰＮバイポーラトランジスタにおける
Ｎ+ 型のコレクタ取り出し拡散層１６が形成され、この
コレクタ取り出し拡散層１６上にＳｉＯ2 膜１７が形成
され、Ｓｉ基板１１の表面にもＳｉＯ2 膜（図示せず）
が形成される。その後、Ｓｉ基板１１が通常耐圧ＮＰＮ
バイポーラトランジスタに必要な厚さであるｔ1 ＝２μ
ｍ程度になるまで、Ｓｉ基板１１に化学的機械的研磨を
施す。
【０００８】次に、図１４（ａ）に示す様に、高耐圧Ｎ
ＰＮバイポーラトランジスタの形成予定領域上に開口を
有するレジスト（図示せず）をリソグラフィでＳｉ基板
１１上に形成し、このレジストをマスクにしてＳｉ基板
１１及びＳｉＯ2 膜１２に反応性イオンエッチングを施
して、Ｓｉ基板１３に達する凹部１８を形成する。
【０００９】その後、抵抗率が１０Ωｃｍ程度のＮ- 型
のＳｉエピタキシャル層１９を成長させる。この成長
は、凹部１８内のＳｉエピタキシャル層１９の表面がＳ
ｉ基板１１の表面と同じ高さになるまで行う。なお、Ｓ
ｉエピタキシャル層１９は、Ｓｉ基板１１上にも凹部１
８内と同じ厚さだけ成長する。
【００１０】次に、図１４（ｂ）に示す様に、Ｓｉ基板
１１が露出するまでＳｉ基板１１上のＳｉエピタキシャ
ル層１９に化学的機械的研磨を施して、高耐圧ＮＰＮバ
イポーラトランジスタの形成予定領域の表面と通常耐圧
ＮＰＮバイポーラトランジスタの形成予定領域の表面と
を同じ高さにする。この結果、Ｓｉ基板１１とＳｉ基板
１３との間にＳｉＯ2 膜１２が部分的に介在することに
よって部分的にＳＯＩ構造になっている貼り合わせ基板
２１が製造される。
【００１１】その後、ＳｉＯ2 膜１２に達する素子分離
用の溝２２をＳｉ基板１１に形成し、溝２２の内面を含
むＳｉ基板１１の表面及びＳｉエピタキシャル層１９の
表面に熱酸化でＳｉＯ2 膜２３を形成する。そして、溝
２２を埋めるのに十分な厚さの多結晶Ｓｉ膜２４を全面
に堆積させ、ＳｉＯ2 膜２３が露出するまで多結晶Ｓｉ
膜２４をエッチングする。
【００１２】次に、図１５に示す様に、高耐圧ＮＰＮバ
イポーラトランジスタ及び通常耐圧ＮＰＮバイポーラト
ランジスタにおけるＰ型のベース拡散層２５及びＮ+ 型
のエミッタ拡散層２６と、通常耐圧ＮＰＮバイポーラト
ランジスタにおけるＮ+ 型のコレクタ取り出し拡散層２
７とを形成する。そして、フィールド絶縁膜としてのＳ
ｉＯ2 膜２８をＳｉＯ2 膜２３上及び多結晶Ｓｉ膜２４
上の全面に堆積させ、ＳｉＯ2 膜２８、２３に電極窓２
９を形成する。
【００１３】その後、高耐圧ＮＰＮバイポーラトランジ
スタのエミッタ電極３１、ベース電極３２及び通常耐圧
ＮＰＮバイポーラトランジスタのエミッタ電極３３、ベ
ース電極３４、コレクタ電極３５をＡｌ合金膜で形成
し、更に、高耐圧ＮＰＮバイポーラトランジスタのコレ
クタ電極３６をＡｌ合金膜で形成して、高耐圧ＮＰＮバ
イポーラトランジスタ３７と通常耐圧ＮＰＮバイポーラ
トランジスタ３８とを含むモノリシックパワーＩＣを完
成させる。
【００１４】以上の様な一従来例では、図１５からも明
らかな様に、貼り合わせ基板２１のうちでＳＯＩ構造に
なっていない領域を高耐圧ＮＰＮバイポーラトランジス
タ３７の形成予定領域にして、貼り合わせ基板２１の互
いに反対側の面にエミッタ拡散層２６とコレクタ取り出
し拡散層１６とを形成している。このため、エミッタ−
コレクタ間の距離が長くて、高耐圧ＮＰＮバイポーラト
ランジスタ３７の耐圧を高め易い。
【００１５】
【発明が解決しようとする課題】ところが、図１３〜１
５に示した上述の一従来例では、図１３（ｃ）の工程で
のＳｉ基板１１に対する化学的機械的研磨と、図１４
（ｂ）の工程でのＳｉエピタキシャル層１９に対する化
学的機械的研磨との、２回の化学的機械的研磨が必要で
ある。このため、生産のリードタイムが長くて、モノリ
シックパワーＩＣを低コストで製造することが困難であ
った。
【００１６】また、図１３〜１５に示した一従来例で
は、図１４（ａ）の工程でＳｉ基板１１及びＳｉＯ2 膜
１２をエッチングして形成した凹部１８をＳｉエピタキ
シャル層１９で埋めているが、凹部１８に臨むＳｉ基板
１１、１３の露出面やＳｉＯ2膜１２の露出面の近傍で
はＳｉエピタキシャル層１９の結晶性が乱れていて、こ
の部分に結晶欠陥が発生している。
【００１７】このため、高耐圧ＮＰＮバイポーラトラン
ジスタ３７における接合リーク電流が多かったり接合耐
圧が十分には高くなかったりして、高耐圧ＮＰＮバイポ
ーラトランジスタ３７の特性が優れているモノリシック
パワーＩＣを製造することが困難であった。従って、本
願の発明は、部分的にＳＯＩ構造になっているにも拘ら
ず結晶性の良好な貼り合わせ基板と、能動素子の特性が
優れている半導体装置を低コストで製造することができ
る方法とを提供することを目的としている。
【００１８】
【課題を解決するための手段】請求項１に係る貼り合わ
せ基板の製造方法では、第１の半導体基板の一つの面に
不純物を選択的に導入してから、この一つの面に熱酸化
膜を形成するので、不純物による増速酸化によって、不
純物が導入された領域には相対的に厚い熱酸化膜が形成
され、不純物が導入されていない領域には相対的に薄い
熱酸化膜が形成される。
【００１９】このため、一つの面のうちで不純物が導入
されていない領域が露出するまで熱酸化膜の全体をエッ
チングしても、不純物が導入された領域には熱酸化膜を
残すことができる。
【００２０】従って、エッチング後に一つの面を介して
第１の半導体基板と第２の半導体基板とを貼り合わせる
と、不純物が導入されていない領域では第１の半導体基
板と第２の半導体基板とが直接に接触し、不純物が導入
された領域では熱酸化膜によって第１の半導体基板と第
２の半導体基板とが絶縁分離されて、部分的にＳＯＩ構
造になっている貼り合わせ基板を製造することができ
る。
【００２１】そして、それにも拘らず、不純物が導入さ
れた領域にのみ熱酸化膜を残した状態で第１の半導体基
板と第２の半導体基板とを貼り合わせるので、第１の半
導体基板の一つの面の全体に熱酸化膜を形成した状態で
第１の半導体基板と第２の半導体基板とを貼り合わせる
方法の様に、第１の半導体基板と熱酸化膜とを選択的に
除去した部分を埋めるためのエピタキシャル成長と平坦
化処理とを行う必要がなく、エピタキシャル層における
結晶欠陥の発生もない。
【００２２】請求項２に係る半導体装置の製造方法で
は、部分的にＳＯＩ構造になっている貼り合わせ基板の
うちでＳＯＩ構造になっていない部分に相対的に高耐圧
の能動素子を形成し、ＳＯＩ構造になっている部分に相
対的に低耐圧の能動素子を形成するが、第１の半導体基
板と熱酸化膜とを選択的に除去した部分を埋めるための
エピタキシャル成長と平坦化処理とを行う必要がなく、
エピタキシャル層における結晶欠陥の発生もない。
【００２３】請求項３に係る半導体装置の製造方法で
は、第１の半導体基板の一つの面に選択的に導入した不
純物の拡散層を縦型バイポーラトランジスタのコレクタ
埋め込み層にするので、この不純物の導入で増速酸化と
コレクタ埋め込み層の形成との両方を行うことができ
て、全体的な製造工程が少なくてよい。
【００２４】
【発明の実施の形態】以下、本願の発明の第１及び第２
実施形態を、図１〜１２を参照しながら説明する。図１
〜８が、高耐圧ＮＰＮバイポーラトランジスタと通常耐
圧ＮＰＮバイポーラトランジスタとを含むモノリシック
パワーＩＣ及びそのための貼り合わせ基板の製造方法に
適用した第１実施形態を示している。
【００２５】この第１実施形態では、図１（ａ）に示す
様に、抵抗率が１０Ωｃｍ程度のＮ - 型のＳｉ基板４１
の一つの面上に、通常耐圧ＮＰＮバイポーラトランジス
タの形成予定領域上に開口を有するレジスト４２をリソ
グラフィで形成する。そして、レジスト４２をマスクに
して、３×１０15ｃｍ-2程度のドーズ量及び５０ｋｅＶ
程度の加速エネルギで砒素４３をイオン注入して、この
一つの面に砒素注入層４４を形成する。
【００２６】次に、図１（ｂ）に示す様に、レジスト４
２を剥離した後、Ｓｉ基板４１を熱酸化して、このＳｉ
基板４１の表面にＳｉＯ2 膜４５を形成すると共に、砒
素注入層４４中の砒素を拡散させて通常耐圧ＮＰＮバイ
ポーラトランジスタにおけるＮ+ 型のコレクタ埋め込み
拡散層４６を形成する。
【００２７】このとき、砒素４３が高濃度に注入されて
いる砒素注入層４４では砒素４３が注入されていない領
域に比べて酸化速度が速いという増速酸化が生じるの
で、砒素４３が注入されていない領域上に厚さ１μｍ程
度のＳｉＯ2 膜４５を形成すると、コレクタ埋め込み拡
散層４６上には厚さ１．５〜２．０μｍ程度のＳｉＯ2
膜４５が形成される。
【００２８】次に、図１（ｃ）に示す様に、フッ酸溶液
等でＳｉＯ2 膜４５をエッチングするが、Ｓｉ基板４１
の表面のうちで砒素４３が注入されていない領域は完全
に露出させ、コレクタ埋め込み拡散層４６上にはＳｉＯ
2 膜４５を残す。このとき、残したＳｉＯ2 膜４５の表
面とＳｉＯ2 膜４５を除去したＳｉ基板４１の表面とを
同じ高さにするのが好ましいが、ＳｉＯ2 膜４５の表面
がＳｉ基板４１の表面よりも低くならなければよい。
【００２９】次に、図２（ａ）に示す様に、抵抗率が１
００Ωｃｍ程度の別のＮ- 型のＳｉ基板４７の一つの面
に、３×１０15ｃｍ-2程度のドーズ量及び５０ｋｅＶ程
度の加速エネルギで砒素４８をイオン注入して、この一
つの面に砒素注入層４９を形成する。
【００３０】次に、図２（ｂ）に示す様に、Ｓｉ基板４
１のコレクタ埋め込み拡散層４６を形成した面とＳｉ基
板４７の砒素注入層４９を形成した面とは反対側の面と
を室温で貼り合わせた後、酸素雰囲気中において温度が
１１００℃程度で時間が２時間程度の熱処理を施して、
Ｓｉ基板４１とＳｉ基板４７との密着性を向上させる。
【００３１】この熱処理で、砒素注入層４９中の砒素が
拡散して高耐圧ＮＰＮバイポーラトランジスタにおける
Ｎ+ 型のコレクタ取り出し拡散層５１が形成され、この
コレクタ取り出し拡散層５１上にＳｉＯ2 膜５２が形成
され、Ｓｉ基板４１の表面にもＳｉＯ2 膜５２が形成さ
れる。
【００３２】次に、図３（ａ）に示す様に、Ｓｉ基板４
１が通常耐圧ＮＰＮバイポーラトランジスタに必要な厚
さであるｔ2 ＝３μｍ程度になるまで、Ｓｉ基板４１に
化学的機械的研磨を施す。この結果、Ｓｉ基板４１とＳ
ｉ基板４７との間にＳｉＯ2膜４５が部分的に介在する
ことによって部分的にＳＯＩ構造になっている貼り合わ
せ基板５３が製造される。
【００３３】次に、図３（ｂ）に示す様に、素子分離領
域上に開口を有するレジスト５４をリソグラフィでＳｉ
基板４１上に形成し、このレジスト５４をマスクにして
Ｓｉ基板４１に反応性イオンエッチングを施して、Ｓｉ
Ｏ2 膜４５に達する素子分離用の溝５５をＳｉ基板４１
に形成する。
【００３４】なお、図１（ｃ）の工程でＳｉＯ2 膜４５
をエッチングしたときにＳｉＯ2 膜４５の表面がＳｉ基
板４１の表面よりも高くなっていて、図２（ｂ）の工程
でＳｉ基板４１とＳｉ基板４７とを貼り合わせたときに
図３（ｃ）に示す様にＳｉＯ2 膜４５の端面近傍に空洞
５６が形成されている場合は、溝５５の幅ｗをＳｉＯ2
膜４５の端面からＳｉＯ2 膜４５に囲まれている領域中
へ広げて、空洞５６を露出させる。
【００３５】次に、図４（ａ）に示す様に、レジスト５
４を剥離した後、溝５５の内面を含むＳｉ基板４１の表
面に熱酸化で厚さ１００ｎｍ程度のＳｉＯ2 膜５７を形
成し、更に、溝５５を埋めるのに十分な厚さの多結晶Ｓ
ｉ膜５８を減圧ＣＶＤ法で全面に堆積させる。
【００３６】このとき、図３（ｃ）に示した様に溝５５
の幅ｗを広げておけば、図１（ｃ）の工程でＳｉＯ2 膜
４５をエッチングしたときにＳｉＯ2 膜４５の表面がＳ
ｉ基板４１の表面よりも高くなっていても、ＳｉＯ2 膜
５７と多結晶Ｓｉ膜５８とで溝５５を完全に埋めること
ができる。
【００３７】次に、図４（ｂ）に示す様に、ＳｉＯ2 膜
５７が露出するまで、好ましくは多結晶Ｓｉ膜５８の表
面がＳｉＯ2 膜５７の表面と同じ高さになるまで、多結
晶Ｓｉ膜５８に反応性イオンエッチングを施す。
【００３８】次に、図５（ａ）に示す様に、高耐圧ＮＰ
Ｎバイポーラトランジスタ及び通常耐圧ＮＰＮバイポー
ラトランジスタにおけるベース拡散層の形成予定領域上
に開口を有するレジスト５９をリソグラフィでＳｉＯ2
膜５７及び多結晶Ｓｉ膜５８上に形成する。そして、レ
ジスト５９をマスクにして、１×１０14ｃｍ-2程度のド
ーズ量及び６０ｋｅＶ程度の加速エネルギでボロン６１
をイオン注入して、Ｓｉ基板４１にボロン注入層６２を
形成する。
【００３９】次に、図５（ｂ）に示す様に、レジスト５
９を剥離した後、高耐圧ＮＰＮバイポーラトランジスタ
及び通常耐圧ＮＰＮバイポーラトランジスタにおけるエ
ミッタ拡散層の形成予定領域上と通常耐圧ＮＰＮバイポ
ーラトランジスタにおけるコレクタ取り出し拡散層の形
成予定領域上とに開口を有するレジスト６３をリソグラ
フィでＳｉＯ2 膜５７及び多結晶Ｓｉ膜５８上に形成す
る。
【００４０】そして、レジスト６３をマスクにして、５
×１０15ｃｍ-2程度のドーズ量及び２３０ｋｅＶ程度の
加速エネルギで砒素６４をイオン注入して、Ｓｉ基板４
１に砒素注入層６５を形成する。
【００４１】次に、図６（ａ）に示す様に、レジスト６
３を剥離した後、窒素雰囲気中において温度が１０００
℃程度で時間が３０分程度の熱処理を施してボロン注入
層６２中のボロンと砒素注入層６５中の砒素とを拡散さ
せて、高耐圧ＮＰＮバイポーラトランジスタ及び通常耐
圧ＮＰＮバイポーラトランジスタにおけるＰ型のベース
拡散層６６及びＮ+ 型のエミッタ拡散層６７と、通常耐
圧ＮＰＮバイポーラトランジスタのＮ+ 型のコレクタ取
り出し拡散層６８とを形成する。
【００４２】次に、図６（ｂ）に示す様に、フィールド
絶縁膜としての厚さ１μｍ程度のＳｉＯ2 膜６９をＳｉ
Ｏ2 膜５７上及び多結晶Ｓｉ膜５８上の全面に減圧ＣＶ
Ｄ法で堆積させる。
【００４３】次に、図７（ａ）に示す様に、ベース拡散
層６６、エミッタ拡散層６７及びコレクタ取り出し拡散
層６８に対する電極窓のパターンの開口を有するレジス
ト７１を、リソグラフィでＳｉＯ2 膜６９上に形成す
る。そして、レジスト７１をマスクにしてフッ酸溶液等
でＳｉＯ2 膜６９、５７をエッチングして、これらのＳ
ｉＯ2 膜６９、５７に電極窓７２を形成する。このエッ
チングでは、コレクタ取り出し拡散層５１上のＳｉＯ2
膜５２も同時に除去する。
【００４４】次に、図７（ｂ）に示す様に、レジスト７
１を剥離した後、厚さ１μｍ程度のＡｌ合金膜７３をス
パッタ法で堆積させて、電極窓７２を埋める。そして、
図８（ａ）に示す様に、電極のパターンのレジスト７４
をリソグラフィでＡｌ合金膜７３上に形成し、このレジ
スト７４をマスクにしてＡｌ合金膜７３に反応性イオン
エッチングを施して、高耐圧ＮＰＮバイポーラトランジ
スタのエミッタ電極７５、ベース電極７６及び通常耐圧
ＮＰＮバイポーラトランジスタのエミッタ電極７７、ベ
ース電極７８、コレクタ電極７９を形成する。
【００４５】次に、図８（ｂ）に示す様に、レジスト７
４を剥離した後、Ｓｉ基板４７のコレクタ取り出し拡散
層５１側の面に厚さ１μｍ程度のＡｌ合金膜をスパッタ
法で堆積させ、このＡｌ合金膜を高耐圧ＮＰＮバイポー
ラトランジスタのコレクタ電極８１にする。以上の様に
して、高耐圧ＮＰＮバイポーラトランジスタ８２と通常
耐圧ＮＰＮバイポーラトランジスタ８３とを含むモノリ
シックパワーＩＣを完成させる。
【００４６】以上の説明からも明らかな様に、この第１
実施形態では、図３（ａ）の工程におけるＳｉ基板４１
に対する化学的機械的研磨以外には化学的機械的研磨を
施していないので、図１３〜１５に示した一従来例に比
べて、生産のリードタイムが短くて、モノリシックパワ
ーＩＣを低コストで製造することができる。
【００４７】また、この第１実施形態では、エピタキシ
ャル成長を全く行っておらず、エピタキシャル層におけ
る結晶欠陥の発生がない。このため、部分的にＳＯＩ構
造になっているにも拘らず結晶性の良好な貼り合わせ基
板５３を低コストで製造することができ、高耐圧ＮＰＮ
バイポーラトランジスタ８２と通常耐圧ＮＰＮバイポー
ラトランジスタ８３との特性が優れているモノリシック
パワーＩＣを低コストで製造することもできる。
【００４８】なお、図１（ａ）の工程で、砒素４３の代
わりにボロン等のＰ型の不純物をイオン注入すれば、Ｎ
+ 型のコレクタ埋め込み拡散層４６の代わりにＰ+ 型の
コレクタ埋め込み拡散層を形成することができる。ま
た、リソグラフィ及びイオン注入を２回ずつ行えば、Ｎ
+ 型とＰ+ 型との２種類のコレクタ埋め込み拡散層を形
成することができる。従って、通常耐圧ＮＰＮバイポー
ラトランジスタ８３の代わりに、通常耐圧ＰＮＰバイポ
ーラトランジスタを形成することもできる。
【００４９】また、Ｎ- 型のＳｉ基板４１、４７の代わ
りにＰ- 型のＳｉ基板を用いれば、高耐圧ＮＰＮバイポ
ーラトランジスタ８２の代わりに高耐圧ＰＮＰバイポー
ラトランジスタを形成することができる。更に、従来公
知の技術を用いるだけで、横型ＰＮＰバイポーラトラン
ジスタや抵抗素子や容量素子等を集積させることもでき
る。
【００５０】図９〜１２が、高耐圧縦型ＮＭＯＳトラン
ジスタと通常耐圧ＮＭＯＳトランジスタ及び通常耐圧Ｐ
ＭＯＳトランジスタとを含むモノリシックパワーＩＣ及
びそのための貼り合わせ基板の製造方法に適用した第２
実施形態を示している。
【００５１】この第２実施形態でも、図９（ａ）に示す
様に、第１実施形態における図１（ａ）〜図４（ｂ）ま
での工程と実質的に同様の工程を実行して、素子活性領
域及び素子分離領域までを形成する。但し、この第２実
施形態では、多結晶Ｓｉ膜５８の表面がＳｉ基板４１の
表面と同程度の高さになるまで、多結晶Ｓｉ膜５８に反
応性イオンエッチングを施す。
【００５２】その後、高耐圧縦型ＮＭＯＳトランジスタ
におけるボディ拡散層の形成予定領域上と通常耐圧ＮＭ
ＯＳトランジスタの形成予定領域上とに開口を有するレ
ジスト８４をリソグラフィでＳｉＯ2 膜５７及び多結晶
Ｓｉ膜５８上に形成する。そして、レジスト８４をマス
クにして、１×１０13ｃｍ-2程度のドーズ量及び３６０
ｋｅＶ程度の加速エネルギでボロン８５をイオン注入し
て、Ｓｉ基板４１にボロン注入層８６を形成する。
【００５３】次に、図９（ｂ）に示す様に、レジスト８
４を剥離した後、Ｓｉ基板４１上のＳｉＯ2 膜５７をフ
ッ酸溶液等でエッチングしてＳｉ基板４１の表面を露出
させる。そして、ゲート絶縁膜としての厚さ５０ｎｍ程
度のＳｉＯ2 膜８７をＳｉ基板４１の表面等に熱酸化で
形成し、厚さ４００ｎｍ程度の多結晶Ｓｉ膜８８を減圧
ＣＶＤ法でＳｉＯ2 膜８７上に堆積させ、更に、ＰＳＧ
膜８９をＣＶＤ法で多結晶Ｓｉ膜８８上に堆積させる。
【００５４】その後、窒素雰囲気中において温度が９５
０℃程度で時間が１時間程度の熱処理を施して、ＰＳＧ
膜８９から多結晶Ｓｉ膜８８へリンを拡散させると共
に、ボロン注入層８６中のボロンを拡散させて、高耐圧
縦型ＮＭＯＳトランジスタにおけるＰ- 型のボディ拡散
層９１と通常耐圧ＮＭＯＳトランジスタにおけるＰ- 型
のウェル９２とを形成する。
【００５５】次に、図１０（ａ）に示す様に、ＰＳＧ膜
８９をエッチングで除去した後、ゲート電極のパターン
のレジスト９３を多結晶Ｓｉ膜８８上に形成し、このレ
ジスト９３をマスクにして多結晶Ｓｉ膜８８に反応性イ
オンエッチングを施して、高耐圧縦型ＮＭＯＳトランジ
スタと通常耐圧ＮＭＯＳトランジスタと通常耐圧ＰＭＯ
Ｓトランジスタとのゲート電極９４を形成する。
【００５６】次に、図１０（ｂ）に示す様に、レジスト
９３を剥離した後、高耐圧縦型ＮＭＯＳトランジスタに
おけるソース拡散層の形成予定領域上と通常耐圧ＮＭＯ
Ｓトランジスタにおけるソース／ドレイン拡散層の形成
予定領域上とに開口を有するレジスト９５をリソグラフ
ィで形成する。そして、レジスト９５をマスクにして、
５×１０15ｃｍ-2程度のドーズ量及び１００ｋｅＶ程度
の加速エネルギで砒素９６をイオン注入して、Ｓｉ基板
４１に砒素注入層９７を形成する。
【００５７】次に、図１１（ａ）に示す様に、レジスト
９５を剥離した後、高耐圧縦型ＮＭＯＳトランジスタに
おけるボディコンタクト拡散層の形成予定領域上と通常
耐圧ＰＭＯＳトランジスタにおけるソース／ドレイン拡
散層の形成予定領域上とに開口を有するレジスト９８を
リソグラフィで形成する。そして、レジスト９８をマス
クにして、５×１０15ｃｍ-2程度のドーズ量及び５０ｋ
ｅＶ程度の加速エネルギでボロン９９をイオン注入し
て、Ｓｉ基板４１にボロン注入層１０１を形成する。
【００５８】次に、図１１（ｂ）に示す様に、レジスト
９８を剥離した後、層間絶縁膜としての厚さ１μｍ程度
のＳｉＯ2 膜１０２を減圧ＣＶＤ法で堆積させる。そし
て、窒素雰囲気中において温度が９００℃程度で時間が
３０分程度の熱処理を施して、砒素注入層９７中の砒素
とボロン注入層１０１中のボロンとを拡散させる。
【００５９】この結果、高耐圧縦型ＮＭＯＳトランジス
タにおけるＮ+ 型のソース拡散層１０３及びＰ+ 型のボ
ディコンタクト拡散層１０４と、通常耐圧ＮＭＯＳトラ
ンジスタにおけるＮ+ 型のソース／ドレイン拡散層１０
５と、通常耐圧ＰＭＯＳトランジスタにおけるＰ+ 型の
ソース／ドレイン拡散層１０６とが形成される。
【００６０】その後は、図１２に示す様に、再び、第１
実施形態における図７（ａ）〜図８（ｂ）までの工程と
実質的に同様の工程を実行して、電極窓１０７と、高耐
圧縦型ＮＭＯＳトランジスタのソース電極１０８と、通
常耐圧ＮＭＯＳトランジスタのソース／ドレイン電極１
０９と、通常耐圧ＰＭＯＳトランジスタのソース／ドレ
イン電極１１１と、高耐圧縦型ＮＭＯＳトランジスタの
ドレイン電極１１２とを形成する。
【００６１】以上の様にして、高耐圧縦型ＮＭＯＳトラ
ンジスタ１１３と通常耐圧ＮＭＯＳトランジスタ１１４
と通常耐圧ＰＭＯＳトランジスタ１１５とを含むモノリ
シックパワーＩＣを完成させる。
【００６２】なお、図２（ａ）の工程で砒素４８の代わ
りにボロン等のＰ型の不純物をイオン注入して、Ｎ+ 型
のコレクタ取り出し拡散層５１の代わりにＰ+ 型の拡散
層を形成すれば、高耐圧縦型ＮＭＯＳトランジスタ１１
３の代わりに、ドレイン電極１１２をコレクタ電極とす
る絶縁ゲート型バイポーラトランジスタを製造すること
ができる。
【００６３】また、この第２実施形態と上述の第１実施
形態とを組み合わせて、高耐圧縦型ＮＭＯＳトランジス
タ１１３と通常耐圧ＮＭＯＳトランジスタ１１４と通常
耐圧ＰＭＯＳトランジスタ１１５との他に、バイポーラ
トランジスタを集積させることもできる。
【００６４】
【発明の効果】請求項１に係る貼り合わせ基板の製造方
法では、部分的にＳＯＩ構造になっている貼り合わせ基
板を製造することができるにも拘らず、第１の半導体基
板と熱酸化膜とを選択的に除去した部分を埋めるための
エピタキシャル成長と平坦化処理とを行う必要がなく、
エピタキシャル層における結晶欠陥の発生もないので、
部分的にＳＯＩ構造になっているにも拘らず結晶性の良
好な貼り合わせ基板を低コストで製造することができ
る。
【００６５】請求項２に係る半導体装置の製造方法で
は、相対的に高耐圧の能動素子と相対的に低耐圧の能動
素子を形成するが、第１の半導体基板と熱酸化膜とを選
択的に除去した部分を埋めるためのエピタキシャル成長
と平坦化処理とを行う必要がなく、エピタキシャル層に
おける結晶欠陥の発生もないので、能動素子の特性が優
れている半導体装置を低コストで製造することができ
る。
【００６６】請求項３に係る半導体装置の製造方法で
は、第１の半導体基板の一つの面に対する選択的な不純
物の導入で増速酸化とコレクタ埋め込み層の形成との両
方を行うことができて、全体的な製造工程が少なくてよ
いので、能動素子の特性が優れている半導体装置を更に
低コストで製造することができる。
【図面の簡単な説明】
【図１】本願の発明の第１実施形態の最初の工程を順次
に示す側断面図である。
【図２】図１に続く工程を順次に示す側断面図である。
【図３】図２に続く工程を順次に示す側断面図である。
【図４】図３に続く工程を順次に示す側断面図である。
【図５】図４に続く工程を順次に示す側断面図である。
【図６】図５に続く工程を順次に示す側断面図である。
【図７】図６に続く工程を順次に示す側断面図である。
【図８】図７に続く工程を順次に示す側断面図である。
【図９】本願の発明の第２実施形態の途中の工程であっ
て図４に続く工程を順次に示す側断面図である。
【図１０】図９に続く工程を順次に示す側断面図であ
る。
【図１１】図１０に続く工程を順次に示す側断面図であ
る。
【図１２】図１１に続く工程を示す側断面図である。
【図１３】本願の発明の一従来例の最初の工程を順次に
示す側断面図である。
【図１４】図１３に続く工程を順次に示す側断面図であ
る。
【図１５】図１４に続く工程を示す側断面図である。
【符号の説明】
４１…Ｓｉ基板（第１の半導体基板）、４３…砒素（不
純物）、４５…ＳｉＯ2 膜（熱酸化膜）、４６…コレク
タ埋め込み拡散層、４７…Ｓｉ基板（第２の半導体基
板）、５３…貼り合わせ基板、８２…高耐圧ＮＰＮバイ
ポーラトランジスタ（相対的に高耐圧の能動素子）、８
３…通常耐圧ＮＰＮバイポーラトランジスタ（相対的に
低耐圧の能動素子）、１１３…高耐圧縦型ＮＭＯＳトラ
ンジスタ（相対的に高耐圧の能動素子）、１１４…通常
耐圧ＮＭＯＳトランジスタ（相対的に低耐圧の能動素
子）、１１５…通常耐圧ＰＭＯＳトランジスタ（相対的
に低耐圧の能動素子）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/08 １０２Ａ 27/088 29/78 ６５６Ｅ 27/12 ６５８Ｋ 29/78 ６５８Ｇ 21/336 // Ｈ０１Ｌ 21/02

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 第１の半導体基板の一つの面に不純物を
    選択的に導入する工程と、 前記導入後に前記一つの面に熱酸化膜を形成する工程
    と、 前記一つの面のうちで前記不純物が導入されていない領
    域が露出するまで前記一つの面上の前記熱酸化膜をエッ
    チングする工程と、 前記エッチング後に前記一つの面を介して前記第１の半
    導体基板と第２の半導体基板とを貼り合わせる工程とを
    具備することを特徴とする貼り合わせ基板の製造方法。
  2. 【請求項２】 第１の半導体基板の一つの面に不純物を
    選択的に導入する工程と、 前記導入後に前記一つの面に熱酸化膜を形成する工程
    と、 前記一つの面のうちで前記不純物が導入されていない領
    域が露出するまで前記一つの面上の前記熱酸化膜をエッ
    チングする工程と、 前記エッチング後に前記一つの面を介して前記第１の半
    導体基板と第２の半導体基板とを貼り合わせる工程と、 前記第１及び第２の半導体基板のうちで前記領域に臨む
    部分に相対的に高耐圧の能動素子を形成し、前記第１の
    半導体基板のうちで前記領域以外の部分に相対的に低耐
    圧の能動素子を形成する工程とを具備することを特徴と
    する半導体装置の製造方法。
  3. 【請求項３】 前記不純物の拡散層を縦型バイポーラト
    ランジスタのコレクタ埋め込み層にすることを特徴とす
    る請求項２記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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