JP2006128230A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】部分SOI基板を用いて、酸化膜52のある箇所に横型のプレーナゲートの第1MOSFET部1を形成し、酸化膜52がない箇所に縦型のトレンチゲートの第2MOSFET部2を第1MOSFET部1に隣接して形成し、第2nドリフト領域53と第2pベース領域56のpn接合の第2n+ ドレイン領域51からの高さH1を酸化膜52と第1pベース領域54の界面の第2n+ ドレイン領域51からの高さH2より低くする。こうすることで、酸化膜52にフィールドプレートの働きをさせて、耐圧を確保しながら第2nドリフト領域53の不純物濃度を高くし、第2MOSFET部2のオン抵抗を低減し、半導体チップの小型化を図る。
【選択図】 図3
Description
この回路の動作を説明する。バッテリー105などの直流電源から一定の電圧(例えば、12V程度)がハイサイドMOSFET101のドレインと、ローサイドMOSFET102のソースの間に印加されている。ハイサイドMOSFET101とローサイドMOSFET102を交互に高周波(500kHz〜1MHz程度)でオン・オフさせることで、コイル107とコンデンサ108で構成されたLCフィルター112(共振周波数は50kH〜100kHz以下)を介してCPU110に直流電圧(例えば、5V程度)が供給される。
これを解決するために、例えばICやLSI技術を用いて、ハイサイドMOSFET101とローサイドMOSFET102を横型のプレーナ構造にして同一半導体基板(1チップ)に集積して、パッケージの小型化を図ることができる。しかし、同一半導体基板にそれぞれのMOSFET101、102を集積すると、それぞれのMOSFET101、102を電気的に分離するための素子分離領域(例えば、絶縁膜で分離する絶縁分離領域など)が必要となり、チップ面積が大きくなる。このチップ面積を減少させるために、ハイサイド素子(ハイサイドMOSFET101に相当する)またはローサイド素子(ローサイドMOSFET102に相当する)を縦型素子とすることが考えられる。
このような素子構造では、所定の耐圧を確保し、オン抵抗を低減するためには、素子分離領域と大きな活性領域が必要となり、半導体チップは大きくなる。
この発明の目的は、前記の課題を解決して、耐圧を確保し、半導体チップの小型化が図れる、縦型素子と横型素子を同一半導体基板に有する半導体装置およびその製造方法を提供することにある。
前記第2半導体層と前記第4半導体層とで形成されるpn接合端部のゲート電極側と反対側の接合端部が前記第1絶縁膜と接する構成とする。
また、前記分離層が、前記第3半導体層表面から前記第1絶縁膜に達する第2絶縁膜であり、前記第2半導体層と前記第4半導体層とで形成されるpn接合端部の前記第1ゲート電極側と反対側の接合端部が前記第1絶縁膜または前記第2絶縁膜と接するとよい。
また、前記第4半導体層を前記第2半導体層上に形成し、前記第5半導体層に隣接し、前記第2半導体層に達するトレンチを有し、前記トレンチ内に前記露出面を有するとよい。
また、前記第1半導体層が第2導電型半導体層上に第1導電型半導体層を積層した層からなるとよい。
前記第2半導体層と前記第4半導体層とで形成されるpn接合端部のゲート電極側と反対側の接合端部が前記第1絶縁膜と接する構成とする。
また、前記第10半導体層が前記第4半導体層と前記第7半導体層とを分離するように形成するとよい。
また、前記第10半導体層が複数の不純物拡散層からなるとよい。
また、前記第2ゲート電極の前記第9半導体層を挟んで反対側の前記第3半導体層の表面層に第2導電型の第11半導体層を形成するとよい。
また、前記第7半導体層と前記第4半導体層とを分離するように形成された前記第1絶縁膜に接する第3絶縁膜を有し、前記第2半導体層と前記第4半導体層とで形成されるpn接合端部の前記第1ゲート電極側と反対側の接合端部が前記第1絶縁膜または前記第3絶縁膜と接するとよい。
また、前記第8半導体層上に第4絶縁膜を介して形成したフィールドプレートを有するとよい。
また、前記第4半導体層を前記第2半導体層上に形成し、前記第5半導体層に隣接し、前記第2半導体層に達するトレンチを有し、前記トレンチ内に前記露出面を有するとよい。
また、前記第3半導体層および前記第4半導体層の平面形状がそれぞれストライプ状であり、前記第4半導体層の長手方向の延長線と前記第3半導体層の長手方向とが直交するとよい。
また、前記第3半導体層を前記第4半導体層が取り囲む構成を複数有するとよい。
また、前記第1半導体層と前記第3半導体層との間に形成した第2導電型の第12半導体層を有するとよい。
また、前記第1半導体層の第1主面上に選択的に前記第1絶縁膜を形成し、前記第1絶縁膜が形成されない前記第1半導体層上からエピタキシャル成長により前記第1絶縁膜より厚さが薄い前記第2半導体層を形成し、前記第2半導体層上からエピタキシャル成長により前記第4半導体層および前記第3半導体層を順次形成する前記半導体装置の製造方法とするとよい。
〔作用〕
前記したような半導体内に埋め込まれた絶縁層は、素子分離をするだけでなくフィールドプレートとしての役割も持たせることができ、耐圧の向上、即ち、ドリフト領域の高濃度化も可能となる。この効果は、例えば図23のような構造における電界、電位分布を考えることで理解できる。半導体領域の部分はダイオード構造で、図24(a)のような単独の場合の電界、電位分布は、よく知られた空乏層近似によってそれぞれ図24(b)、図24(c)のように求められる。
また、縦型素子の側面と横型素子の側面の間の絶縁膜を無くして直接接するように配置することで、耐圧を確保しながら半導体チップの小型化を図ることができる。
このように半導体チップを小型化することでパッケージを小型化できて、それを用いた同期整流器を小型化することができる。
また、縦型素子と横型素子の間に絶縁膜を設けることで、それぞれの素子の漏れ電流を低減することができる。
図1〜図3において、第2n+ ドレイン領域51となるn+ 半導体基材と、このn+ 半導体基材上に選択的に形成した所定の厚さの酸化膜52と、この酸化膜52がないn+ 半導体基材上に酸化膜52より薄く形成した第2nドリフト領域53となるn半導体層と、このn半導体層上と酸化膜52上にそれぞれ形成した第1pベース領域54と第2pベース領域56となるp半導体層をそれぞれ有する部分SOI基板を用いて、横型でプレーナ構造の第1MOSFETと縦型のトレンチ構造の第2MOSFETを有する本発明の半導体装置を形成する。
一方、第2MOSFETは、部分的に形成した酸化膜52が形成されない第2n+ ドレイン領域51となるn+ 半導体基材上に形成した第2nドリフト領域53と、この第2nドリフト領域53の表面層に形成したストライプ状の第2pベース領域56と、この第2pベース領域56に第2nドリフト領域53に達し、前記のストライプ状の第1pベース領域54に平行するように形成したストライプ状のトレンチ55と、このトレンチ55の側壁に形成した第2ゲート絶縁膜57と、前記の第2pベース領域56の表面層に形成した第2n+ ソース領域62および第2p+ コンタクト領域63と、前記のトレンチ55内に形成したゲート電極64と、前記の第1n+ ドレイン領域58上から第2n+ ソース領域62上に渡って形成した第1ドレイン電極と第2ソース電極となる金属膜68と、第2n+ ドレイン領域51上に形成したドレイン電極69とを有する。
この半導体装置の耐圧を30Vとした場合、第1MOSFET部1のハーフセルピッチは4.5μmであり、第2MOSFET部2のハーフセルピッチは0.75μmであり、これらを合わせた長さがTである。またSOI基板の酸化膜52の厚みは1.4μmである。
つぎに、この半導体装置において耐圧をシミュレーションした結果を説明する。図4は、第2MOSFET2をオン状態にし、第1MOSFET部1のオフ状態にした場合の耐圧をシミュレーションした等電位線図である。
図5は、第1MOSFET部1をオン状態にし、第2MOSFET部2のオフ状態にした場合の耐圧をシミュレーションした等電位線図である。
それぞれの等電位線図では3V間隔で等電位線81、82を表しており、第1MOSFET部1は32.1V、第2MOSFET部2は33.4Vの耐圧である。この時、両者で等電位線81、82が広がっている範囲L1a、L2aに対して、酸化膜52中での電位分布の広がりL1b、L2bのほうが長いことが分かる。したがって、酸化膜52中での電位分布に影響される形で、第1nドリフト領域59と第2nドリフト領域53の空乏化も促進される。第1MOSFET部1の第1nドリフト領域59と第2MOSFET部2の第2nドリフト領域53の不純物濃度はそれぞれ2.0×1017cm-3、3.0×1016cm-3である。酸化膜52中にも等電位線81を分布させることで、空乏化が促進され、本構造とすることで第1、第2nドリフト領域59、53の不純物濃度を従来構造より高くすることができる。ところで、従来構造の第1、第2ドリフト領域59、53の不純物濃度はそれぞれ1.6×1017cm-3、2.5×1016cm-3である。この結果、オン抵抗を低減することができるので、従来構造より半導体チップを小型化できる。
本実施例の半導体装置では、部分SOI基板を用いて横型プレーナーMOSFET(第1MOSFET部1)と縦型トレンチMOSFET(第2MOSFET部2)の集積化を図り、半導体基板に埋め込まれた酸化膜52により、第1MOSFET部1の第1pベース領域54と第2MOSFET部2の第2nドリフト領域53を深さ方向に分離することで、両MOSFET部1、2が横型プレーナMOSFETで構成される場合のように分離領域が横方向に広がって、無駄に面積が大きくなることも無く、半導体チップを小型化できる。また、単位セルの中で2種類のMOSFET部1、2が隣接して形成されるため、両者の接続も容易である。さらに第1MOSFET部1と第2MOSFET部2が交互に配置され発熱箇所が活性領域内で均一に分布しており、チップ全体にわたって発熱は平均化される。
図6は、第1実施例の半導体装置の周辺部における耐圧終端構造を含めた要部断面図である。第1実施例の半導体装置の最外周の第1p+ コンタクト領域61に隣接する位置に酸化膜52と繋げて酸化膜70を露出して形成し、この酸化膜70の外側に第2n+ ドレイン領域51に接するようにn領域71を形成し、このn領域71と第2n+ ドレイン領域51を切断する。この切断した面がスクライブ面72である。このスクライブ面72は第2ドレイン電極69の電位(ドレイン電位)となり、第1p+ コンタクト領域61とn領域71に挟まれた酸化膜70で耐圧を確保する。これにより、エッジのスクライブ面72の影響を受けることがなくなり、漏れ電流が小さく且つエッジ長の短い耐圧終端構造とすることができる。この耐圧終端構造は半導体チップの外周部に形成されている。
尚、以上の本実施例では、縦型素子(第2MOSFET部2)のゲート構造はトレンチ型で説明したが、図26で示すようなプレーナ型であっても構わない。
また、以上の第1〜4本実施例では第1MOSFET部1と第2MOSFET部2とを有する半導体装置を示したが、部分SOI基板を用いて縦型の半導体素子と横型の半導体素子を集積させる場合において、縦型の半導体素子としてのみ本実施例の第2MOSFET部2を形成することで、オン抵抗の小さい縦型の半導体素子とすることができる。また、横型の半導体素子は、本実施例のように酸化膜52の上に形成された半導体層に形成すればよい。このとき半導体層の導電型はn型でもp型でもよい。
また、前記の縦型の半導体素子はIGBTとしてもよい。IGBTとする場合は、図2の第2n+ ドレイン領域51をp+ 層とするか、p+ 層の上にn+ 層を積層する構成とすればよい。
図3との違いは、第2p+ コンタクト領域63下にこの第2p+ コンタクト領域63と接し、第2nドリフト領域53に達するp+ 領域73を形成した点である。この場合も第1実施例と同様の効果が得られる。このとき、第2p+ コンタクト領域63を第2nドリフト領域53に達する構成としてもよい。
この構造とすることで、第2pベース領域56に広がった空乏層をこのp+ 領域73で停止させることができて、第1、第2MOSFET部1、2間の絶縁分離が強化される。また、図3において、第1p+ コンタクト領域61−第1pベース領域54、第1n+ ドレイン領域58−第2pベース領域56−第2nドリフト領域53−第2n+ ドレイン領域51で構成される寄生サイリスタが、図8のようにp+ 領域73を設けることで、サイリスタ動作を起こりにくくして、ノイズ耐量を高めることができる。
図3との違いは、前記の酸化膜52を薄くして酸化膜74とし、第2n+ ドレイン領域51と酸化膜74の間にp領域75を形成し、このp領域75を酸化膜74に形成した開口部(図では第1n+ ソース領域60と第1p+ コンタクト領域61下に形成されている)で第1pベース領域54と接続している点である。p領域75と第2nドリフト領域53で超接合構造を構成するため、第2MOSFET部2をオフ状態とした場合、p領域75と第2nドリフト領域53に空乏層が広がり、酸化膜74で分担する耐圧が小さくなるため酸化膜74を薄くすることができる。この超接合構造の形成により、フィールドプレートの働きをする酸化膜74を図3の酸化膜52より薄くしても、耐圧を確保しながら第2nドリフト領域53の不純物濃度を高めることができる。第2nドリフト領域53の不純物濃度を高めることでオン抵抗を低減し、半導体チップを小型化できる。
p領域75にも等電位線が広がることで酸化膜74を薄くしても高い耐圧を確保できるようになる。
図3との違いは、第1MOSFET部1と第2MOSFET部2が酸化膜76で分離されている点である。この酸化膜76は窒化膜などの他の絶縁膜としても構わない。この場合も図3と同等に酸化膜52、76に等電位線が伸びるために、図3の半導体装置と同様の効果が得られる。但し、酸化膜76を形成しているため、半導体チップは図3の場合よりは大きくなる。また、酸化膜76で第1、第2MOSFET部1、2が完全に分離されているので寄生サイリスタは形成されない。尚、図ではH1よりH2が高くなっているが、酸化膜76を形成しているため、H1がH2より高くなっても、第2nドリフト領域53と第2pベース領域56とのpn接合の端部が酸化膜76と接するため問題ない。
図3との違いは、第1MOSFET部1の第1nドリフト領域59aが酸化膜52に達しており、この第1nドリフト領域59a上に層間絶縁膜77(フィールド絶縁膜)を挟んでフィールドプレート78が形成されている点である。
図3の場合は、第1nドリフト領域59と第1pベース領域54で超接合を構成し、この超接合と酸化膜52で耐圧を確保しているが、図11の場合は単一の拡散領域である第1nドリフト領域59aと酸化膜52で耐圧を確保する。このとき、フィードプレート78があるため第1nドリフト領域59aの空乏層は横方向に広がりやすくなり耐圧は確保し易い。また、第1nドリフト領域59aの深さが図3の第1nドリフト領域59より深いため、オン抵抗を低下させることができる。尚、フィールドプレート78は第1ソース電極67と接続しているが、接続させない場合(耐圧が低い場合など)もある。
図11との違いは、第1MOSFET部1と第2MOSFET部2が酸化膜76で分離されている点である。この場合も図11と同様の効果が期待できる。また、酸化膜76があるため、H1はH2より高くてもよい。
図14は、図13のA−A線で切断した要部断面図であり、図15は、図13のB−B線で切断した要部断面図である。
図1〜図3との違いは、ストライプ状の第1pベース領域54と、ストライプ状の第2pベース領域56の長手方向の延長線とが互いに直交するように形成している点である。第2pベース領域56の長手方向の長さを変えることで、それぞれ所望の特性を得ることができる。
図1と同様、配置を明確にするために、第1ソース電極67、第2ソース電極と第1ドレイン電極となる金属膜68を省略した。
また、図16のC−C線で切断した要部断面図は図3のようになる。この場合も第1実施例と同様の効果がある。
また、この構造では、第2MOSFET部2が第1MOSFET部1に取り囲まれるパターンとなっているため、第1MOSFET部1のチャネル周囲長が長くなって第2MOSFET部2よりもオン抵抗を下げ易くする例である。
また、図17のD−D線で切断した要部断面図は図3のようになる。この場合も第1実施例と同様の効果がある。
また、この構造では、図16とは違って、第1MOSFET部1が第2MOSFET部2に取り囲まれるパターンとなっているため、第2MOSFET部2のチャネル周囲長が長くなって第1MOSFET部1よりもオン抵抗を下げ易くする例である。
第1n+ ドレイン領域51となるn+ 半導体基材と、このn+ 半導体基材上に選択的に形成した所定の厚さの部分的な酸化膜52と、この酸化膜52がないn+ 半導体基材上に酸化膜52より薄く、第2nドリフト領域53となるn半導体層を形成する。酸化膜52上と第2nドリフト領域53上に第1pベース領域54および第2pベース領域56となるp半導体層54a、54bを形成する。このようにして形成された部分SOI基板100を用意する。
または、第1n+ ドレイン領域51となるn+ 半導体基材と、このn+ 半導体基材上に選択的に形成した所定の厚さの部分的な酸化膜52と、この酸化膜52がないn+ 半導体基材上に酸化膜52より厚く、第2nドリフト領域53となるn半導体層を形成する。続いて酸化膜52をストッパーとして、n半導体層を酸化膜52の厚みまで削除し、削除した面からp型不純物を拡散して図示したp層54cを形成する。この酸化膜52上とこのp層54c上に第1pベース領域54および第2pベース領域56の一部となるp半導体層54a、54bを形成する。このようにして形成された部分SOI基板100を用意してもよい。尚、この場合は、第1pベース領域54および第2pベース領域56は、p層54cとp半導体層54a、54bで構成される。
つぎに、酸化膜52がないn+ 半導体基材上に、第2nドリフト領域53に達するように、第2pベース領域56にトレンチ55を形成する(図19)。
つぎに、トレンチ55の側壁と底面にゲート絶縁膜57を形成し、第1pベース領域54の表面から酸化膜52に達するように第1n+ ドレイン領域58を形成し、この第1n+ ドレイン領域58に接するように第1pベース領域54の表面層に第1nドリフト領域59を形成し、この第1nドリフト領域59と離して第1pベース領域54の表面層に第1n+ ソース領域60と第1p+ コンタクト領域61を形成する。この第1p+ コンタクト領域61は前記の酸化膜52上のエピタキシャル層の接触箇所(中央部)に形成する。これは第1p+ コンタクト領域61は例え欠陥91が有っても耐圧やオン抵抗などの特性には問題がないからである(図20)。
2 第2MOSFET部
51 第2n+ ドレイン領域(半導体基材)
52 酸化膜(部分SOI基板の部分酸化膜)
53 第2nドリフト領域
54 第1pベース領域
54a、54b p半導体層
54c p層
55 トレンチ
56 第2pベース領域
57 第2ゲート絶縁膜
58 第1n+ ドレイン領域
59、59a 第1nドリフト領域
60 第1n+ ソース領域
61 第1p+ コンタクト領域
62 第2n+ ソース領域
63 第2p+ コンタクト領域
64 第2ゲート電極
65 第1ゲート絶縁膜
66 第1ゲート電極
67 第1ソース電極
68 金属膜
69 第2ドレイン電極
70、74、76 酸化膜
71 n領域
72 スクライブ面
73 p+ 領域
75 p領域(低濃度)
77 層間絶縁膜
78 フィールドプレート
81、82、83 等電位線
91 欠陥
100 部分SOI基板
H1 第2nドリフト領域と第2pベース領域とのpn接合の第2n+ ドレイン領 域からの高さ
H2 酸化膜と第1pベース領域との界面の第2n+ ドレイン領域からの高さ
Claims (19)
- 第1半導体層と、該第1半導体層の第1主面上に選択的に形成した第1絶縁膜と、該第1絶縁膜が形成されない前記第1半導体層上に形成した第1導電型の第2半導体層と、前記第1絶縁膜上に形成した第3半導体層と、前記第2半導体層の上または表面層に形成した第2導電型の第4半導体層と、前記第1絶縁膜に接し、前記第3半導体層と前記第4半導体層とを分離する分離層と、前記第4半導体層の表面層に形成する第1導電型の第5半導体層と、前記第2半導体層と前記第5半導体層に挟まれた前記第4半導体層の露出面上に第1ゲート絶縁膜を介して形成する第1ゲート電極と、前記第4半導体層と前記第5半導体層と電気的に接続される第1電極と、前記第1半導体層の第2主面に形成する第2電極とを具備する半導体装置であって、
前記第2半導体層と前記第4半導体層とで形成されるpn接合端部のゲート電極側と反対側の接合端部が前記第1絶縁膜と接することを特徴とする半導体装置。 - 前記分離層が、前記第3半導体層表面から前記第1絶縁膜に達する第1導電型の第6半導体層であることを特徴とする請求項1に記載の半導体装置。
- 前記分離層が、前記第3半導体層表面から前記第1絶縁膜に達する第2絶縁膜であり、前記第2半導体層と前記第4半導体層とで形成されるpn接合端部の前記第1ゲート電極側と反対側の接合端部が前記第1絶縁膜または前記第2絶縁膜と接することを特徴とする請求項1に記載の半導体装置。
- 前記第4半導体層を前記第2半導体層上に形成し、前記第5半導体層に隣接し、前記第2半導体層に達するトレンチを有し、前記トレンチ内に前記露出面を有することを特徴とする請求項1ないし3のいずれか一項に記載の半導体装置。
- 前記第1半導体層が第2導電型半導体層上に第1導電型半導体層を積層した層からなることを特徴とする請求項1ないし4のいずれか一項に記載の半導体装置。
- 第1半導体層と、該第1半導体層の第1主面上に選択的に形成した第1絶縁膜と、該第1絶縁膜が形成されない前記第1半導体層上に形成した第1導電型の第2半導体層と、前記第1絶縁膜上に形成した第2導電型の第3半導体層と、前記第2半導体層の上または表面層に形成した第2導電型の第4半導体層と、前記第3半導体層の表面から前記第1絶縁膜に接する第1導電型第7半導体層と、前記第4半導体層の表面層に形成した第1導電型の第5半導体層と、前記第2半導体層と前記第5半導体層に挟まれた前記第4半導体層の露出面上に第2絶縁膜を介して形成した第1ゲート電極と、前記第7半導体層に接し前記第3半導体層の表面層に形成した第1導電型の第8半導体層と、該第8半導体層と離れて前記第3半導体層の表面層に形成した第1導電型の第9半導体層と、前記第8半導体層と前記第9半導体層とに挟まれた前記第3半導体層の表面上に第2ゲート絶縁膜を介して形成した第2ゲート電極と、前記第4半導体層、前記第5半導体層および前記第7半導体層と電気的に接続した第1電極と、前記第1半導体層の第2主面に形成した第2電極と、前記第9半導体層と前記第3半導体層に電気的に接続した第3電極を具備する半導体装置であって、
前記第2半導体層と前記第4半導体層とで形成されるpn接合端部のゲート電極側と反対側の接合端部が前記第1絶縁膜と接することを特徴とする半導体装置。 - 前記第7半導体層と前記第5半導体層との間の表面から前記第5半導体層より深い深さで形成した第2導電型の第10半導体層を有することを特徴とする請求項6に記載の半導体装置。
- 前記第10半導体層が前記第4半導体層と前記第7半導体層とを分離するように形成したことを特徴とする請求項6に記載の半導体装置。
- 前記第10半導体層が複数の不純物拡散層からなることを特徴とする請求項8に記載の半導体装置。
- 前記第2ゲート電極の前記第9半導体層を挟んで反対側の前記第3半導体層の表面層に第2導電型の第11半導体層を形成したことを特徴とする請求項6ないし9のいずれか一項に記載の半導体装置。
- 前記第7半導体層と前記第4半導体層とを分離するように形成された前記第1絶縁膜に接する第3絶縁膜を有し、前記第2半導体層と前記第4半導体層とで形成されるpn接合端部の前記第1ゲート電極側と反対側の接合端部が前記第1絶縁膜または前記第3絶縁膜と接することを特徴とする請求項6ないし10のいずれか一項に記載の半導体装置。
- 前記第8半導体層が前記第1絶縁膜に達することを特徴とする請求項6ないし11のいずれか一項に記載の半導体装置。
- 前記第8半導体層上に第4絶縁膜を介して形成したフィールドプレートを有することを特徴とする請求項6ないし12に記載の半導体装置。
- 前記第4半導体層を前記第2半導体層上に形成し、前記第5半導体層に隣接し、前記第2半導体層に達するトレンチを有し、前記トレンチ内に前記露出面を有することを特徴とする請求項6ないし13のいずれか一項に記載の半導体装置。
- 前記第3半導体層および前記第4半導体層の平面形状がそれぞれストライプ状であり、前記第4半導体層の長手方向の延長線と前記第3半導体層の長手方向とが直交することを特徴とする請求項6ないし14に記載の半導体装置。
- 前記第3半導体層を前記第4半導体層が取り囲む構成を複数有することを特徴とする請求項6ないし14のいずれか一項に記載の半導体装置。
- 前記第4半導体層を前記第3半導体層が取り囲む構成を複数有することを特徴とする請求項6ないし14のいずれか一項に記載の半導体装置。
- 前記第1半導体層と前記第3半導体層との間に形成した第2導電型の第12半導体層を有することを特徴とする請求項1ないし17のいずれか一項に記載の半導体装置。
- 前記第1半導体層の第1主面上に選択的に前記第1絶縁膜を形成し、前記第1絶縁膜が形成されない前記第1半導体層上からエピタキシャル成長により前記第1絶縁膜より厚さが薄い前記第2半導体層を形成し、前記第2半導体層上からエピタキシャル成長により前記第4半導体層および前記第3半導体層を順次形成することを備えたことを特徴とする請求項4または14のいずれか一項に記載の半導体装置の製造方法。
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