CN111463277B - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括倒置型半导体元件，该倒置型半导体元件包括：半导体衬底(1)；形成于半导体衬底上的第一导电类型层(2)；形成于第一导电类型层上并包括线性形状部分的电场阻挡层(4)；形成于第一导电类型层上并具有线性形状部分的JFET(3)部分；形成于电场阻挡层和JFET部分上的电流分散层(5)；形成于电场阻挡层和JFET部分上的深层(7)；形成于电流分散层和深层上的基区(6)；形成于基区上的源区(8)；包括栅极沟槽(11)、栅极绝缘膜(12)和栅电极(13)并布置成条形形状的沟槽栅极结构；层间绝缘(14)；源电极(15)；以及形成于半导体衬底的背表面侧上的漏电极(16)。

Description

半导体器件
技术领域
本公开涉及包括具有MOS结构的半导体元件的半导体器件。本公开可以优选地应用到特别是以碳化硅(在下文中也称为SiC)作为半导体材料的SiC半导体器件。
背景技术
已经提出了包括具有MOS结构的半导体元件的半导体器件。例如，具有MOS结构的半导体元件包括MOSFET，MOSFET具有沟槽栅极结构，该沟槽栅极结构作为在其中沟道密度被设置很高使得大电流能够流动的结构。这种MOSFET具有一种结构，其中，在形成于n+型衬底上的n型漂移层上相继形成p型基区和n型源区。在该结构中，形成多个沟槽栅极以便使p型基区从n型源区的表面穿透以到达n型漂移层。此外，在p型基区下方形成在与沟槽栅极的纵向方向相交的方向上延伸的电场驰豫层。由此，缓解了电场集中到沟槽栅极底部的情况的发生，并抑制了栅极绝缘膜的绝缘击穿(例如，参见专利文献1)。
相关领域文献
专利文献
专利文献1：JP 4793390
发明内容
MOSFET是通过平行布置多个栅电极而布置成条形形状的。n型源区形成于每个栅电极的两侧中的每侧上。在定位于n型源区和栅电极中的n型漂移层之间的部分中形成沟道区，并且漏极电流在源极和漏极之间流动。
于是，MOSFET的导通电阻Ron和栅极-漏极电容Cgd处于一种折中关系，并且栅极-漏极电容Cgd随着导通电阻Ron减小而增大。
可能希望改善该折中关系并抑制栅极-漏极电容Cgd同时减小导通电阻Ron。例如，基于定位于沟槽栅极中的p型基区下方的部分和n型漂移层之间的边界区的面积，来确定栅极-漏极电容Cgd。因此，专利文献1展示了在其中电场驰豫层的一部分与沟槽栅极正交的结构。在与电场驰豫层相交的部分处，沟槽栅极被电场驰豫层覆盖，并且根据这种情况，可以提供能够减小栅极-漏极电容Cgd的结构。
然而，已经发现，为了进一步改善开关特性，除了减小栅极-漏极电容Cgd之外，可能还须要减小MOSFET的反馈电容Crss，使得反馈电容Crss的减小量等于或高于输入电容Ciss的减小量。换言之，已经确认，如专利文献1所示的电场驰豫层的一部分仅仅与沟槽栅极正交的配置是不够的。
本公开的目的是提供一种能够进一步改善开关特性并改善导通电阻和栅极-漏极电容之间的折中关系的半导体器件。
根据本公开的一个方面，一种半导体器件包括倒置型半导体元件，该倒置型半导体元件包括：具有第一导电类型或第二导电类型的半导体衬底；形成于半导体衬底上的第一导电类型层，并且该第一导电类型层由具有第一导电类型和低于半导体衬底的杂质浓度的杂质浓度的半导体制成；形成于第一导电类型层上的电场阻挡层，并且该电场阻挡层由具有第二导电类型且在从半导体衬底的法向观察电场阻挡层时包括至少线性形状部分的半导体制成；形成于第一导电类型层上的JFET部分，该JFET部分由电场阻挡层夹置，并且该JFET部分由具有第一导电类型并且在从半导体衬底的法向观察JFET部分时具有线性形状部分的半导体制成；形成于电场阻挡层和JFET部分上的电流分散层，并且该电流分散层由具有第一导电类型和高于第一导电类型层的杂质浓度的杂质浓度的半导体制成；具有第二导电类型并与电流分散层一起形成于电场阻挡层和JFET部分上的深层；形成于电流分散层和深层上并由具有第二导电类型的半导体制成的基区；形成于基区上的源区，并且该源区由具有第一导电类型和高于第一导电类型层的第一导电类型杂质浓度的第一导电类型杂质浓度的半导体制成；多个沟槽栅极结构，包括距源区的表面比基区形成得更深的栅极沟槽、覆盖栅极沟槽的内壁的栅极绝缘膜、以及置于栅极绝缘膜上的栅电极，并且多个沟槽栅极结构被布置成条形形状，其中一个方向对应于多个沟槽栅极结构的纵向方向；覆盖栅电极和栅极绝缘膜并包括接触孔的层间绝缘膜；通过接触孔与源区欧姆接触的源电极；以及形成于半导体衬底的背表面侧上的漏电极。电流分散层的数值数量低于多个沟槽栅极结构的数值数量。多个沟槽栅极结构的底部的至少一部分被深层覆盖。
通过这样的方式，并未针对所有沟槽栅极结构形成电流分散层，并且将电流分散层的数值数量设置为低于沟槽栅极结构的数值数量。因此可以提供一种配置，其中构造出沟槽栅极结构中的栅极-漏极电容的部分仅仅是与电流分散层接触的部分。可以减小栅极-漏极电容。由于本实施例包括在其中形成沟槽栅极结构而不形成n型电流分散层的部分，所以栅极-源极电容是恒定的。因此，可以减小通过将栅极-漏极电容除以栅极-源极电容获得的值。
可以提供能够改善导通电阻和栅极-漏极电容之间的折中关系，同时改善开关特性的半导体器件。
根据本公开的另一个方面，一种半导体器件包括倒置型半导体元件，该倒置型半导体元件包括：具有第一导电类型或第二导电类型的半导体衬底；形成于半导体衬底上的第一导电类型层，并且该第一导电类型层由具有第一导电类型和低于半导体衬底的杂质浓度的杂质浓度的半导体制成；形成于第一导电类型层上的电场阻挡层，并且该电场阻挡层由具有第二导电类型且在从半导体衬底的法向观察电场阻挡层时包括至少线性形状部分的半导体制成；形成于第一导电类型层上的JFET部分，并且该JFET部分由具有第一导电类型并且在从半导体衬底的法向观察JFET部分时具有由电场阻挡层夹置的线性形状部分的半导体制成；形成于电场阻挡层和JFET部分上的电流分散层，并且该电流分散层由具有第一导电类型和高于第一导电类型层的杂质浓度的杂质浓度的半导体制成；具有第二导电类型并与电流分散层一起形成于电场阻挡层和JFET部分上的深层；形成于电流分散层和深层上并由具有第二导电类型的半导体制成的基区；形成于基区上的源区，并且该源区由具有第一导电类型和高于第一导电类型层的第一导电类型杂质浓度的第一导电类型杂质浓度的半导体制成；多个沟槽栅极结构，包括距源区的表面比基区形成得更深的栅极沟槽、覆盖栅极沟槽的内壁的栅极绝缘膜、以及置于栅极绝缘膜上的栅电极，并且多个沟槽栅极结构被布置成条形形状，其中一个方向对应于多个沟槽栅极结构的纵向方向；覆盖栅电极和栅极绝缘膜并包括接触孔的层间绝缘膜；通过接触孔与源区欧姆接触的源电极；以及形成于半导体衬底的背表面侧上的漏电极。电场阻挡层的纵向方向对应于类似于多个沟槽栅极结构的纵向方向的方向。深层的纵向方向对应于与多个沟槽栅极结构的纵向方向和电场阻挡层的纵向方向相交的方向。多个沟槽栅极结构中的每一个的一部分与电流分散层连接。多个沟槽栅极结构中的每一个的剩余部分的底部被深层覆盖。
此外，根据本公开的另一方面，一种半导体器件包括倒置型半导体元件，该倒置型半导体元件包括：具有第一导电类型或第二导电类型的半导体衬底；形成于半导体衬底上的第一导电类型层，并且该第一导电类型层由具有第一导电类型和低于半导体衬底的杂质浓度的杂质浓度的半导体制成；形成于第一导电层上并由具有第一导电类型的半导体制成的JFET部分；具有第二导电类型并与JFET部分一起形成于第一导电层上的基区；形成于基区上的源区，并且该源区由具有第一导电类型和高于第一导电类型层的第一导电类型杂质浓度的第一导电类型杂质浓度的半导体制成；多个栅极结构，包括形成于源区和基区上的栅极绝缘膜，以及形成于栅极绝缘膜上并布置成条形的栅电极，其中一个方向对应于多个栅极结构的纵向方向；覆盖栅电极和栅极绝缘膜并包括接触孔的层间绝缘膜；通过接触孔与源区欧姆接触的源电极；以及形成于半导体衬底的背表面侧上的漏电极。JFET部分的数值数量低于多个栅极结构的数值数量。多个栅极结构的底部仅与基区接触，或仅与基区和源区两者接触。
附图说明
图1是示出了根据第一实施例的SiC半导体器件的截面图；
图2是示出了图1所示SiC半导体器件的一部分的透视截面图；
图3是示出了作为与第一实施例的对比的参考结构的SiC半导体器件的一部分的透视截面图；
图4是示出了在MOSFET导通时栅极电压Vg、漏极电压Vd和漏极电流Id的时间变化的图示；
图5是示出了在将沟槽栅极结构的形成间距设置为较大时的作为参考结构的SiC半导体器件的一部分的透视截面图；
图6A是示出了图3中所示的作为参考结构的SiC半导体器件中的导通电阻Ron、栅极-漏极电容Cgd和栅极-源极电容Cgs的图示；
图6B是示出了实施例中的SiC半导体器件中的导通电阻Ron、栅极-漏极电容Cgd和栅极-源极电容Cgs的图示；
图7A是示出了导通电阻Ron和栅极-漏极电容Cgd之间的关系的研究结果的图示；
图7B是示出了栅极-漏极电容Cgd/栅极-源极电容Cgs之间的关系的研究结果的图示；
图8A是示出了图1所示的SiC半导体器件的制造工艺的透视截面图；
图8B是示出了从图8A延续的SiC半导体器件的制造工艺的透视截面图；
图8C是示出了从图8B延续的SiC半导体器件的制造工艺的透视截面图；
图8D是示出了从图8C延续的SiC半导体器件的制造工艺的透视截面图；
图8E是示出了从图8D延续的SiC半导体器件的制造工艺的透视截面图；
图8F是示出了从图8E延续的SiC半导体器件的制造工艺的透视截面图；
图8G是示出了从图8F延续的SiC半导体器件的制造工艺的透视截面图；
图9是示出了根据第二实施例的SiC半导体器件的一部分的透视截面图；
图10是示出了根据第三实施例的SiC半导体器件的一部分的透视截面图；
图11是示出了根据第四实施例的SiC半导体器件的一部分的透视截面图；以及
图12是示出了根据第五实施例的SiC半导体器件的截面图。
具体实施方式
在下文中，将参考附图描述本公开的实施例。在以下实施例中，将相同附图标记分配给彼此相同或等价于彼此的部分用于描述。
(第一实施例)
将描述第一实施例。在本实施例中，将描述一种使用SiC作为半导体材料的SiC半导体器件作为示例。本实施例的SiC半导体器件包括图1和图2中所示的具有沟槽栅极结构的倒置垂直MOSFET作为半导体元件。图1和图2中所示的垂直MOSFET形成于SiC半导体器件的单元区中。通过形成外部周边耐压结构以便围绕单元区来构造SiC半导体器件。这里，图中仅示出了垂直MOSFET。在以下描述中，如图1和图2中所示，垂直MOSFET的宽度方向被定义为X方向，垂直MOSFET与X方向相交的第一深度方向被定义为Y方向，并且垂直MOSFET的作为XY平面的法线方向的厚度方向或第二深度方向被定义为Z方向。
如图1和图2所示，在SiC半导体器件中，使用由SiC制成的n+型衬底1作为半导体衬底。由SiC制成的n-型层2形成于n+型衬底1的主表面上。n+型衬底1的表面是(0001)Si表面，例如，n型杂质浓度为5.9×1018/cm3，并且厚度为100μm。例如，在n-型层2中，n型杂质浓度为7.0×1015到1.0×1016/cm3，并且厚度为8.0μm。
由SiC制成的JFET部分3和电场阻挡层4形成于n-型层2上。n-型层2的远离n+型衬底1的一部分连接到JFET部分3。
JFET部分3和电场阻挡层4配置饱和电流抑制层，并且JFET部分3和电场阻挡层4两者都在X方向上延伸并在Y方向上交替布置。换言之，在从相对于n+型衬底1的主表面的法向观察时，JFET部分3和电场阻挡层4的至少一部分均形成为多个条线，换言之，均形成为条形形状，并且交替布置。
在本实施例中，JFET部分3与电场阻挡层4在Z方向上形成于相似位置，并且JFET部分3还形成于电场阻挡层4下方。因此，尽管JFET部分3的条形部分连接到电场阻挡层4下方的部分，但条形部分中的每一个被置于多个电场阻挡层4之间。
JFET部分3的每个条形部分，即形成条线的每个部分具有例如0.25μm的宽度，以及0.6μm到2.0μm的对应于形成间隔的间距。JFET部分3的厚度为例如1.5μm，并且n型杂质浓度比n-型层2的n型杂质浓度更高，例如，为5.0×1017到2.0×1018/cm3。
电场阻挡层4对应于构造出下部部分的部分，该下部部分是电场驰豫层的一部分并且由p型杂质层制成。如上所述，电场阻挡层4具有条形形状，并且条形电场阻挡层4的每个条形部分具有例如0.5μm的宽度和例如1.4μm的厚度。电场阻挡层4具有例如3.0×1017到1.0×1018/cm3的p型杂质浓度。在本实施例中，电场阻挡层4在深度方向上具有恒定的p型杂质浓度。在电场阻挡层4中，与n-型层2相对的表面与JFET部分3的表面设置于相同的平面上。
此外，由SiC制成的n型电流分散层5形成于JFET部分3和电场阻挡层4上。n型电流分散层5对应于用于扩散沿X方向流经沟道的电流的层，如后所述。例如，n型电流分散层5的n型杂质浓度高于n-型层2的n型杂质浓度。在本实施例中，n型电流分散层5沿Y方向(作为纵向方向)延伸，并且n型杂质浓度等于或高于JFET部分3的n型杂质浓度，并且，n型电流分散层5的厚度例如为0.5μm。
这里，为了方便起见，漂移层被描述为分成n-型层2、JFET部分3和n型电流分散层5。然而，这些对应于构造出漂移层的部分并且彼此连接。
由SiC制成的p型基区6形成于n型电流分散层5上。此外，p型深层7形成于p型基区6下方，具体而言，形成于JFET部分3和电场阻挡层4的表面之间的部分中，还在p型基区6的未形成n型电流分散层5的部分中。p型深层7构成对应于电场驰豫层的一部分的上部部分。在本实施例中，p型深层7沿与JFET部分3和电场阻挡层4的条形部分的纵向方向相交的方向延伸，该方向在此被定义为作为纵向方向的Y方向。多个深层7和n型电流分散层5在X方向上交替布置。p型基区6和电场阻挡层4通过p型深层7电连接。将n型电流分散层5或p型深层7的形成间距匹配到稍后所述的沟槽栅极结构的形成间距。将n型电流分散层5或p型深层7的数值数量设置为低于沟槽栅极结构的数值数量。在本实施例中，电流分散层的数值数量与多个沟槽栅极结构的数值数量之比被设置为一比二或更大的比例。
此外，n型源区8形成于p型基区6上。n型源区8根据稍后描述的沟槽栅极结构而形成于p型基区6的一部分中，并且n型源区8形成于沟槽栅极结构的两侧上。
p型基区6的厚度低于电场阻挡层4的厚度，且p型基区6的p型杂质浓度低于电场阻挡层4的p型杂质浓度。例如，p型杂质浓度为3×1017/cm3，并且厚度为0.4到0.6μm。p型深层7具有与n型电流分散层5的厚度类似的厚度，并且p型杂质浓度可以是任意值。例如，该厚度等于电场阻挡层4的厚度。
n型源区8是用于与稍后所述的源电极15接触的区域，并且n型源区8的n型杂质具有高浓度。例如，n型源区8的n型杂质浓度为1.0×1018到5.0×1019/cm3，并且厚度为0.3μm到0.7μm。
此外，p型连接层10根据p型深层7而形成于p型基区6上的位置，换言之，该位置不同于n型源区8并且与沟槽栅极结构相对，使得p型连接层10和沟槽栅极结构夹置n型源区8。p型连接层10对应于用于通过连接p型基区6和稍后所述的源电极15而对它们进行电连接的层。
p型连接层10对应于作为接触区与源电极15接触的部分。例如，p型连接层10具有被设置为在2.0×1018到1.0×1020/cm3范围中的高浓度的p型杂质浓度，并且p型连接层10的厚度为0.3μm到0.7μm。在本实施例中，由于p型连接层10是通过向n型源区8中进行离子注入而形成的，所以载流子浓度，即用于充当载流子的p型杂质浓度为2.0×1018到1.0×1020/cm3。换言之，在注入之前，p型杂质的一部分由n型源区8的n型杂质消除，并且从而不会充当载流子。因此，在通过离子注入形成p型连接层10时，例如，考虑到激活率，以对应于n型源区8的n型杂质浓度的量的2到10倍的剂量注入p型杂质。由此，获得了上文所述的p型杂质浓度。
此外，例如，栅极沟槽11具有0.4μm的宽度，并且栅极沟槽11的深度比p型基区6和n型源区8的总膜厚度深0.2μm到0.4μm，以便穿透n型源区8和p型基区6并到达n型电流分散层5。上述p型基区6和n型源区8被布置成与栅极沟槽11的侧表面接触。栅极沟槽11具有条形布局，图2中的X方向被定义为宽度方向，与JFET部分3或电场阻挡层4的纵向方向相交并被定义为Y方向的方向为纵向方向，并且Z方向为深度方向。多个栅极沟槽11形成为条形形状，以便在X方向上以相等的间隔布置，并且p型基区6和n型源区8布置在其间。另外，p型深层7和p型连接层10被布置在栅极沟槽11中的每一个之间的中间位置处。
在栅极沟槽11的侧表面处，p型基区6形成沟道区，该沟道区在操作垂直MOSFET时连接n型源区8和n型电流分散层5。包括沟道区的栅极沟槽11的内壁表面由栅极绝缘膜12覆盖。由掺杂多晶Si制成的栅电极13形成于栅极绝缘膜12的表面上。以栅极绝缘膜12和栅电极13完全填充栅极沟槽11，并且由此形成沟槽栅极结构。
在n型源区8的表面和栅电极13的表面上隔着层间绝缘膜14形成源电极15和栅极布线层(未示出)。源电极15和栅极布线层由多种金属(例如Ni/Al)制成。多种金属中与n型SiC(特别是n型源区8)接触的至少一部分由能够与n型SiC形成欧姆接触的金属制成。此外，多种金属中与p型SiC接触(特别是与p型连接层10接触)的至少一部分由能够与p型SiC形成欧姆接触的金属制成。源电极15形成于层间绝缘膜14上并且与SiC部分电绝缘。然而，源电极15通过形成于层间绝缘膜14中的接触孔电连接到n型源区8和p型连接层10。由于p型基区6、p型深层7和电场阻挡层4通过p型连接层10连接，所以所有这些层都被设置为处于源极电势。
相反，电连接到n+型衬底1的漏电极16形成于n+型衬底1的背表面上。上述结构构造出具有n沟道类型和沟槽栅极结构的倒置垂直MOSFET。通过布置上述的垂直MOSFET的多个单元来构造出单元区。通过构造具有防护环(未示出)等的外部周边耐压结构，以便围绕在其中形成上述垂直MOSFET的单元区，从而形成SiC半导体器件。
例如，通过在源极电压Vs为0V并且漏极电压Vd为1V到1.5V的状态下向栅电极13施加20V的栅极电压Vg，来操作具有如上所述构造的垂直MOSFET的SiC半导体器件。换言之，在施加栅极电压Vg时，垂直MOSFET在p型基区6的与栅极沟槽11接触的部分中形成沟道区。由此，使n型源区8和n型电流分散层5电导通。因此，垂直MOSFET执行操作，以用于在漏极和源极之间，从n+型衬底1通过包括n-型层2的漂移层、JFET部分3和n型电流分散层5，并进一步从沟道区通过n型源区8传递电流。
在将上述半导体器件的垂直MOSFET应用于被置于上臂和下臂等中的每一个中的逆变器电路时，寄生二极管作为续流二极管而工作。具体而言，构造出漂移层的n型层(例如n-型层2)与包括电场阻挡层4、p型基区6或p型深层7的p型层之间的PN结构造出寄生二极管，并且该寄生二极管作为续流二极管而工作。
当在使用直流电源的同时向诸如交流电动机的负载供应交流电(也称为AC)时，使用逆变器电路等。例如，并联连接多个电桥电路，在所述多个电桥电路中的每一个中，将上臂和下臂串联连接到直流电源。通过反复相互导通和关断每个电桥电路的上臂和下臂，逆变器电路等向这些电桥电路之间连接的负载供应交流电。
具体而言，在逆变器电路等的每个电桥电路中，导通上臂的垂直MOSFET并关断下臂的垂直MOSFET，由此向负载供应电流。之后，关断上臂的垂直MOSFET并导通下臂的垂直MOSFET，并且停止电流供应。在切换每个臂的垂直MOSFET的导通状态和关断状态时，被关断的垂直MOSFET的寄生二极管作为续流二极管而工作。续流二极管执行在源极和漏极之间流动续流电流的反向导通操作。通过这种方式，由逆变器电路等执行负载的AC驱动。
通过执行这样的操作，可能重要的是，除了改善导通电阻Ron和栅极-漏极电容Cgd之间的折中关系之外，还改善了开关特性。在下文中，将描述折中关系的改善和开关特性的改善。
作为参考结构，研究具有图3中所示的结构的半导体器件。该参考结构对应于在其中针对每个沟槽栅极结构形成n型电流分散层5的结构。
对于具有这种参考结构的半导体器件，检查导通电阻Ron和栅极-漏极电容Cgd之间的关系。在这种半导体器件中，n型源区8形成于多个栅电极13中的每一个的两侧上，并且每个沟槽栅极结构的底部和n型电流分散层5彼此接触。在上述结构中，在形成沟道区时，漏极电流在源极和漏极之间流过所有沟道区。
该半导体器件具有一种结构，其中，作为电场驰豫层的一部分的电场阻挡层4与沟槽栅极结构正交。因此，在正交区域中，沟槽栅极结构能够被电场驰豫层覆盖，并且根据这种情况，可以提供能够减小栅极-漏极电容Cgd的结构。换言之，在电场驰豫层中，通过p型基区6，在此将源极电势设置为0V。因此，在沟槽栅极中被电场阻挡层4覆盖的部分中不形成电容，并且因此，可以减小栅极-漏极电容Cgd。
MOSFET包括寄生电容，例如栅极-漏极电容Cgd。然而，为了改善开关特性，可能希望寄生电容尽可能小。例如，栅极-漏极电容Cgd对应于反馈电容Crss。在反馈电容Crss大时，漏极电流缓慢地升高或降低。通过将栅极-源极电容Cgs和栅极-漏极电容Cgd相加而获得的值被称为输入电容Ciss，并且对输入电容Ciss充电以驱动MOSFET。因此，在输入电容Ciss大时，驱动能力降低。通过这样的方式，在寄生电容(例如反馈电容Crss或输入电容Ciss)大时，MOSFET的开关特性未得到改善。因此，可能须要减小寄生特性，以改善开关特性。因此，可能优选的是能够如上所述减小对应于反馈电容Crss的栅极-漏极电容Cgd，以改善开关特性。
然而，已经发现，为了进一步改善开关特性，除了减小栅极-漏极电容Cgd之外，可能还须要减小MOSFET的反馈电容Crss，使得反馈电容Crss的减小量等于或高于输入电容Ciss的减小量。
具体而言，在将栅极-源极电压Vgs设置为预定电压时，如图4所示，栅极电压Vg升高，并且漏极电压Vd和漏极电流Id变化。换言之，在项(1)中，栅极电压Vg逐渐增大。在项(2)中，栅极电压Vg在镜像电压Vm处变为恒定值。之后，栅极电压Vg再次逐渐增大，达到期望的栅极-源极电压Vgs并稳定。在项(1)中，漏极电流Id随着dId/dt的斜率而增大。在项(1)和项(2)中，漏极电压Vd逐渐减小。镜像电压Vm对应于在绝缘栅型开关元件(例如，MOSFET)导通或关断时的瞬态中进入镜像区中的电压。项(1)也可以称为T1。项(2)也可以称为T2。
在此，为了改善开关特性，可能须要尽可能长得缩短项(1)和项(2)所需时间。项(1)与通过将置于栅电极13的输入级中的用于调节的栅极电阻Rg和输入电容Ciss的积分值除以镜像电压Vm而获得的除法值成比例。项(1)由数学方程式1表示。项(2)与通过将栅极电阻Rg和反馈电容Crss的积分值除以栅极-源极电压Vgs和镜像电压Vm之间的差值而获得的除法值所获得的值成比例。项(2)由数学方程式2表示。
(数学方程1)T1∝Rg·Ciss/Vm
(数学方程2)T2∝Rg·Crss/(Vgs-Vm)
项(1)也可以被缩短。然而，在漏极电流Id中增大的斜率过大时，浪涌增大。因此，可能优选的是保持漏极电流Id低于特定值。因此，可能须要缩短项(2)的时间。采用用于保持项(1)中的特定值的控制以便保持dId/dt的斜率低于该特定值。在要减小输入电容Ciss时，基于方程式1，栅极电阻Rg增大。相反，在这种条件下，为了减小项(2)的时间，可能须要基于方程式2而减小反馈电容Crss，因为栅极电阻Rg高。考虑到栅极电阻Rg的增大速率类似于输入电容Ciss的减小速率，所以可以在反馈电容Crss的减小速率等于或高于输入电容Ciss的减小速率时缩短项(2)。换言之，可能须要尽可能长得减小通过将反馈电容Crss除以输入电容Ciss而获得的值(即，Crss/Ciss的值)，以便缩短项(2)。
如上所述，反馈电容Crss等于栅极-漏极电容Cgd，并且输入电容Ciss对应于通过将栅极-源极电容Cgs与栅极-漏极电容Cgd相加而获得的值。由于栅极-漏极电容Cgd相对于栅极-源极电容Cgs充分小，所以提供了输入电容Ciss接近等于栅极-源极电容Cgs(即，Ciss≈Cgs)的数学方程式。因此,提供了Crss/Ciss的值接近等于通过将栅极-漏极电容Cgd除以栅极-源极电容Cgs而获得的值(即，Cgd/Cgs)的数学方程式(换言之，提供了Crss/Ciss≈Cgd/Cgs的数学方程式)。为了缩短项(2)，可能须要减小Cgd/Cgs的值。
基于上述内容，在如图1和图2所示的根据本实施例的半导体器件中，并未针对所有沟槽栅极结构形成n型电流分散层5，并且n型电流分散层5的数值数量被设置为低于沟槽栅极结构的数值数量。这里，n型电流分散层5的形成间距与沟槽栅极结构的形成间距不同。n型电流分散层5的形成间距大于沟槽栅极结构的形成间距。例如，在形成三个沟槽栅极结构时，形成一个n型电流分散层5。沟槽栅极结构中的两个不连接到电流分散层5，并且所述两个沟槽栅极结构中的每一个的整个底部被p型深层7覆盖。
在这种结构中，构造出沟槽栅极结构中的栅极-漏极电容Cgd的部分仅仅是与n型电流分散层5接触的部分。因此，与参考结构相比可以进一步减小栅极-漏极电容Cgd，在参考结构中，电场驰豫层的一部分与沟槽栅极结构正交。
这里，如图5所示，对于仅减小栅极-漏极电容Cgd的情况，可以将沟槽栅极结构的形成间距设置得较大，并且根据这种情况，可以形成n型电流分散层5。然而，在这种结构中，尽管可以减小栅极-漏极电容Cgd，但也减小了栅极-源极电容Cgs。因此，可能无法减小Cgd/Cgs的值。因此，可能希望有一种结构能够减小栅极-漏极电容Cgd，同时抑制栅极-源极电容Cgs被减小。
相反，在根据本实施例的半导体器件中，沟槽栅极结构和n型电流分散层5并非成对形成的。半导体器件包括在其中形成沟槽栅极结构而不形成n型电流分散层5的部分。栅极-源极电容Cgs形成于栅电极13和夹置栅极绝缘膜12并具有源极电势的部分之间。在与沟槽栅极结构的接触部分中具有源极电势的部分对应于n型源区8、p型基区6和p型深层7。栅极-源极电容Cgs形成于这些和栅电极13之间。
通过这样的方式，可以通过包括在其中形成沟槽栅极结构而不形成n型电流分散层5的部分而抑制栅极-源极电容Cgs被减小。此外，还可以增大栅极-源极电容Cgs，因为可以在p型深层7和栅电极13之间提供栅极-源极电容Cgs。因此，可以提供能够减小栅极-漏极电容Cgd同时减小栅极-源极电容Cgs的结构并且减小Cgd/Cgs的值。由此，可以减小Crss/Ciss的值，缩短上述项2的时间，并进一步改善开关特性。
然而，因为在沟槽栅极结构中充当漏极电流流经的沟道的部分仅仅是与n型电流分散层5的接触部分，所以导通电阻Ron可以增大。因此，检查了导通电阻Ron的变化。而且，检查了影响开关特性的栅极-漏极电容Cgd和栅极-源极电容Cgs的变化。图6A示出了具有图3所示参考结构的半导体器件的结果。图6B示出了根据图1和图2中所示的本实施例的半导体器件的结果。
导通电阻Ron被表示为通过增加其他电阻Rother(例如沟道电阻Rch和电极-SiC之间的接触电阻)而获得的值。如图6A和图6B所示，根据本实施例的半导体器件具有沟道电阻Rch，其值是具有参考结构的半导体器件的沟道电阻Rch的三倍。
然而，尽管针对本实施例的半导体器件的沟道电阻Rch增大，但在针对根据本实施例的半导体器件和具有参考结构的半导体器件的其他电阻Rother之间并没有大的差异。因此，在从导通电阻Ron作为整体的视角上，针对本实施例的导通电阻Ron轻微增大。
如上所述，减小了栅极-漏极电容Cgd，根据本实施例的栅极-漏极电容Cgd的值是具有参考结构的半导体器件的栅极-漏极电容Cgd的1/3。此外，抑制了栅极-源极电容Cgs被减小，并且可以在p型深层7和栅电极13之间形成栅极-源极电容Cgs。因此，根据本实施例的半导体器件的栅极-源极电容Cgs等于或高于具有参考结构的半导体器件的栅极-源极电容Cgs。
此外，关于具有参考结构的半导体器件和根据本实施例的半导体器件，还检查了导通电阻Ron和栅极-漏极电容Cgd之间的关系以及通过将栅极-漏极电容Cgd除以栅极-源极电容Cgs而获得的值的关系。结果是图7A和图7B中所示的关系。换言之，如图7A中所示，关于导通电阻Ron和栅极-漏极电容Cgd之间的关系，半导体器件中的每一种都具有栅极-漏极电容Cgd随着导通电阻Ron减小而增大的折中关系。
然而，在每种半导体器件的导通电阻Ron的值相同时，根据本实施例的半导体器件的栅极-漏极电容Cgd小于具有参考结构的半导体器件的栅极-漏极电容Cgd。这意味着，可以改善导通电阻Ron和栅极-漏极电容Cgd之间的折中关系。如图7B所示，根据本实施例的半导体器件的Cgd/Cgs的值小于具有参考结构的半导体器件的Cgd/Cgs的值。可以减小Crss/Ciss的值。因此，可以缩短上述项(2)，并进一步改善开关特性。
此外，本实施例的SiC半导体器件包括JFET部分3和电场阻挡层4。因此，在操作垂直MOSFET时，JFET部分3和电场阻挡层4充当饱和电流抑制层，并且可以通过饱和电流抑制效应来提供低导通状态电阻并可以保持低饱和电流。具体而言，由于JFET部分3和电场阻挡层4的条形部分是交替重复形成的，所以执行以下操作。
首先，在漏极电压Vd是要在正常操作期间施加的电压(例如1到1.5V)时，耗尽层从电场阻挡层4的一侧延伸到JFET部分3，并且耗尽层的宽度小于JFET部分3中的条形部分的宽度。因此，即使在耗尽层延伸到JFET部分3中时，也可以确保电流路径。由于JFET部分3的n型杂质浓度高于n-型层2的n型杂质浓度，并且可以为电流路径配置低电阻，可以提供低导通状态电阻。
此外，由于负载短路等而在漏极电压Vd变得高于正常操作期间的电压时，从电场阻挡层4的一侧延伸到JFET部分3的耗尽层延伸得超过JFET部分3的条形部分的宽度。然后，在n型电流分散层5被夹断之前，立刻夹断JFET部分3。然后，基于JFET部分3的条形部分的宽度和n型杂质浓度确定漏极电压Vd和耗尽层宽度之间的关系。因此，设置JFET部分3的条形部分的宽度和n型杂质浓度，使得在电压变得稍高于正常操作中的漏极电压Vd时，JFET部分3被夹断。因此，即使在漏极电压Vd低时，也可以夹断JFET部分3。通过这样的方式，在漏极电压Vd变得高于正常操作下的电压时，JFET部分3被立刻夹断。由此，可以保持低饱和电流，并进一步改善SiC半导体器件由于负载短路等导致的公差。
通过这样的方式，JFET部分3和电场阻挡层4充当饱和电流抑制层，并提供饱和电流抑制效果。因此，此外，可以提供能够提供低导通状态电阻和低饱和电流两者的SiC半导体器件。
此外，由于电场阻挡层4被配置为夹置JFET部分3，所以交替并重复地形成JFET部分3和电场阻挡层4的条形部分。因此，即使在漏极电压Vd变为高电压时，从底部延伸到n-型层2的耗尽层的延伸也被电场阻挡层4抑制。由此，可以防止耗尽层延伸到沟槽栅极结构中。因此，可以提供电场抑制效果，电场抑制效果降低施加到栅极绝缘膜12的电场，并可以防止栅极绝缘膜12被击穿。因此，可以获得具有高击穿强度的高度可靠的元件。由于可以通过这种方式防止耗尽层延伸到沟槽栅极结构中，所以可以进行如下设置：构成漂移层的一部分的n-型层2或JFET部分3的n型杂质浓度相对较高。可以实现低导通状态电阻。
如上所述，在本实施例中，并未针对所有沟槽栅极结构形成n型电流分散层5，并且将n型电流分散层5的数值数量设置为低于沟槽栅极结构的数值数量。因此可以提供一种配置，在该配置中构造出沟槽栅极结构中的栅极-漏极电容Cgd的部分仅仅是与n型电流分散层5接触的部分。可以减小栅极-漏极电容Cgd。由于本实施例包括在其中形成沟槽栅极结构而不形成n型电流分散层5的部分，所以栅极-源极电容Cgs是恒定的。因此，可以减小Cgd/Cgs的值。
可以提供能够改善导通电阻Ron和栅极-漏极电容Cgd之间的折中关系，同时改善开关特性的半导体器件。
接下来，将参考图8A至图8G中所示的制造工艺期间的截面图描述制造根据本实施例的具有倒置垂直MOSFET的SiC半导体器件的方法，该倒置垂直MOSFET具有n沟道类型和沟槽栅极结构。
[图8A中所示的工艺]
首先，制备n+型衬底1作为半导体衬底。使用CVD(化学气相沉积)装置(未示出)通过外延生长在n+型衬底的主表面上形成由SiC制成的n-型层2。然后，可以使用所谓的外延衬底，在该外延沉底中预先在n+型衬底1的主表面上生长n-型层2。在n-型层2上外延生长由SiC制成的JFET部分3。
除了是SiC的原始材料气体的硅烷或丙烷，还通过引入例如充当n型掺杂剂的气体(例如，氮气)来执行外延生长。
[图8B中所示的工艺]
在JFET部分3的表面上布置掩模17之后，对掩模17进行图案化以打开要在那里形成电场阻挡层4的区域。通过p型杂质的离子注入来形成电场阻挡层4。之后，去除掩模17。
这里，通过离子注入来形成电场阻挡层4。替代地，可以通过除离子注入之外的方法来形成电场阻挡层4。例如，对JFET部分3进行选择性各向异性蚀刻，以在根据电场阻挡层4的位置处形成凹陷。在JFET 3上外延生长p型杂质层之后，在JFET 3之上的部分处对p型杂质层进行平面化，从而形成电场阻挡层4。通过这样的方式，还可以通过外延生长形成电场阻挡层4。在外延生长p型SiC时，除了SiC原始材料气体之外，还可以引入充当p型掺杂剂的气体，例如三甲基铝(TMA)。
[图8C中所示的工艺]
随后，在JFET部分3和电场阻挡层4上外延生长n型SiC，以形成n型电流分散层5。在n型电流分散层5上，布置掩模(未示出)，该掩模在要形成p型深层7的位置处具有开口。之后，通过从掩模上方对p型杂质进行离子注入来形成p型深层7。然后，将n型电流分散层5的数值数量设置成小于稍后工艺中形成的沟槽栅极结构的数值数量。在不形成n型电流分散层5的部分中，将沟槽栅极结构的整个区域定位在p型深层7中。
替代地，尽管描述了通过离子注入来形成p型深层7的示例，但也可以通过除离子注入之外的方法来形成p型深层7。例如，类似于电场阻挡层4，针对n型电流分散层5形成凹陷，并且然后外延生长p型杂质层，并进一步对p型杂质层进行平面化，由此可以形成p型深层7。替代地，可以在形成p型深层7之后通过离子注入来形成n型电流分散层5。
[图8D中所示的工艺]
通过使用CVD装置(未示出)，在n型电流分散层5和p型深层7上按照描述的顺序外延生长p型基区6和n型源区8。例如，在同一CVD装置中，首先，利用引入充当p型掺杂剂的气体，通过外延生长来形成p型深层7。随后，在停止引入用于p型掺杂剂的气体之后，利用引入充当n型掺杂剂的气体，通过外延生长来形成n型源区8。
通过这种方式，可以形成具有上述杂质浓度和膜厚度的p型基区6和n型源区8。
[图8E中所示的工艺]
在n型源区8上，设置掩模(未示出)，该掩模在要形成p型连接层10的位置处具有开口。然后，在从掩模上方对p型杂质进行离子注入之后，在1500℃或更高温度下执行热处理以用于激活。作为要离子注入的元素，采用硼(B)和铝(Al)之一或两者。由此，可以通过离子注入p型杂质而消除n型源区8，从而形成p型连接层10。
[图8F中所示的工艺]
在n型源区8等上形成掩模(未示出)之后，打开掩模上要形成栅极沟槽11的区域。利用掩模执行各向异性蚀刻(例如RIE(反应离子蚀刻))，并且由此形成栅极沟槽11。
[图8G中所示的工艺]
在去除掩模之后，例如，通过执行热氧化来形成栅极绝缘膜12，使得栅极绝缘膜12覆盖栅极沟槽11的内壁表面和n型源区8的表面。在沉积掺杂有p型杂质或n型杂质的多晶Si之后，对多晶Si进行回蚀。在栅极沟槽11中至少保留多晶Si，并且由此形成栅电极13。由此，完成了沟槽栅极结构。
后续的工艺没有示出。然而，执行后续的工艺。形成由例如氧化物膜等制成的层间绝缘膜14以覆盖栅电极13和栅极绝缘膜12的表面。此外，通过使用掩模(未示出)，在层间绝缘膜14中形成用于暴露n型源区8和p型深层7的接触孔。在层间绝缘膜14的表面上形成例如由多种金属制成的堆叠结构构成的电极材料之后，通过对电极材料进行图案化来形成源电极15和栅极布线层。此外，在n+型衬底1的背表面侧上形成漏电极16。通过这种方式，完成了根据本实施例的SiC半导体器件。
(第二实施例)
由于除了与第一实施例相比改变了电场驰豫层的构造之外，本实施例类似于第一实施例，所以将仅描述与第一实施例不同的部分。
如图9所示，在本实施例中，JFET部分3和电场阻挡层4的条形部分的纵向方向被设置成类似于沟槽栅极结构的纵向方向。p型深层7的纵向方向被设置成与沟槽栅极结构或电场阻挡层4的纵向方向相交的方向，换言之，设置成本文的垂直方向。形成JFET部分3的条形部分，从而JFET部分3的条形部分根据沟槽栅极结构而定位。在条形部分的两侧上布置电场阻挡层4。p型深层7被形成为具有预定宽度和预定间隔的条形形状，并且漏极电流流经在未形成p型深层7的部分中的沟道区。
即使在这样的配置中，在形成p型深层7的区域中部分地形成不充当沟道的部分。换言之，每个沟槽栅极结构可以被配置为部分地连接到n型电流分散层5，并且可以在不连接到n型电流分布层5的部分中由p型深层7覆盖沟槽栅极结构的底部。因此，可以获得类似于第一实施例的效果。在具有这样的结构的半导体器件中，可以通过调节p型深层7的宽度W将栅极-漏极电容Cgd大致改变到期望值。
(第三实施例)
除了相对于第一和第二实施例改变了n型源区8，本实施例类似于第一和第二实施例。将仅描述与第一和第二实施例的不同。
如图10中所示，在本实施例中，仅在与沟槽栅极结构中的n型电流分散层5接触的一部分(即充当沟道的一部分)的侧表面中形成n型源区8。在不接触沟槽栅极结构中的n型电流分散层5的一部分的侧面中不形成n型源区8。
通过这样的方式，可以在除了在沟槽栅极结构中充当沟道的部分之外的部分中不形成n型源区8。由于不形成n型源区8的部分的原因，可以增大p型连接层10的形成区域。因此，可以提供与p型连接层10更好的接触。因此，可以更容易地拉出孔，并且因此可以进一步改善开关特性。
对于如上所述配置的半导体器件，仅仅掩模层的简单改变是必要的，所述掩膜层的简单改变例如，在形成n型源区8之后形成p型连接层10时使用的掩模的改变。该制造工艺与第一和第二实施例相比没有增加。
(第四实施例)
由于除了与第一到第三实施例相比改变了栅极绝缘膜12的配置之外，本实施例类似于第一到第三实施例，所以将仅描述与第一到第三实施例不同的部分。
如图11中所示，栅极沟槽11的底部中的栅极绝缘膜12的厚度大于侧表面部分的栅极绝缘膜12的厚度。如上所述，栅极-漏极电容Cgd的大部分由针对沟槽栅极结构底部的部分的电容构成。然而，该电容取决于栅极绝缘膜12的膜厚度，并且膜厚度越大，该电容就越小。
因此，作为本实施例，栅极沟槽11的底部中的栅极绝缘膜12的厚度被设置成大于侧表面部分的栅极绝缘膜12的厚度并且，由此可以减小栅极-漏极电容Cgd。可以改善导通电阻Ron和栅极-漏极电容Cgd之间的折中关系，同时进一步改善开关特性。
(第五实施例)
将描述第五实施例。由于除了与第一到第四实施例相比垂直MOSFET具有平面结构而不是沟槽栅极结构之外，本实施例类似于第一到第四实施例，所以将仅描述与第一到第四实施例不同的部分。这里，将平面结构应用于具有根据第一实施例的结构的垂直MOSFET。然而，可以适当地将平面结构应用于具有第二到第四实施例的垂直MOSFET。
具体而言，即使对于如图12所示的具有平面结构的垂直MOSFET的SiC半导体器件的情况，也可以进行如下设置：栅极结构的一部分能够充当沟道，并且其他部分不能充当沟道。在平面结构的情况下，在n-型层2上形成p型基区6，并在p型基区6的表面部分上形成n型源区8。形成JFET部分3以便由p型基区6夹置。位于n型源区8和p型基区6中的JFET部分3之间的部分形成为沟道区。通过栅极绝缘膜12在沟道区上形成栅电极13，并且由此构造出栅极结构。栅极结构在一个方向上沿着图12的纸面垂直方向延伸，并在X方向上将多个栅极结构布置成条形形状。
即使在这样的结构中，与JFET部分3接触的栅极结构仅仅是多个栅极结构的一部分，并且剩余栅极结构的底部仅与p型基区6和n型源区8接触。由这些区域覆盖该结构。由此，可以提供一种结构，在其中栅极结构的一部分充当沟道，而剩余部分不充当沟道。可以获得与第一到第四实施例相似的效果。在将如第三实施例那样仅针对充当沟道的栅极结构形成n型源区8的配置应用于本公开的半导体器件时，不充当沟道的栅极结构的底部仅接触p型基区6。
(其他实施例)
本公开不限于上述实施例，并且可以进行适当修改。
(1)例如，上述实施例展示了这样的示例：在沟槽栅极结构的数值数量为三个时，n型电流分散层5的数值数量为一个。然而，这仅仅是一个示例。换言之，在沟槽栅极结构的数值数量为多个时，可能须要n型电流分散层5或p型深层7的数值数量小于栅极结构的数值数量。
(2)在上述第一实施例、第三实施例和第四实施例中，电场阻挡层4的纵向方向对应于与沟槽栅极结构的纵向方向相交的方向。然而，电场阻挡层4的纵向方向可以对应于类似于沟槽栅极结构的纵向方向的方向。在这种情况下，类似于第二实施例，在根据彼此相邻的沟槽栅极结构之间的位置的位置处布置每个电场阻挡层4。
(3)上述实施例中展示的构成SiC半导体器件中的每一个部分的各个尺度的示例(例如杂质浓度、厚度、宽度等)仅仅是示例。
(4)在上述实施例中，p型深层7和p型连接层10是独立构造的。然而，这些层可以由相同的p型深层制成。例如，形成深沟槽，该深沟槽从n型源区8的表面，通过p型基区6和n型电流分散层5到达电场阻挡层4，并且形成p型层以便使p型层嵌入到深沟槽中。通过这种方式，可以由p型层构造出p型深层7和p型连接层10。
(5)在上述实施例中，描述了第一导电类型为n型并且第二导电类型为p型的n沟道型垂直MOSFET作为示例。替代地，可以反转每个元件的导电类型，以便形成p沟道型垂直MOSFET。在以上描述中，描述了垂直MOSFET作为半导体元件的示例。替代地，也可以将本公开应用于具有类似结构的IGBT。对于n沟道型IGBT而言，相对于上述实施例，仅将n+型衬底1的导电类型从n型改变为p型，并且其他结构和制造方法类似于上述实施例中的那些。
(6)尽管在上述实施例中描述了使用SiC作为半导体材料的半导体器件，但也可以将本公开应用于使用除SiC之外的半导体材料(例如Si、GaN等)的半导体器件。
附图标记“3”对应于JFET部分。
附图标记“4”对应于电场阻挡层。
附图标记“5”对应于n型电流分散层。
附图标记“6”对应于p型基区。
附图标记“7”对应于p型深层。
附图标记“8”对应于n型源区。
附图标记“10”对应于p型连接层。
附图标记“11”对应于栅极沟槽。
附图标记“13”对应于栅电极。

Claims (8)

1.一种半导体器件，包括：
倒置型半导体元件，包括：
具有第一导电类型或第二导电类型的半导体衬底(1)；
第一导电类型层(2)，
所述第一导电类型层形成于所述半导体衬底上，并且
所述第一导电类型层由具有所述第一导电类型和低于所述半导体衬底的杂质浓度的杂质浓度的半导体制成；
电场阻挡层(4)，
所述电场阻挡层形成于所述第一导电类型层上，并且
所述电场阻挡层由具有所述第二导电类型且在从所述半导体衬底的法向观察所述电场阻挡层时包括至少线性形状部分的半导体制成；
JFET部分(3)，
所述JFET部分形成于所述第一导电类型层上，并且
所述JFET部分由具有所述第一导电类型且在从所述半导体衬底的所述法向观察所述JFET部分时具有被所述电场阻挡层夹置的线性形状部分的半导体制成；
电流分散层(5)，
所述电流分散层形成于所述电场阻挡层和所述JFET部分上，并且
所述电流分散层由具有所述第一导电类型和高于所述第一导电类型层的杂质浓度的杂质浓度的半导体制成；
深层(7)，
所述深层具有所述第二导电类型，
所述深层与所述电流分散层一起形成于所述电场阻挡层和所述JFET部分上；
基区(6)，
所述基区形成于所述电流分散层和所述深层上，并且
所述基区由具有所述第二导电类型的半导体制成；
源区(8)，
所述源区形成于所述基区上，并且
所述源区由具有所述第一导电类型和高于所述第一导电类型层的第一导电类型杂质浓度的第一导电类型杂质浓度的半导体制成；
多个沟槽栅极结构，
所述多个沟槽栅极结构包括距所述源区的表面比所述基区形成得更深的栅极沟槽(11)、覆盖所述栅极沟槽的内壁的栅极绝缘膜(12)、以及置于所述栅极绝缘膜上的栅电极(13)，并且
所述多个沟槽栅极结构被布置成条形形状，其中，一个方向对应于所述多个沟槽栅极结构的纵向方向；
层间绝缘膜(14)，
所述层间绝缘膜覆盖所述栅电极和所述栅极绝缘膜，并且
所述层间绝缘膜包括接触孔；
源电极(15)，所述源电极通过所述接触孔与所述源区欧姆接触；以及
漏电极(16)，所述漏电极形成于所述半导体衬底的背表面侧上，
其中，
所述电流分散层的纵向方向和所述深层的纵向方向两者都对应于类似于所述多个沟槽栅极结构的纵向方向的方向，
所述电流分散层的数值数量低于所述多个沟槽栅极结构的数值数量，并且
所述多个沟槽栅极结构的底部的至少一部分被所述深层覆盖。
2.根据权利要求1所述的半导体器件，其中，
所述多个沟槽栅极结构的一部分与所述电流分散层连接，并且
所述多个沟槽栅极结构的剩余部分的底部的整个区域被所述深层覆盖。
3.根据权利要求2所述的半导体器件，其中，
所述电流分散层的形成间距大于所述多个沟槽栅极结构中的每一个的形成间距，并且
所述电流分散层的数值数量与所述多个沟槽栅极结构的数值数量之比被设置为一比二或更大的比例。
4.根据权利要求2所述的半导体器件，其中，
所述多个沟槽栅极结构包括第一沟槽栅极结构和第二沟槽栅极结构，
所述源区形成于与所述电流分散层连接的所述第一沟槽栅极结构的侧表面上，
所述源区未形成于所述第二沟槽栅极结构的侧表面上，并且
所述第二沟槽栅极结构的底部的整个区域被所述深层覆盖。
5.根据权利要求3所述的半导体器件，其中，
所述多个沟槽栅极结构包括第一沟槽栅极结构和第二沟槽栅极结构，
所述源区形成于与所述电流分散层连接的所述第一沟槽栅极结构的侧表面上，
所述源区未形成于所述第二沟槽栅极结构的侧表面上，并且
所述第二沟槽栅极结构的底部的整个区域被所述深层覆盖。
6.根据权利要求1到5的任一项所述的半导体器件，其中，
所述栅极绝缘膜的根据所述多个沟槽栅极结构的底部的第一部分比所述栅极绝缘膜的根据所述多个沟槽栅极结构的侧壁部分的第二部分更厚。
7.根据权利要求1所述的半导体器件，其中，
沿与所述一个方向相交的方向布置所述多个沟槽栅极结构以形成所述条形形状。
8.一种半导体器件，包括：
倒置型半导体元件，包括：
具有第一导电类型或第二导电类型的半导体衬底(1)；
第一导电类型层(2)，
所述第一导电类型层形成于所述半导体衬底上，并且
所述第一导电类型层由具有所述第一导电类型和低于所述半导体衬底的杂质浓度的杂质浓度的半导体制成；
JFET部分(3)，
所述JFET部分形成于所述第一导电类型层上，并且
所述JFET部分由具有所述第一导电类型的半导体制成；
基区(6)，
所述基区具有所述第二导电类型，并且
所述基区与所述JFET部分一起形成于所述第一导电类型层上；
源区(8)，
所述源区形成于所述基区上，并且
所述源区由具有所述第一导电类型和高于所述第一导电类型层的第一导电类型杂质浓度的第一导电类型杂质浓度的半导体制成；
多个栅极结构，
所述多个栅极结构包括形成于所述源区和所述基区上的栅极绝缘膜(12)以及形成于所述栅极绝缘膜上的栅电极(13)，并且
所述多个栅极结构被布置成条形形状，其中，一个方向对应于所述多个栅极结构的纵向方向；
层间绝缘膜(14)，
所述层间绝缘膜覆盖所述栅电极和所述栅极绝缘膜，并且
所述层间绝缘膜包括接触孔；
源电极(15)，所述源电极通过所述接触孔与所述源区欧姆接触；以及
漏电极(16)，所述漏电极形成于所述半导体衬底的背表面侧上，其中，
所述JFET部分的数值数量低于所述多个栅极结构的数值数量，并且所述多个栅极结构中的不与所述JFET部分接触的栅极结构的底部仅与所述基区接触，或仅与所述基区和所述源区两者接触。
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