CN103348478A - 碳化硅半导体器件及其制造方法 - Google Patents

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Abstract

一种SiC半导体器件，包括：半导体开关元件，其具有：按照以下顺序叠置的衬底（1）、漂移层（2）以及基底区域（3）；在基底区域（3）中的源极区域（4）和接触区域（5）；从源极区域（4）的表面延伸以穿透基底区域（3）的沟槽（6）；沟槽（6）中的栅极绝缘膜（8）上的栅电极（9）；与源极区域（4）和基底区域（3）电耦合的源电极（11）；衬底（1）的背面上的漏电极（13）；以及多个深层（10），所述深层位于漂移层（2）的上方部分中、比沟槽（6）深、并且在与沟槽的纵向方向交叉的方向上延伸。每个深层（10）具有上方部分和下方部分（10b，10a）。上方部分（10b）的宽度小于下方部分（10a）的宽度。

Description

碳化硅半导体器件及其制造方法
相关申请的交叉引用
本申请基于2011年2月11日递交的日本专利申请No.2011-27995，通过引用将其公开内容并入本文中。
技术领域
本公开内容涉及具有沟槽栅极型开关元件的碳化硅半导体器件，以及一种用于制造碳化硅半导体器件的方法。
背景技术
在SiC半导体器件中，增加沟道密度对于提供更大的电流是有效的。因此，已经采用了具有沟槽栅极结构的MOSFET并且已经将其投入硅晶体管的实际使用当中。不用说，可以将这种沟槽栅极结构应用于SiC半导体器件。然而，当将其应用于SiC时会发生严重的问题。具体而言，SiC具有十倍于硅的击穿场强，因而在施加大约十倍于硅器件的电场时使用SiC半导体器件。结果，在SiC中的沟槽中形成的栅极绝缘膜在沟槽的角落处容易被破坏。
为了克服这个问题，专利文献1提出了一种SiC半导体器件，其在p型基底（base）区域之下具有p型深层，所述p型深层以条状图案形成并且跨越构成沟槽栅极结构的沟槽。在这种SiC半导体器件中，通过从每个p型深层朝向n-型漂移层延伸耗尽层来防止施加高压给栅极绝缘膜，可以减轻栅极绝缘膜中的电场集中并且由此可以防止栅极绝缘膜被破坏。
尽管如专利文献1所述配备有p型深层的结构对于防止电场集中到栅极绝缘膜是有效的，但是p型深层使电流路径变窄并且在彼此相邻的两个p型深层之间形成JFET区域，导致导通电阻增大。
引用列表
专利文献
PTL1：日本专利特开No.2009-194065（对应于US2009/0200559）
发明内容
考虑到上述问题，本公开内容的一个目的是提供一种导通状态电阻低的具有沟槽栅极型开关元件的碳化硅半导体器件。本公开内容的另一个目的是提供一种用于制造导通状态电阻低的具有沟槽栅极型开关元件的碳化硅半导体器件的方法。
根据本公开内容的第一方面，一种碳化硅半导体器件包括：反型半导体开关元件。该反型半导体开关元件包括：衬底，其具有第一导电类型或第二导电类型并且由碳化硅制成；漂移层，其设置在所述衬底上，具有低于所述衬底的杂质浓度，具有所述第一导电类型，并且由碳化硅制成；基底区域，其设置在所述漂移层上，具有所述第二导电类型，并且由碳化硅制成；源极区域，其设置在所述基底区域的上方部分中，具有高于所述漂移层的杂质浓度，具有所述第一导电类型，并且由碳化硅制成；接触区域，其设置在所述基底区域的另一上方部分中，具有高于基底层的杂质浓度，具有所述第二导电类型，并且由碳化硅制成；沟槽，其从所述源极区域的表面延伸以穿透所述基底区域，并且具有作为纵向方向的第一方向；栅极绝缘膜，其设置在所述沟槽的内壁上；栅电极，其设置在所述沟槽中的所述栅极绝缘膜上；源电极，其与所述源极区域和所述基底区域电耦合；以及漏电极，其设置在所述衬底的背侧上。所述反型半导体开关元件被配置为使电流经由所述源极区域、反型沟道区域和所述漂移层在所述源电极和所述漏电极之间流动。通过控制施加到所述栅电极的电压，在所述基底区域的位于所述沟槽的一侧上的部分中提供所述反型沟道区域。所述反型半导体开关元件还包括：具有所述第二导电类型的多个深层。每个深层被设置在所述基底区域之下的所述漂移层的上方部分中，具有比所述沟槽深的深度，并且沿着与所述第一方向交叉的第二方向延伸。每个深层具有上方部分和下方部分。所述上方部分的宽度比所述下方部分的宽度小。
在上述器件中，由于上方部分的宽度小于下方部分的宽度，当对栅电极施加栅电压时扩展深层的上方部分周围的沟道宽度，以形成深层的上方部分周围的沟道。由此，JFET区域的宽度比深层的宽度恒定的情况更宽。在该情况下，JFET电阻被减小且导通状态电阻也被减小。
根据本公开内容的第二方面，一种制造碳化硅半导体器件的方法包括：在衬底上形成漂移层，其中所述衬底由碳化硅制成并且具有第一导电类型或第二导电类型，并且所述漂移层由碳化硅制成，具有第一导电类型，且具有低于所述衬底的杂质浓度；在所述漂移层的表面上形成第一掩模之后，通过所述第一掩模在所述漂移层的表面上注入离子而在所述漂移层的表面部分中形成具有所述第二导电类型的多个深层；在所述深层和所述漂移层上形成具有所述第二导电类型并且由碳化硅制成的基底区域；通过在所述基底区域的表面上注入第一导电类型杂质而在所述基底区域的表面部分中形成源极区域，其中所述源极区域具有高于所述漂移层的杂质浓度，具有所述第一导电类型，并且由碳化硅制成；通过在所述基底区域的表面上注入第二导电类型杂质而在所述基底区域的另一表面部分中形成接触区域，其中所述接触区域具有高于所述基底区域的杂质浓度，具有所述第二导电类型，并且由碳化硅制成；在所述源极区域的表面上形成沟槽以穿透所述基底区域并且到达所述漂移层，其中所述沟槽比每个深层浅并且具有作为纵向方向的第一方向；在所述沟槽的内壁上形成栅极绝缘膜；在所述沟槽中的所述栅极绝缘膜上形成栅电极；形成将要经由所述源极区域和所述接触区域与所述基底区域电耦合的源电极；以及在所述衬底的背侧上形成漏电极。每个深层被设置在所述基底区域之下的所述漂移层的上方部分中，具有比所述沟槽深的深度，并且沿着与所述第一方向交叉的第二方向延伸。每个深层具有上方部分和下方部分，并且所述上方部分的宽度小于所述下方部分的宽度。
在上述方法中，由于上方部分的宽度小于下方部分的宽度，当对栅电极施加栅电压时扩展深层的上方部分周围的沟道宽度，以形成深层的上方部分周围的沟道。由此，JFET区域的宽度比深层的宽度恒定的情况更宽。在该情况下，JFET电阻被减小且导通状态电阻也被减小。
附图说明
根据以下参照附图进行的具体说明，本公开内容的上述和其他目的、特征和优点将变得更加显而易见。在附图中：
图1是根据第一实施例的具有沟槽栅极结构的反型MOSFET的透视截面图；
图2A是沿着图1的线IIA-IIA截取的MOSFET的截面图；
图2B是沿着图1的线IIB-IIB截取的截面图；
图2C是沿着图1的线IIC-IIC截取的截面图；
图2D是沿着图1的线IID-IID截取的截面图；
图3是从其删去了沟槽栅极结构中的栅极氧化物膜、栅电极等后示出的沟槽附近的局部透视截面图；
图4A是示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的截面图；
图4B是示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的截面图；
图4C是示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的截面图；
图4D是示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的截面图；
图4E是示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的截面图；
图4F是示出图1中所示的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的截面图；
图5A是示出图4A、4C和4E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的截面图；
图5B是示出图4B、4D和4F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的截面图；
图5C是示出图4A、4C和4E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的截面图；
图5D是示出图4B、4D和4F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的截面图；
图5E是示出图4A、4C和4E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IIB-IIB截取的MOSFET的截面图；
图5F是示出图4B、4D和4F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图1中的线IID-IID截取的MOSFET的截面图；
图6是根据第二实施例的SiC半导体器件的透视截面图；
图7A是与图6中的xz平面平行、沿着线VIIA-VIIA截取的截面图；
图7B是与图6中的yz平面平行、沿着线VIIB-VIIB截取的截面图；
图8是根据第三实施例的SiC半导体器件的透视截面图；
图9A是与图8中的xz平面平行、沿着线IXA-IXA截取的截面图；
图9B是与图8中的yz平面平行、沿着线IXB-IXB截取的截面图；
图10A是示出具有图8中所示的沟槽栅极结构的MOSFET的制造步骤的沿着图8中的线IXA-IXA截取的MOSFET的截面图；
图10B是示出具有图8中所示的沟槽栅极结构的MOSFET的制造步骤的沿着图8中的线IXB-IXB截取的MOSFET的截面图；
图10C是示出具有图8中所示的沟槽栅极结构的MOSFET的制造步骤的沿着图8中的线IXA-IXA截取的MOSFET的截面图；
图10D是示出具有图8中所示的沟槽栅极结构的MOSFET的制造步骤的沿着图8中的线IXB-IXB截取的MOSFET的截面图；
图10E是示出具有图8中所示的沟槽栅极结构的MOSFET的制造步骤的沿着图8中的线IXA-IXA截取的MOSFET的截面图；
图10F是示出具有图8中所示的沟槽栅极结构的MOSFET的制造步骤的沿着图8中的线IXB-IXB截取的MOSFET的截面图；
图11A是示出图10A、10C和10E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图8中的线IXA-IXA截取的MOSFET的截面图；
图11B是示出图10B、10D和10F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图8中的线IXB-IXB截取的MOSFET的截面图；
图11C是示出图10A、10C和10E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图8中的线IXA-IXA截取的MOSFET的截面图；
图11D是示出图10B、10D和10F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图8中的线IXB-IXB截取的MOSFET的截面图；
图11E是示出图10A、10C和10E的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图8中的线IXA-IXA截取的MOSFET的截面图；
图11F是示出图10B、10D和10F的步骤之后的具有沟槽栅极结构的MOSFET的制造步骤的沿着图8中的线IXB-IXB截取的MOSFET的截面图；
图12是根据第四实施例的SiC半导体器件的透视截面图；
图13A是与图12中的xz平面平行、沿着线XIIIA-XIIIA截取的截面图；
图13B是与图12中的yz平面平行、沿着线XIIIB-XIIIB截取的截面图；
图14是根据第五实施例的SiC半导体器件的透视截面图；
图15A是与图14中的xz平面平行、沿着线XVA-XVA截取的截面图；
图15B是与图14中的yz平面平行、沿着线XVB-XVB截取的截面图。
具体实施方式
（第一实施例）
接下来将介绍第一实施例。这里，将介绍一种作为配备在SiC半导体器件中的元件的具有沟槽栅极结构的反型MOSFET。
图1是根据本实施例的具有沟槽栅极结构的MOSFET的透视截面图。该图对应于MOSFET的一个单元。尽管在该图仅示出了MOSFET的一个单元，但是具有与图1的MOSFET的结构相类似的结构的两列或更多列MOSFET被彼此相邻地布置。图2A到2D是图1的MOSFET的截面图。图2A是与图1中的xz平面平行、沿着线IIA-IIA截取的截面图；图2B是与图1中的xz平面平行、沿着线IIB-IIB截取的截面图；图2C是与图1中的yz平面平行、沿着线IIC-IIC截取的图1的截面图；而图2D是与图1中的yz平面平行、沿着线IID-IID截取的截面图。
在图1和图2A到2D所示的MOSFET中，使用由SiC制成的n+型衬底1作为半导体衬底。n+型衬底1具有例如1.0x1019/cm3的n型杂质（诸如磷）浓度以及大约300微米的厚度。该n+型衬底1的表面上具有n-型漂移层2，其具有例如从3.0x1015/cm3到7.0x1015/cm3的n型杂质（诸如磷）浓度以及从大约10到15微米的厚度，并且由SiC制成。n-型漂移层2的杂质浓度在深度方向上可以是均匀的，但是优选具有梯度浓度分布，在所述梯度浓度分布中，n-型漂移层2在n+型衬底1一侧的部分的浓度高于n-型漂移层2在远离n+型衬底1一侧的部分的浓度。例如，建议使n-型漂移层2从n+型衬底1的表面到距其大约3到5微米的范围内的部分的杂质浓度比另一部分高大约2.0x1015/cm3。这使得能够减小n-型漂移层2的内部电阻，由此实现导通电阻的降低。
该n-型漂移层2的表面层部分中具有p型基底区域3，并且该p型基底区域3之上具有n+型源极区域4和p+型接触层5。
该p型基底区域3具有例如5.0x1016/cm3到2.0x1019/cm3的p型杂质（诸如硼或铝）浓度以及大约2.0微米的厚度。n+型源极区域4的表面层中具有例如1.0x1021/cm3的n型杂质（诸如磷）浓度（表面浓度）以及大约0.3微米的厚度。p+型接触层5的表面层中具有例如1.0x1021/cm3的p型杂质（诸如硼或铝）浓度（表面浓度）以及大约0.3微米的厚度。在之后将介绍的沟槽栅极结构的两侧上设置n+型源极区域4，并且在与沟槽栅极结构相反的一侧上设置p+型接触层5，n+型源极区域4位于它们之间。
形成具有例如从1.4到2.0微米的宽度以及2.0微米或更大（例如2.4微米）的深度的沟槽以穿透p型基底区域3和n+型源极区域4并且到达n-型漂移层2。设置p型基底区域3和n+型源极区域4以便与该沟槽6的侧表面接触。
沟槽6的内壁表面覆盖有栅极氧化物膜8并且沟槽6填充有栅电极9，该栅电极9包含掺杂的多晶硅，并且形成在栅极氧化物膜8的表面上。通过热氧化沟槽6的内壁表面形成栅极氧化物膜8。栅极氧化物膜8在沟槽6的侧表面上和底部均具有大约100nm的厚度。
沟槽栅极结构具有这种配置。这种沟槽栅极结构以图1中的y方向作为纵向方向而延伸。沿着图1的x方向平行布置两个或更多个沟槽栅极结构，由此形成条形图案。n+型源极区域4和p+型接触层5同样沿着沟槽栅极结构的纵向方向延伸。
此外，在n-型漂移层2中、在p型基底区域3下方形成在与沟槽栅极结构交叉的方向上延伸的p型深层10。在本实施例中，p型深层10在相对于其中在沟槽栅极结构中形成沟道区域的沟槽6的侧表面的一部分的法线方向（图1中的x方向）上延伸，即，在垂直于沟槽6的纵向方向的方向上延伸。在沟槽6的纵向方向上布置多个这种p型深层10。这些p型深层10被形成在比沟槽6的底部更深的深度。它们距n-型漂移层2的表面的深度例如从大约为2.6到3.0微米（距p型基底区域3的底部部分的深度例如从0.6到1.0微米）。p型深层10与p型基底区域3接触，因此它们被固定到与p型基底区域3相等的电势。
图3是从其删去了沟槽栅极结构中的栅极氧化物膜8、栅电极9等后示出的沟槽6附近的局部透视截面图。如图1、图2A到2D以及图3所示，本实施例的每一个p型深层10均配有与第一区域对应的下层区域10a和与第二区域对应的上层区域10b，这些区域的宽度以阶梯方式变化。这意味着在本实施例中，每一个p型深层10的宽度在深度方向上宽度不同，并且在上方部分中的宽度比在下方部分中的宽度小。更具体地，为了缓和栅极氧化物膜8中的电场集中，由此防止电介质击穿，根据击穿电压将下层区域10a的宽度设置得更宽，而为了增大JFET区域的宽度，并由此减小JFET电阻，将上层区域10b的宽度设置得比下层区域10a中的小。关于包含下层区域10a和上层区域10b的每一个p型深层的杂质浓度，诸如硼或铝等p型杂质的浓度根据击穿电压而被设置为例如从1.0x1017/cm3到1.0x1019/cm3，以缓和栅极氧化物膜8中的电场集中并且防止电介质击穿。
在本实施例中，下层区域10a和上层区域10b之间的边界的深度，换言之，上层区域10b的底表面的深度比沟槽6更深，并且上层区域10b从沟槽6的侧表面延伸到底部部分。在本实施例中，当对栅电极9施加栅电压并且在沟槽6的侧表面上形成沟道时，在窄宽度上层区域10b之间直至沟槽6的最深的部分，沟道的宽度变成n-漂移层2的一部分，以使其变得比位于下层区域10a之间的部分更宽。由于上层区域10b的宽度比下层区域10a的宽度小，所以与使每一个P型深层10的全部宽度与下层区域10a相等的情况相比，能使得JFET区域的宽度更宽，从而可以减小JFET电阻。
n+型源极区域4、p+型接触层5和栅电极9的表面上具有源电极11和栅极布线（未示出）。源电极11和栅极布线各自包括多种金属（例如，Ni/Al）。它们的将要与n型SiC接触的至少一部分（更具体而言，n+型源极区域4以及当掺杂有n时的栅电极9）包括可以与n型SiC形成欧姆接触的金属，并且它们的将要与p型SiC接触的至少一部分（更具体而言，p+型接触层5以及当掺杂有p时的栅电极9）包括可以与p型SiC形成欧姆接触的金属。源电极11和栅极布线形成在层间绝缘膜12上，并且因此它们被电性绝缘。通过形成在层间绝缘膜12中的接触孔，使得源电极11与n+型源极区域4和p+型接触层5电接触，并且使得栅极布线与栅电极9电接触。
n+型衬底1的背表面侧上具有电耦合到n+型衬底1的漏电极13。这种结构构成了n沟道和具有沟槽栅极结构的反型MOSFET。
这种具有沟槽栅极结构的反型MOSFET以如下方式工作。在将栅电压施加到栅电极9之前，在p型基底区域3中不形成反型层。因此，即使将正电压施加到漏电极13，电子也不能从n+型源极区域4到达p型基底区域3，并且在源电极11和漏电极13之间没有电流流动。
在截止状态（栅电压=0V，漏电压=650V，源电压=0V），即使当将电压施加到漏电极13时，其也成为反向偏置，从而使得耗尽层从p型基底区域3和n-型漂移层2之间扩展。由于p型基底区域3的杂质浓度高于n-型漂移层2的杂质浓度，因此耗尽层主要朝向n-型漂移层2扩展。例如，在p型基底区域3的杂质浓度比n-型漂移层2的杂质浓度高10倍的情况下，耗尽层朝向p型基底区域3扩展大约0.7微米而朝向n-型漂移层2扩展大约7.0微米。然而，p型基底区域3的厚度被设置为2.0微米，这厚于耗尽层的扩展量，因而可以阻止发生穿通。于是，由于耗尽层比漏极为0V的情形扩展得更多并且用作绝缘体的区域进一步扩展，因此电流不在源电极11和漏电极13之间流动。
此外，由于栅电压为0V，因而电场施加在漏极和栅极之间。因此，可能在栅极氧化物膜8的底部出现电场集中。不过，由于提供了比沟槽6更深的p型深层10，p型深层10和n-型漂移层2之间的PN结处的耗尽层在很大程度上朝向n-型漂移层2扩展，并且由于漏电压的影响导致的高压并不容易进入栅极氧化物膜8。特别是p型深层10的下层区域10a的宽度是根据击穿电压预先设置的，因此能够防止更高的电压进入栅极氧化物膜8。结果，可以缓和栅极氧化物膜8中的电场集中，尤其是沟槽6的底部的栅极氧化物膜8中的电场集中，由此可以防止栅极氧化物膜8的破损。
另一方面，在导通状态（栅电压=20V，漏电压=1V，源电压=0V），20V的栅电压被施加到栅电极9，从而在p型基底区域3的与沟槽6接触的表面上形成沟道。从源电极11注入的电子在通过n+型源极区域4和p型基底区域3上形成的沟道之后到达n-型漂移层2。因此，可以在源电极11和漏电极13之间提供电流。
此外，在本实施例中，使得p型深层10的上层区域10b的宽度比下层区域10a的宽度更窄，并且在p型深层10的深度减小的同时宽度逐步地减小。当在导通状态下对栅电极9施加栅电压并且形成沟道时，沟道可以具有更大的宽度。这意味着靠近p型深层10的上方部分，沟道的宽度对应于位于两个小宽度上层区域10b之间的n-型漂移层2的部分，因而它比n-型漂移层2的位于宽宽度下层部分10a之间的部分更宽。结果，沟道得到更宽的宽度。与使每一个p型深层10的全部宽度与下层区域10a的宽度相等的情况相比，可以使JFET的宽度更宽，从而能够减小JFET电阻。
接下来，将要介绍如图1所示的具有沟槽栅极结构的MOSFET的制造方法。图4A到4F以及图5A到5F是示出如图1所示的具有沟槽栅极结构的MOSFET的制造步骤的截面图。在图4A到4F以及图5A到5F中的每幅图中，在左侧示出了与图1中的xz平面平行、沿着线IIB-IIB截取的截面图（对应于图2B的区域），而在右侧示出了与图1中的yz平面平行、沿着线IID-IID截取的截面图（对应于图2D的区域）。下面将参照这些附图进行说明。
（图4A和4B所示的步骤）
首先，制备具有例如1.0x1019/cm3的n型杂质（诸如磷）浓度以及大约300微米的厚度的n+型衬底1。在n+型衬底1的表面上，通过外延生长形成具有例如从3.0x1015/cm3到7.0x1015/cm3的n型杂质（诸如磷）浓度以及大约15微米的厚度并且由SiC制成的n-型漂移层2。
（图4C和4D所示的步骤）
在n-型漂移层2的表面上形成由LTO等制成的掩模20之后，通过光刻在p型深层10的下层区域10a的预定形成区域处打开掩模20。然后，从掩模20上方将p型杂质（诸如硼或铝）注入。执行离子注入以得到例如从1.0x1017/cm3到1.0x1019/cm3的硼或铝浓度。之后，去除掩模20。
（图4E和4F所示的步骤）
在n-型漂移层2的表面上形成由LTO等制成的掩模21之后，通过光刻在p型深层10的上层区域10b的预定形成区域处打开掩模21。然后，从掩模21上方注入p型杂质（诸如硼或铝）。将离子注入后的浓度设置得与图4C和4D所示的步骤中的情况类似。在去除掩模21之后，这样注入的离子被激活。
在以上的描述中，为了形成下层区域10a的p型杂质的离子注入之后进行为了形成上层区域10b的p型杂质的离子注入，但是它们可以以相反的次序执行。当首先执行为了形成上层区域10b的p型杂质的离子注入时，也可以使用共同的掩模21来形成下层区域10a。例如，在形成上层区域10b之后，使形成在掩模21中的开口部分的开口端通过用氢氟酸等蚀刻进行再处理，并且开口部分的宽度被转换为与下层区域10a相对应的宽度。随着掩模21的开口部分的宽度的变化，注入p型杂质以形成下层区域10a。这允许使用共同的掩模。另外，通过使掩模21的开口端通过蚀刻进行再处理并且由此形成与下层区域10a相对应的开口部分，上层区域10a和下层区域10b可以自对准地形成，从而能够避免未对准的影响。
（图5A和5B所示的步骤）
通过在n-型漂移层2的表面上外延生长p型杂质层来形成p型基底区域3，该p型杂质层具有例如从5.0x1015到5.0x1016/cm3的p型杂质（诸如硼或铝）浓度以及大约2.0微米的厚度。
（图5C和5D所示的步骤）
然后，在p型基底区域3上形成由例如LTO制成的掩模（未示出）之后，进行光刻以便在掩模中、在n+型源极区域4的预定形成区域处形成开口。之后，注入n型杂质（诸如氮）。
然后，在去除之前使用的掩模之后，形成另一掩模（未示出）。进行光刻以便在掩模中、在p+型接触层5的预定形成区域处形成开口。之后，注入p型杂质（诸如硼或铝）。
之后对由此注入的离子进行激活以形成n+型源极区域4和p+型接触层5两者，该n+型源极区域4具有例如1.0x1021/cm3的n型杂质（诸如磷）浓度（表面浓度）以及大约0.3微米的厚度，该p+型接触层5具有例如大约1.0x1021/cm3的p型杂质（诸如硼或铝）浓度（表面浓度）以及大约0.3微米的厚度。之后，去除掩模。
（图5E和5F所示的步骤）
在p型基底区域3、n+型源极区域4和p+型接触层5上形成蚀刻掩模（其未示出）之后，在沟槽6的预定形成区域处打开蚀刻掩模。之后，利用蚀刻掩模进行各向异性蚀刻，继之以各向同性蚀刻或者牺牲氧化（如果需要的话）以形成沟槽6。之后，去除蚀刻掩模。
之后的那些步骤与常规步骤类似，因此它们没有示出。首先，执行栅极氧化物膜形成步骤以在衬底的整个表面上（包括沟槽6的内部）形成栅极氧化物膜8。更具体而言，通过借助利用潮湿气氛的焦化（pyrogenic）方法进行栅极氧化（热氧化）来形成栅极氧化物膜8。接着，在例如600摄氏度的温度下在栅极氧化物膜8的表面上形成大约440nm厚的掺杂有n型杂质的多晶硅层，并且然后，执行深蚀刻步骤或类似步骤以便使多晶硅层更薄。在形成层间绝缘膜12之后，对层间绝缘膜12进行构图以形成连接到n+型源极区域4或p+型接触层5的接触孔，并且同时，形成在另一截面上连接到栅电极9的接触孔。接着，在形成电极材料膜以利用其填充接触孔之后，对其进行构图以形成源电极11和栅极布线。在n+型衬底1的背表面侧上形成漏电极13。结果，完成了如图1所示的MOSFET。
如上所述，本实施例的SiC半导体器件具有p型深层10的宽度随着其深度的减小而逐渐变小的结构。具体地描述，每一个p型深层10包含下层区域10a和上层区域10b，并且使得上层区域10b的宽度小于下层区域10a的宽度。当在导通状态下对栅电极9施加栅电压并且形成沟道时，该结构导致：靠近p型深层10的上方部分的沟道的宽度增大；与使得每一个p型深层10的宽度在任何部分一致，即，使得整个宽度与下层区域10a的宽度相等的情况相比JFET区域的宽度增大；以及JFET电阻减小。当形成p型深层10以跨过包含沟槽栅极结构的沟槽6时，可以减小彼此相邻的两个p型深层10之间形成的JFET区域中的JFET电阻，从而能够减小导通电阻。
（第二实施例）
接下来将介绍第二实施例。本实施例的SiC半导体器件与第一实施例的不同之处在于p型深层10的结构。由于它们在基本结构上是类似的，因此接下来将仅介绍与第一实施例不同的部分。
图6是根据本实施例的SiC半导体器件的透视截面图。图7A是与图6中的xz平面平行、沿着线VIIA-VIIA截取的截面图，而图7B是与图6中的yz平面平行、沿着线VIIB-VIIB截取的截面图。
如图6、图7A和图7B所示，同样在该实施例中，与第一实施例类似，每一个p型深层10的宽度在p型深层10的深度方向上变化，并且使得p型深层10的上方部分的宽度小于下方部分的宽度。更具体地说，考虑击穿电压来设置p型深层10的底部部分的宽度并且从其底部部分，宽度随着p型深层10的深度的减小而逐渐地减小。即使在这样的结构中，如在第一实施例中那样，使p型深层10的底部部分的宽度更宽以保证击穿电压，并且同时通过减小p型深层10的上方部分的宽度可以形成宽的沟道。这使得电流通路拓宽。结果，可以进一步减小形成在两个相邻的p型深层10之间的JFET区域中的JFET电阻并且可以实现导通电阻的进一步减小。
具有本实施例的结构的SiC半导体器件的制造方法基本上与第一实施例的方法类似。仅仅需要在形成如图4C和4D所示的p型深层10时利用掩模21斜向地注入p型杂质，并且由此在斜向方向上形成p型深层10。
（第三实施例）
接下来将介绍第三实施例。与第一实施例相比，本实施例的SiC半导体器件具有能够减小导通电阻的结构。由于它们在基本结构上是类似的，因此接下来将仅介绍与第一实施例不同的部分。
图8是根据本实施例的SiC半导体器件的透视截面图。图9A是与图8中的xz平面平行、沿着线IXA-IXA截取的截面图，而图9B是与图8中的yz平面平行、沿着线IXB-IXB截取的截面图。
在本实施例中，如图8以及图9A和9B所示，通过将n-型漂移层2的表面侧上（即，与n+型衬底1相反的一侧上）的n型杂质浓度设置为高来形成电流扩散层2a。提供电流扩散层2a以便加宽导通状态下的电流流动区域，并且电流扩散层2a具有例如从5.0x1016到1.5x1017/cm3的杂质浓度。电流扩散层2a具有例如从0.3到0.7微米的厚度。在本实施例中，电流扩散层2a的厚度等于p型深层10的上层区域10b的深度。
在具有这样的结构的SiC半导体器件中，当在导通状态下将栅电压施加到栅电极9时，在p型基底区域3与沟槽6相邻的表面上形成沟道，并且从源电极11注入的电子在流经n+型源极区域4和p型基底区域3上形成的沟道之后，到达n-型漂移层2的电流扩散层2a。结果，在低阻电流扩散层2a中电流流动区域变宽，并且电流甚至流到远离沟槽栅极结构的位置，这有助于导通电阻的进一步减小。
由此，每一个均包括下层区域10a和上层区域10b的p型深层10可以配备有电流扩散层2a。这使得能够实现导通电阻的进一步减小。
接下来将介绍具有本实施例的结构的SiC半导体器件的制造方法。图10A到10F以及11A到11F是示出本实施例的这样的SiC半导体器件的制造步骤的截面图。在图10A到10F以及图11A到11F中，在左侧示出了与图8中的xz平面平行、沿着线IXA-IXA截取的截面图（对应于图9A的区域），而在右侧示出了与图8中的yz平面平行、沿着线IXB-IXB截取的截面图（对应于图9B的区域）。接下来将参考这些附图介绍本实施例的SiC半导体器件的制造方法。
首先，在图10A和10B所示的步骤中，通过外延生长在n+型半导体衬底1的表面上形成n-型漂移层2。这时，形成n-型漂移层2的除了电流扩散层2a以外的部分（第一步骤）。然后，在图10C和10D所示的步骤中，在将掩模20放置在n-型漂移层2的表面上之后，在p型深层10的上层区域10b的预定形成区域处打开掩模20。从掩模20上方注入p型杂质（诸如硼或铝）。
在去除掩模20之后，在图10E和10F所示的步骤中，形成具有例如从5.0x1016到1.5x1017/cm3的n型杂质浓度以及从0.3到0.7微米的厚度的电流扩散层2a（第二步骤）。在电流扩散层2a的表面上形成掩模21之后，在p型深层10的上层区域10b的预定形成区域处打开掩模21。从掩模21上方注入p型杂质（诸如硼或铝）。在去除掩模21之后，这样注入的离子被激活。以这样的方式，通过电流扩散层2a的部分p型补偿形成上层区域10b，并且然后将上层区域10b与预先形成的下层区域10a连接以构成p型深层10。
之后，在图11A到11F所示的步骤中，进行与图5A到5F中示出的所采用的那些步骤类似的步骤，以完成图8所示的本实施例的SiC半导体器件。
（第四实施例）
接下来将介绍第四实施例。本实施例的SiC半导体器件的结构在缓和栅极氧化物膜8中的场效应集中方面比第三实施例更加有效。它与第三实施例基本上是类似的，因此接下来将仅介绍与第三实施例不同的部分。
图12是根据本实施例的SiC半导体器件的透视截面图。图13A是与图12中的xz平面平行、沿着线XIIIA-XIIIA截取的截面图，而图13B是与图12中的yz平面平行、沿着线XIIIB-XIIIB截取的截面图。
在本实施例中，如图12以及图13A和13B所示，像第三实施例那样，在n-型漂移层2的表面侧上形成电流扩散层2a，并且同时沟槽6穿透电流扩散层2a且沟槽6的底部形成在比电流扩散层2a更深的位置。
在具有这样的结构的SIC半导体器件中，因为沟槽栅极结构形成在比电流扩散层2A更深的位置，所以向栅极氧化物膜8的电场集中可以比在第三实施例中更多地缓和。更具体地说，电流扩散层2a是n-型漂移层2的一部分，该n-型漂移层2具有相对高的杂质浓度和趋向于发生在杂质浓度高的位置的电场集中。电场集中可以通过延伸沟槽栅极结构的深度到比电流扩散层2a更深的位置来缓和，即，延伸到在n-型漂移层2中具有相对低的杂质浓度的位置。结果，它变得能够防止栅极氧化物膜8被电场集中破坏。
具有这样的结构的SiC半导体器件的制造方法与第三实施例的方法几乎类似。仅仅需要改变在第三实施例中描述的图1E和11F的步骤中的沟槽6的形成深度，以及延伸沟槽6的深度到超过电流扩散层2a。当然，也可以不改变沟槽6的形成深度，但是与第三实施例相比减小电流扩散层2a的厚度，从而延伸沟槽6的底部到比电流扩散层2a更深的位置。
（第五实施例）
接下来将介绍第五实施例。本实施例的SiC半导体器件与第三实施例的不同之处在于电流扩散层2a的浓度。本实施例与第三实施例在基本结构上是类似的，因此接下来将仅介绍与第三实施例不同的部分。
图14是本实施例的SiC半导体器件的透视截面图。图15A是与图14中的xz平面平行、沿着线XVA-XVA截取的截面图，而图15B是与图14中的yz平面平行、沿着线XVB-XVB截取的截面图。
如图14以及图15A和15B所示，电流扩散层2a如第三实施例中那样形成在n-型漂移层2的表面侧上。在电流扩散层2a中提供一浓度分布，使得电流扩散层2a的n型杂质浓度在下方部分中更低且在上方部分中更高。
在具有这样的结构的SiC半导体器件中，将电流扩散层2a的下方部分中的n型杂质的浓度设置得更低，以使得沟槽6的底部部分位于杂质浓度相对低的位置。这使得到栅极氧化物膜8的电场集中能够得到缓和。另一方面，使得在电流扩散层2a的上方部分中的n型杂质浓度更高，以便可以在低电阻电流扩散层2a中进一步扩宽电流区域并且能够实现导通电阻的减小。因此，可以实现防止由于高电场导致的栅极氧化物膜8的破损以及减小导通电阻两者。
具有这样的结构的SiC半导体器件的制造方法与第三实施例的方法几乎类似。仅仅需要在逐渐增加n型杂质的掺杂量的同时，执行外延生长以形成在第三实施例中描述的图10E和10F的步骤中的电流扩散层2a。
电流扩散层2a在其深度方向上具有一n型杂质浓度分布的这种结构也可以应用于如上所述的第四实施例。
（其它实施例）
在以上实施例的每一个中，描述了其中p型深层10在上方部分中具有更窄的宽度且在下方部分中具有更宽的宽度的结构的示例。在第一和第三实施例中，p型深层10具有表现为随着在p型深层的深度上的减小而阶梯式减小的宽度，而在第二实施例中，p型深层10具有表现为随着在p型深层10的深度上的减小而逐渐减小的宽度。它们仅仅是示例并且甚至另一个结构也可以产生可归因于JFET电阻的减小的通导电阻减小的效果，只要p型深层10在上方部分中具有更窄的宽度且在下方部分中具有更宽的宽度。当然，在如在第一或第三实施例中所描述的结构中，p型深层10的宽度以阶梯的方式变化，阶梯的数目可以增加到多于两个。
在以上实施例的每一个中，p型深层10在x方向上延伸，但是p型深层10可以与沟槽6的纵向方向斜向地交叉或者可以在x方向上被划分成两个或更多个部分。在p型深层10与沟槽6的纵向方向斜向地交叉的情况下，为了防止不均匀的等电位分布，优选将p型深层10布置为线对称，其中以在垂直于沟槽6的纵向方向的方向上延伸的线作为对称线。
在以上实施例的每一个中，以n型作为第一导电类型而p型作为第二导电类型的n沟道型MOSFET作为例子进行了介绍。本公开内容也可以应用于p沟道型MOSFET，其中每个组成元件的导电类型被反转过来。此外，在上述介绍中，使用具有沟槽栅极结构的MOSFET作为示例。本公开内容也可以应用于具有类似沟槽栅极结构的IGBT。IGBT的结构或制造方法类似于上述实施例，除了衬底1的导电类型从n型变为p型。
在上述实施例的每一个中，使用通过热氧化制成的栅极氧化物膜8作为栅极绝缘膜的一个例子。栅极绝缘膜不限于此，其可以包括并非通过热氧化形成的氧化物膜或者氮化物膜。
在第三实施例中，SiC半导体器件的制造方法包括图10A到10F以及图11A到11F所示的步骤。或者，也可以主要执行与第一实施例以及图4A和4B示出的n-型漂移层2的形成步骤的最后阶段中所采用的那些步骤类似的步骤，以通过增加在生长时将被掺杂的杂质的浓度来形成电流扩散层2a。同样在该情况下，通过将在形成图4E和4F所示的上层区域10b时将被注入的p型杂质的浓度设置得比第一实施例中更高，可以制造具有图8所示的结构的SiC半导体器件。
而且，在第三实施例中，在该结构中形成电流扩散层2a，如第一实施例中那样，其中每一个p型深层10包含下层区域10a和上层区域10b，但也可以在第二实施例的结构中形成电流扩散层2a。
上述公开内容具有以下方面。
根据本公开内容的第一方面，碳化硅半导体器件包括：反型半导体开关元件。该反型半导体开关元件包括：衬底，其具有第一导电类型或第二导电类型并且由碳化硅制成；漂移层，其设置在所述衬底上，具有低于所述衬底的杂质浓度，具有所述第一导电类型，并且由碳化硅制成；基底区域，其设置在所述漂移层上，具有所述第二导电类型，并且由碳化硅制成；源极区域，其设置在所述基底区域的上方部分中，具有高于所述漂移层的杂质浓度，具有所述第一导电类型，并且由碳化硅制成；接触区域，其设置在所述基底区域的另一上方部分中，具有高于基底层的杂质浓度，具有所述第二导电类型，并且由碳化硅制成；沟槽，其从所述源极区域的表面延伸以穿透所述基底区域，并且具有作为纵向方向的第一方向；栅极绝缘膜，其设置在所述沟槽的内壁上；栅电极，其设置在所述沟槽中的所述栅极绝缘膜上；源电极，其与所述源极区域和所述基底区域电耦合；以及漏电极，其设置在所述衬底的背侧上。所述反型半导体开关元件被配置为使电流经由所述源极区域、反型沟道区域和所述漂移层在所述源电极和所述漏电极之间流动。通过控制施加到所述栅电极的电压，在所述基底区域的位于所述沟槽的一侧上的部分中提供所述反型沟道区域。所述反型半导体开关元件还包括：具有所述第二导电类型的多个深层。每个深层被设置在所述基底区域之下的所述漂移层的上方部分中，具有比所述沟槽深的深度，并且沿着与所述第一方向交叉的第二方向延伸。每个深层具有上方部分和下方部分。所述上方部分的宽度比所述下方部分的宽度窄。
在上述器件中，由于上方部分的宽度小于下方部分的宽度，当对栅电极施加栅电压时扩展深层的上方部分周围的沟道宽度，以形成深层的上方部分周围的沟道。由此，JFET区域的宽度比深层的宽度恒定的情况更宽。在该情况下，JFET电阻被减小且导通状态电阻也被减小。
可选择地，每个深层的宽度可以随着深层的深度变浅而以阶梯的方式减小。
可选择地，每个深层的宽度可以随着深层的深度变浅而逐渐减小。
可选择地，反型半导体开关元件可以进一步包括：具有第一导电类型的电流扩散层。电流扩散层设置在多个深层之间的漂移层中，并且电流扩散层具有比位于深层下方的漂移层更高的杂质浓度。由于电流扩散层具有低电阻，所以扩展了电流扩散层中的电流在其中流动的区域，从而极大地减小了导通状态电阻。
进一步地，沟槽的底部可以比电流扩散层更深。在该情况下，沟槽到达漂移层，该漂移层具有相对低的杂质浓度，以便减小电场集中。因此，器件保护了栅极绝缘薄膜使其不被电场集中损坏。
可选择地，电流扩散层在深度方向上可以具有杂质浓度分布，并且电流扩散层的杂质浓度随着电流扩散层的深度变浅而增大。在该情况下，由于电流扩散层的下方部分具有相对低的杂质浓度，所以沟槽的底部被设置在具有低杂质浓度的电流扩散层的下方部分。因此，在栅极绝缘膜处的电场集中被减小。另一方面，因为电流扩散层的上方部分具有相对高的杂质浓度，所以扩展了电流扩散层中的电流在其中流动的具有低电阻的区域。因此，减小了导通状态电阻。在该情况下，防止了对栅极绝缘膜的损坏，并且减小了导通状态电阻。
根据本公开内容的第二方面，一种制造碳化硅半导体器件的方法包括：在衬底上形成漂移层，其中所述衬底由碳化硅制成并且具有第一导电类型或第二导电类型，并且所述漂移层由碳化硅制成，具有第一导电类型，且具有低于所述衬底的杂质浓度；在所述漂移层的表面上形成第一掩模之后，通过所述第一掩模在所述漂移层的表面上注入离子而在所述漂移层的表面部分中形成具有所述第二导电类型的多个深层；在所述深层和所述漂移层上形成具有所述第二导电类型并且由碳化硅制成的基底区域；通过在所述基底区域的表面上注入第一导电类型杂质而在所述基底区域的表面部分中形成源极区域，其中所述源极区域具有高于所述漂移层的杂质浓度，具有所述第一导电类型，并且由碳化硅制成；通过在所述基底区域的表面上注入第二导电类型杂质而在所述基底区域的另一表面部分中形成接触区域，其中所述接触区域具有高于所述基底区域的杂质浓度，具有所述第二导电类型，并且由碳化硅制成；在所述源极区域的表面上形成沟槽以穿透所述基底区域并且到达所述漂移层，其中所述沟槽比每个深层浅并且具有作为纵向方向的第一方向；在所述沟槽的内壁上形成栅极绝缘膜；在所述沟槽中的所述栅极绝缘膜上形成栅电极；形成将要经由所述源极区域和所述接触区域与所述基底区域电耦合的源电极；以及在所述衬底的背侧上形成漏电极。每个深层被设置在所述基底区域之下的所述漂移层的上方部分中，具有比所述沟槽深的深度，并且沿着与所述第一方向交叉的第二方向延伸。每个深层具有上方部分和下方部分，并且所述上方部分的宽度窄于所述下方部分的宽度。
在上述方法中，由于上方部分的宽度窄于下方部分的宽度，当对栅电极施加栅电压时扩展深层的上方部分周围的沟道宽度，以形成深层的上方部分周围的沟道。由此，JFET区域的宽度比深层的宽度恒定的情况更宽。在该情况下，JFET电阻被减小且导通状态电阻也被减小。
可选择地，形成深层可以包括：在漂移层的表面上形成第二掩模；部分地打开第二掩模；通过第二掩模在漂移层的表面上注入第二导电类型杂质，以形成每个深层的第一区域；在漂移层的表面上形成第三掩模；部分地打开第三掩模；并且通过第三掩模在漂移层的表面上注入第二导电类型杂质，以形成每个深层的第二区域。第二区域位于第一区域之上，并且第二区域的宽度比第一区域的宽度窄。
可选择地，形成深层可以包括：在漂移层的表面上形成第三掩模；部分地打开第三掩模；通过第三掩模在漂移层的表面上注入第二导电类型杂质，以形成每个深层的第二区域；扩展第三掩模的开口以便形成具有与每个深层的第一区域相对应的开口的第二掩模；并且通过第二掩模在漂移层的表面上注入第二导电类型杂质，以形成每个深层的第一区域。第二区域位于第一区域之上，并且第二区域的宽度比第一区域的宽度窄。
此外，用于制造碳化硅半导体器件的方法可以进一步包括：在多个深层之间的漂移层中形成具有第一导电类型的电流扩散层。电流扩散层具有比位于较深层下方的漂移层更高的杂质浓度。在形成漂移层之后并且在形成电流扩散层之前执行第二导电类型杂质的注入以形成每个深层的第一区域，以便将每个深层的第一区域嵌入到漂移层中，并且在形成电流扩散层之后执行第二导电类型杂质的注入以形成每个深层的第二区域，从而将每个深层的第二区域嵌入到电流扩散层中。
尽管已经参考其实施例对本公开内容进行了介绍，但是应当理解本公开内容不限于所述实施例和构造。本公开内容旨在覆盖各种变型和等价布置。此外，尽管优选各种组合和配置，但是其他组合和配置，包括更多、更少或仅有单个元件也都落入本公开内容的精神和范围之内。

Claims (10)

1.一种碳化硅半导体器件，包括：
反型半导体开关元件，
其中所述反型半导体开关元件包括：
衬底（1），其具有第一导电类型或第二导电类型并且由碳化硅制成；
漂移层（2），其设置在所述衬底（1）上，具有低于所述衬底（1）的杂质浓度，具有所述第一导电类型，并且由碳化硅制成；
基底区域（3），其设置在所述漂移层（2）上，具有所述第二导电类型，并且由碳化硅制成；
源极区域（4），其设置在所述基底区域（3）的上方部分中，具有高于所述漂移层（2）的杂质浓度，具有所述第一导电类型，并且由碳化硅制成；
接触区域（5），其设置在所述基底区域（3）的另一上方部分中，具有高于基底层（3）的杂质浓度，具有所述第二导电类型，并且由碳化硅制成；
沟槽（6），其从所述源极区域（4）的表面延伸以穿透所述基底区域（3），并且具有作为纵向方向的第一方向；
栅极绝缘膜（8），其设置在所述沟槽（6）的内壁上；
栅电极（9），其设置在所述沟槽（6）中的所述栅极绝缘膜（8）上；
源电极（11），其与所述源极区域（4）和所述基底区域（3）电耦合；以及
漏电极（13），其设置在所述衬底（1）的背侧上，
其中所述反型半导体开关元件被配置为使电流经由所述源极区域（4）、反型沟道区域和所述漂移层（2）在所述源电极（11）和所述漏电极（13）之间流动，
其中通过控制施加到所述栅电极（9）的电压，在所述基底区域（3）的位于所述沟槽（6）的一侧上的部分中提供所述反型沟道区域，
其中所述反型半导体开关元件还包括：具有所述第二导电类型的多个深层（10），
其中每个深层（10）被设置在所述基底区域（3）之下的所述漂移层（2）的上方部分中，具有比所述沟槽（6）深的深度，并且沿着与所述第一方向交叉的第二方向延伸，
其中每个深层（10）具有上方部分（10b）和下方部分（10a），并且
其中，所述上方部分（10b）的宽度比所述下方部分（10a）的宽度窄。
2.根据权利要求1所述的碳化硅半导体器件，
其中每个深层（10）的宽度随着所述深层（10）的深度变浅而以阶梯式的方式减小。
3.根据权利要求1所述的碳化硅半导体器件，
其中每个深层（10）的宽度随着所述深层（10）的深度变浅而逐渐减小。
4.根据权利要求1至3中的任一项所述的碳化硅半导体器件，
其中所述反型半导体开关元件进一步包括具有所述第一导电类型的电流扩散层（2a），
其中所述电流扩散层（2a）被设置在所述多个深层之间的所述漂移层（2）中，并且
其中所述电流扩散层（2a）的杂质浓度高于位于较深层（10）之下的所述漂移层（2）的杂质浓度。
5.根据权利要求4所述的碳化硅半导体器件，
其中所述沟槽（6）的底部比所述电流扩散层（2a）深。
6.根据权利要求4或5所述的碳化硅半导体器件，
其中所述电流扩散层（2a）在深度方向上具有杂质浓度分布，并且
其中所述电流扩散层（2a）的所述杂质浓度随着使所述电流扩散层（2a）的深度变浅而增大。
7.一种制造碳化硅半导体器件的方法，包括：
在衬底（1）上形成漂移层（2），其中所述衬底（1）由碳化硅制成并且具有第一导电类型或第二导电类型，并且所述漂移层（2）由碳化硅制成，具有第一导电类型，且具有低于所述衬底（1）的杂质浓度；
在所述漂移层（2）的表面上形成第一掩模之后，通过所述第一掩模在所述漂移层（2）的表面上注入离子而在所述漂移层（2）的表面部分中形成具有所述第二导电类型的多个深层（10）；
在所述深层（10）和所述漂移层（2）上形成具有所述第二导电类型并且由碳化硅制成的基底区域（3）；
通过在所述基底区域（3）的表面上注入第一导电类型杂质而在所述基底区域（3）的表面部分中形成源极区域（4），其中所述源极区域（4）具有高于所述漂移层（2）的杂质浓度，具有所述第一导电类型，并且由碳化硅制成；
通过在所述基底区域（3）的表面上注入第二导电类型杂质而在所述基底区域（3）的另一表面部分中形成接触区域（5），其中所述接触区域（5）具有高于所述基底区域（3）的杂质浓度，具有所述第二导电类型，并且由碳化硅制成；
在所述源极区域（4）的表面上形成沟槽（6）以穿透所述基底区域（3）并且到达所述漂移层（2），其中所述沟槽（6）比每个深层（10）浅并且具有作为纵向方向的第一方向；
在所述沟槽（6）的内壁上形成栅极绝缘膜（8）；
在所述沟槽（6）中的所述栅极绝缘膜（8）上形成栅电极（9）；
形成将要经由所述源极区域（4）和所述接触区域（5）与所述基底区域（3）电耦合的源电极（11）；以及
在所述衬底（1）的背侧上形成漏电极（13），
其中每个深层（10）被设置在所述基底区域（3）之下的所述漂移层（2）的上方部分中，具有比所述沟槽（6）深的深度，并且沿着与所述第一方向交叉的第二方向延伸，
其中每个深层（10）具有上方部分（10b）和下方部分（10a），并且
其中，所述上方部分（10b）的宽度小于所述下方部分（10a）的宽度。
8.根据权利要求7所述的制造碳化硅半导体器件的方法，
其中形成所述深层（10）包括：
在所述漂移层（2）的表面上形成第二掩模（20），
部分地打开所述第二掩模（20），
通过所述第二掩模（20）在所述漂移层（2）的表面上注入第二导电类型杂质，以形成每个深层（10）的第一区域（10a），
在所述漂移层（2）的表面上形成第三掩模（21），
部分地打开第三掩模；以及
通过所述第三掩模（21）在所述漂移层（2）的表面上注入第二导电类型杂质，以形成每个深层（10）的第二区域（10b），
其中所述第二区域（10b）位于所述第一区域（10a）之上，并且
其中所述第二区域（10b）的宽度小于所述第一区域（10a）的宽度。
9.根据权利要求7所述的制造碳化硅半导体器件的方法，
其中形成所述深层（10）包括：
在所述漂移层（2）的表面上形成第三掩模（21）；
部分地打开所述第三掩模（21）；
通过所述第三掩模（21）在所述漂移层（2）的表面上注入第二导电类型杂质，以形成每个深层（10）的第二区域（10b）；
扩展所述第三掩模（21）的开口，以便形成具有与每个深层（10）的第一区域（10a）相对应的开口的第二掩模（20）；以及
通过所述第二掩模（20）在所述漂移层（2）的表面上注入第二导电类型杂质，以形成每个深层（10）的所述第一区域（10a），
其中所述第二区域（10b）位于所述第一区域（10a）之上，并且
其中所述第二区域（10b）的宽度小于所述第一区域（10a）的宽度。
10.根据权利要求8所述的制造碳化硅半导体器件的方法，进一步包括：
在所述多个深层之间的所述漂移层（2）中形成具有所述第一导电类型的电流扩散层（2a），
其中所述电流扩散层（2a）的杂质浓度高于位于较深层（10）之下的所述漂移层（2）的杂质浓度，
其中在形成所述漂移层（2）之后并且在形成所述电流扩散层（2a）之前执行所述第二导电类型杂质的注入以形成每个深层（10）的所述第一区域（10a），从而使得每个深层（10）的所述第一区域（10a）嵌入在所述漂移层（2）中，并且
其中在形成所述电流扩散层（2a）之后执行所述第二导电类型杂质的注入以形成每个深层（10）的所述第二区域（10b），从而使得每个深层（10）的所述第二区域（10b）嵌入到所述电流扩散层（2a）中。
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