JP2022139077A - 電界効果トランジスタ - Google Patents

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Abstract

【課題】ｐ型ディープ層を有する電界効果トランジスタにおいて、チャネル抵抗を低減する。【解決手段】 電界効果トランジスタ（１０）であって、複数のｐ型ディープ層（３６）を有する。前記ｐ型ディープ層は、ボディ層（３４）から下側に突出しており、上側から半導体基板（１２）を見たときにトレンチ（１４）に対して交差するように伸びており、前記ボディ層の下側に位置する前記トレンチの側面及び底面でゲート絶縁膜（１６）に接している。前記各ｐ型ディープ層が、低濃度領域（３６ａ）と高濃度領域（３６ｂ）を有している。前記各低濃度領域が、前記ボディ層に対して下側から接しており、前記ボディ層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接している。各高濃度領域が、対応する前記低濃度領域に対して下側から接している。【選択図】図４

Description

本明細書に開示の技術は、電界効果トランジスタに関する。
特許文献１には、トレンチゲート型の電界効果トランジスタが開示されている。この電界効果トランジスタは、ボディ層から下側に突出する複数のｐ型ディープ層を有している。各ｐ型ディープ層は、上側から半導体基板を見たときにトレンチに対して交差するように伸びている。各ｐ型ディープ層は、ボディ層からトレンチの底面よりも下側まで伸びている。特許文献１に開示の電界効果トランジスタの一例では、各ｐ型ディープ層は、ボディ層の下側に位置するトレンチの側面及びトレンチの底面でゲート絶縁膜に接している。各ｐ型ディープ層は、ボディ層よりも高いｐ型不純物濃度を有している。また、電界効果トランジスタは、ボディ層及び各ｐ型ディープ層に接するｎ型のドリフト層を有している。この電界効果トランジスタがオフすると、ボディ層からドリフト層内に空乏層が広がる。ドリフト層内に広がる空乏層によって、ソース－ドレイン間の電圧が保持される。また、この電界効果トランジスタがオフすると、各ディープｐ層からもドリフト層内に空乏層が広がる。各ディープｐ層がトレンチの底面でゲート絶縁膜に接しているので、各ディープｐ層から広がる空乏層によってトレンチの底面の周辺のドリフト層が空乏化される。このように、各ディープｐ層からトレンチの底面の周辺に広がる空乏層によって、トレンチの底面の周辺のゲート絶縁膜及びドリフト層で電界集中が生じることが抑制される。したがって、この電界効果トランジスタは、高い耐圧を有する。
特開２００９－１９４０６５号公報
特許文献１の電界効果トランジスタにおいて、ゲート電極に閾値以上の電位を印加すると、ゲート絶縁膜近傍のボディ層にチャネルが形成され、チャネルによってソース層とドリフト層が接続される。したがって、ソース層からチャネルを介してドリフト層へ電子が流れる。ボディ層の下側にディープ層が設けられている範囲では、ディープ層がゲート絶縁膜に接している。ディープ層がボディ層よりも高いｐ型不純物濃度を有するので、ディープ層にはチャネルが形成されない。したがって、ボディ領域に形成されたチャネル内を流れる電子は、ディープ層を避けてドリフト層へ向かって流れる。このように、特許文献１の電界効果トランジスタでは、チャネルが形成される範囲が狭く、チャネル抵抗が高いという問題を有している。本明細書では、ｐ型ディープ層を有する電界効果トランジスタにおいて、チャネル抵抗を低減する技術を提案する。
本明細書が開示する電界効果トランジスタは、上面にトレンチが設けられた半導体基板と、前記トレンチの内面を覆うゲート絶縁膜と、前記トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、を有する。前記半導体基板が、前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース層と、前記ソース層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接するｐ型のボディ層と、複数のｐ型ディープ層と、ドリフト層を有する。前記複数のｐ型ディープ層のそれぞれは、前記ボディ層から下側に突出しており、上側から前記半導体基板を見たときに前記トレンチに対して交差するように伸びており、前記ボディ層から前記トレンチの底面よりも下側まで伸びており、前記ボディ層の下側に位置する前記トレンチの前記側面及び前記トレンチの前記底面で前記ゲート絶縁膜に接している。前記ドリフト層は、前記複数のｐ型ディープ層の間の間隔領域と前記複数のｐ型ディープ層の下側の領域に跨って分布しており、前記複数のｐ型ディープ層の下面に接しているｎ型層である。前記間隔領域内の前記ドリフト層が、前記ボディ層の下面及び前記複数のｐ型ディープ層の側面に接しており、前記ボディ層の下側に位置する前記トレンチの前記側面及び前記トレンチの前記底面で前記ゲート絶縁膜に接している。前記各ｐ型ディープ層が、低濃度領域と、前記低濃度領域及び前記ボディ層よりもｐ型不純物濃度が高い高濃度領域を有している。前記各低濃度領域が、前記ボディ層に対して下側から接しており、前記ボディ層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接している。前記各高濃度領域が、対応する前記低濃度領域に対して下側から接している。
この電界効果トランジスタの各ｐ型ディープ層は、低濃度領域と高濃度領域を有している。高濃度領域は低濃度領域よりも下側（すなわち、ドリフト層に近い側）に配置されている。このため、この電界効果トランジスタがオフすると、高濃度領域からドリフト層に空乏層が広がる。高濃度領域から広がる空乏層によってトレンチの底面の周辺が空乏化される。これによって、トレンチの底面の周辺のゲート絶縁膜及びドリフト層で電界集中が生じることが抑制される。したがって、この電界効果トランジスタでは、高い耐圧が得られる。また、低濃度領域は、ボディ層の下側でゲート絶縁膜に接している。したがって、電界効果トランジスタがオンするときには、ボディ層だけでなく、ｐ型不純物濃度が低い低濃度領域（すなわち、ｐ型ディープ層の一部）にもチャネルが形成される。このように、低濃度領域にチャネルが形成されることで、チャネルが広くなる。したがって、この電界効果トランジスタでは、低いチャネル抵抗が得られる。以上に説明したように、この電界効果トランジスタの構造によれば、ｐ型ディープ層によって高い耐圧を実現しながら、低濃度領域によって低いチャネル抵抗を実現することができる。
ＭＯＳＦＥＴ１０の断面斜視図（ｐ型ディープ層３６を含まないｘｚ断面を示す図）。 ソース電極２２と層間絶縁膜２０を省略したＭＯＳＦＥＴ１０の断面斜視図。 半導体基板１２を上から見たときのトレンチ１４とｐ型ディープ層３６の配置を示す平面図。 ＭＯＳＦＥＴ１０の断面斜視図（ｐ型ディープ層３６を含むｘｚ断面を示す図）。 最大定格電圧を印加したときにおけるｐ型ディープ層３６内の空乏層の分布を示す断面図。 トレンチ１４とｐ型ディープ層３６との交差部の断面斜視図。 変形例のＭＯＳＦＥＴの断面斜視図（ｐ型ディープ層３６を含むｘｚ断面を示す図）。
本明細書が開示する一例の電界効果トランジスタでは、前記各低濃度領域が前記トレンチの前記底面で前記ゲート絶縁膜に接していてもよい。
この構成によれば、トレンチの底面にもチャネルが形成されるので、チャネル抵抗をより低減できる。
本明細書が開示する一例の電界効果トランジスタでは、前記トレンチの下側の前記各低濃度領域の厚みが２００ｎｍ以上であってもよい。
この構成によれば、トレンチ及び低濃度領域を形成するときに誤差が生じても、トレンチの下側に低濃度領域を確実に形成することができる。
本明細書が開示する一例の電界効果トランジスタでは、前記各低濃度領域のｐ型不純物濃度が前記ボディ層のｐ型不純物濃度よりも低くてもよい。
ボディ層のｐ型不純物濃度はゲート閾値に影響する一方で、各低濃度領域のｐ型不純物濃度はゲート閾値にほとんど影響しない。したがって、各低濃度領域のｐ型不純物濃度を、ボディ層のｐ型不純物濃度よりも低くしても問題は生じない。また、各低濃度領域のｐ型不純物濃度を、ボディ層のｐ型不純物濃度よりも低くすることで、各低濃度領域に形成されるチャネルの抵抗を低減することができる。
本明細書が開示する一例の電界効果トランジスタでは、オフ状態の前記電界効果トランジスタに最大定格の電圧が印加されたときに、前記各低濃度領域に非空乏化領域が残存し、前記非空乏化領域によって前記各高濃度領域と前記ボディ層が接続されていてもよい。
この構成によれば、オフ状態において各高濃度領域がフローティングしない。したがって、電界効果トランジスタがオフ状態からオン状態に切り換わるときに、各高濃度領域からドリフト層へ伸びている空乏層が素早く縮小する。したがって、電界効果トランジスタが素早くターンオンすることができる。
図１、２に示す実施形態のＭＯＳＦＥＴ１０（metal-oxide-semiconductor field effect transistor）は、半導体基板１２を有している。以下では、半導体基板１２の厚み方向をｚ方向といい、半導体基板１２の上面１２ａに平行な一方向（ｚ方向に直交する一方向）をｘ方向といい、ｘ方向及びｚ方向に直交する方向をｙ方向という。半導体基板１２は、炭化シリコン（すなわち、ＳｉＣ）により構成されている。なお、半導体基板１２がシリコン、窒化ガリウム等の他の半導体材料により構成されていてもよい。半導体基板１２の上面１２ａには、複数のトレンチ１４が設けられている。図２に示すように、複数のトレンチ１４は、上面１２ａにおいて、ｙ方向に沿って長く伸びている。複数のトレンチ１４は、ｘ方向に間隔を開けて配置されている。
図１、２に示すように、各トレンチ１４の内面（すなわち、側面と底面）は、ゲート絶縁膜１６によって覆われている。各トレンチ１４内に、ゲート電極１８が配置されている。各ゲート電極１８は、ゲート絶縁膜１６によって半導体基板１２から絶縁されている。図１に示すように、各ゲート電極１８の上面は、層間絶縁膜２０によって覆われている。半導体基板１２の上部に、ソース電極２２が設けられている。ソース電極２２は、各層間絶縁膜２０を覆っている。ソース電極２２は、層間絶縁膜２０によってゲート電極１８から絶縁されている。ソース電極２２は、層間絶縁膜２０が存在しない位置で、半導体基板１２の上面１２ａに接している。半導体基板１２の下部には、ドレイン電極２４が配置されている。ドレイン電極２４は、半導体基板１２の下面１２ｂの全域に接している。
図１、２に示すように、半導体基板１２は、複数のソース層３０、複数のコンタクト層３２、ボディ層３４、複数のｐ型ディープ層３６、ドリフト層３８、及び、ドレイン層４０を有している。
各ソース層３０は、高いｎ型不純物濃度を有するｎ型層である。各ソース層３０は、半導体基板１２の上面１２ａを部分的に含む範囲に配置されている。各ソース層３０は、ソース電極２２にオーミック接触している。各ソース層３０は、トレンチ１４の側面の最上部において、ゲート絶縁膜１６に接している。各ソース層３０は、ゲート絶縁膜１６を介してゲート電極１８に対向している。各ソース層３０はトレンチ１４の側面に沿ってｙ方向に長く伸びている。
各コンタクト層３２は、高いｐ型不純物濃度を有するｐ型層である。各コンタクト層３２は、半導体基板１２の上面１２ａを部分的に含む範囲に配置されている。各コンタクト層３２は、対応する２つのソース層３０の間に配置されている。各コンタクト層３２は、ソース電極２２にオーミック接触している。各コンタクト層３２は、ｙ方向に長く伸びている。
ボディ層３４は、コンタクト層３２よりも低いｐ型不純物濃度を有するｐ型層である。ボディ層３４は、複数のソース層３０及び複数のコンタクト層３２の下側に配置されている。ボディ層３４は、複数のソース層３０及び複数のコンタクト層３２に対して下側から接している。ボディ層３４は、ソース層３０の下側に位置するトレンチ１４の側面で、ゲート絶縁膜１６に接している。ボディ層３４は、ゲート絶縁膜１６を介してゲート電極１８に対向している。
各ｐ型ディープ層３６は、ボディ層３４の下面から下側に突出しているｐ型層である。図３に示すように半導体基板１２を上側から見たときに、各ｐ型ディープ層３６は、ｘ方向に長く伸びており、トレンチ１４に対して直交している。複数のｐ型ディープ層３６は、ｙ方向に間隔を開けて配置されている。図４に示すように、各ｐ型ディープ層３６は、ボディ層３４の下面から各トレンチ１４の底面よりも下側の深さまで伸びている。各ｐ型ディープ層３６は、ボディ層３４の下側に位置するトレンチ１４の側面でゲート絶縁膜１６に接している。また、各ｐ型ディープ層３６は、トレンチ１４の底面でゲート絶縁膜１６に接している。各ｐ型ディープ層３６は、ゲート絶縁膜１６を介してゲート電極１８に対向している。
各ｐ型ディープ層３６は、低濃度領域３６ａと高濃度領域３６ｂを有している。各低濃度領域３６ａのｐ型不純物濃度は、ボディ層３４のｐ型不純物濃度よりも低い。各高濃度領域３６ｂのｐ型不純物濃度は、ボディ層３４のｐ型不純物濃度よりも高い。例えば、各高濃度領域３６ｂのｐ型不純物濃度は、各低濃度領域３６ａのｐ型不純物濃度の２倍以上であってもよい。
各低濃度領域３６ａは、ボディ層３４に対して下側から接している。各低濃度領域３６ａは、ボディ層３４の下面から各トレンチ１４の底面よりも下側の深さまで伸びている。各低濃度領域３６ａは、ボディ層３４の下側に位置するトレンチ１４の側面でゲート絶縁膜１６に接している。また、各低濃度領域３６ａは、トレンチ１４の底面でゲート絶縁膜１６に接している。各低濃度領域３６ａは、ゲート絶縁膜１６を介してゲート電極１８に対向している。各トレンチ１４の下部における各低濃度領域３６ａの厚みは、２００ｎｍ以上である。
各高濃度領域３６ｂは、対応する低濃度領域３６ａに対して下側から接している。すなわち、各高濃度領域３６ｂとボディ層３４の間が対応する低濃度領域３６ａによって接続されている。各高濃度領域３６ｂは、ゲート絶縁膜１６に接していない。
ドリフト層３８は、ソース層３０よりも低いｎ型不純物濃度を有するｎ型層である。ドリフト層３８は、ボディ層３４及びｐ型ディープ層３６の下側に配置されている。図１、２に示すように、ドリフト層３８は、複数のｐ型ディープ層３６の間の間隔領域３９から複数のｐ型ディープ層３６の下側の領域に跨って分布している。ドリフト層３８は、各間隔領域３９内において、ボディ層３４の下面に接している。ドリフト層３８は、各間隔領域３９内において、各ｐ型ディープ層３６の側面（すなわち、低濃度領域３６ａの側面と高濃度領域３６ｂの側面）に接している。ドリフト層３８は、各間隔領域３９内において、ゲート絶縁膜１６に接している。すなわち、各間隔領域３９内のドリフト層３８は、ボディ層３４の下側に位置するトレンチ１４の側面とトレンチ１４の底面でゲート絶縁膜１６に接している。ドリフト層３８は、各ｐ型ディープ層３６の下面（すなわち、高濃度領域３６ｂの下面）に接している。
ドレイン層４０は、ドリフト層３８よりも高いｎ型不純物濃度を有するｎ型層である。ドレイン層４０は、ドリフト層３８に対して下側から接している。ドレイン層４０は、半導体基板１２の下面１２ｂを含む範囲に配置されている。ドレイン層４０は、ドレイン電極２４にオーミック接触している。
ＭＯＳＦＥＴ１０は、ドレイン電極２４にソース電極２２よりも高い電位が印加された状態で使用される。各ゲート電極１８にゲート閾値以上の電位が印加されると、ゲート絶縁膜１６の近傍のボディ層３４にチャネルが形成される。チャネルによって、ソース層３０とドリフト層３８が接続される。このため、ソース層３０からチャネルとドリフト層３８を経由してドレイン層４０へ電子が流れる。すなわち、ＭＯＳＦＥＴ１０がオンする。各ゲート電極１８の電位をゲート閾値以上の値からゲート閾値未満の値へ引き下げると、チャネルが消失し、電子の流れが停止する。すなわち、ＭＯＳＦＥＴ１０がオフする。
次に、ＭＯＳＦＥＴ１０をオフするときの動作について、より詳細に説明する。チャネルが消失すると、ボディ層３４とドリフト層３８の界面のｐｎ接合に逆電圧が印加される。したがって、ボディ層３４からドリフト層３８へ空乏層が広がる。また、各ｐ型ディープ層３６は、ボディ層３４と繋がっており、ボディ層３４と略同じ電位を有する。したがって、チャネルが消失すると、各ｐ型ディープ層３６とドリフト層３８の界面のｐｎ接合にも逆電圧が印加される。したがって、各ｐ型ディープ層３６からドリフト層３８へ空乏層が広がる。特に、各ｐ型ディープ層３６の下部を構成する高濃度領域３６ｂが高いｐ型不純物濃度を有するので、各高濃度領域３６ｂからドリフト層３８へ空乏層が素早く広範囲に広がる。各ｐ型ディープ層３６とトレンチ１４の交差部では、図４に示すように、トレンチ１４の下側にｐ型ディープ層３６（特に、高濃度領域３６ｂ）が存在している。したがって、トレンチ１４の下側の各高濃度領域３６ｂからトレンチ１４の底面の周辺のドリフト層３８（すなわち、間隔領域３９内のドリフト層３８）に空乏層が素早く広がる。これによって、トレンチ１４の底面近傍において電界集中が抑制される。また、ボディ層３４と各ｐ型ディープ層３６からドリフト層３８へ広がった空乏層によって、ドリフト層３８のほぼ全体が空乏化される。空乏化されたドリフト層３８によって、ドレイン電極２４とソース電極２２の間に印加される高電圧が保持される。
また、ＭＯＳＦＥＴ１０がオフするときに、各ｐ型ディープ層３６とドリフト層３８の各界面から各ｐ型ディープ層３６内へ空乏層が広がる。図５は、ＭＯＳＦＥＴ１０がオフしているときのｐ型ディープ層３６内の空乏層の分布を示している。図５において、斜線でハッチングされた領域は空乏層５０であり、ハッチングされていない領域は空乏化されていない領域（以下、非空乏化領域５２という）である。図５に示すように、空乏層５０は、ｐ型不純物濃度が高い高濃度領域３６ｂ内にはそれほど伸びず、ｐ型不純物濃度が低い低濃度領域３６ａ内に広く伸びる。オフ状態のＭＯＳＦＥＴ１０に最大定格の電圧がドレイン電極２４とソース電極２２の間に印加された場合であっても、図５に示すように、低濃度領域３６ａ内に非空乏化領域５２が残存し、低濃度領域３６ａ内の非空乏化領域５２によってボディ層３４と高濃度領域３６ｂが接続されている状態が維持される。したがって、ＭＯＳＦＥＴ１０のオフ状態において、高濃度領域３６ｂがフローティングすることは無く、高濃度領域３６ｂの電位が安定している。
次に、ＭＯＳＦＥＴ１０をオンするときの動作について、より詳細に説明する。上述したように、ゲート電極１８の電位をゲート閾値以上の値まで上昇させると、ボディ層３４に形成されたチャネルによってソース層３０とドリフト層３８が接続される。すると、ボディ層３４とドリフト層３８の間の電位差が小さくなる。すると、コンタクト層３２からボディ層３４にホールが流入するとともにコンタクト層３２からボディ層３４を介して高濃度領域３６ｂにホールが流入する。ボディ層３４にホールが流入することで、ボディ層３４からドリフト層３８に伸びている空乏層が縮小する。高濃度領域３６ｂにホールが流入することで、高濃度領域３６ｂからドリフト層３８に伸びている空乏層が縮小する。このように、ドリフト層３８に伸びている空乏層が縮小することで、ドリフト層３８の抵抗が低下する。このため、ソース層３０からチャネルとドリフト層３８を介してドレイン層４０へ電子が流れるようになる。すなわち、ＭＯＳＦＥＴ１０がオンする。ここで、図５を用いて上述したように、ＭＯＳＦＥＴ１０がオフしている状態では、低濃度領域３６ａ内の非空乏化領域５２によって高濃度領域３６ｂとボディ層３４が接続されている。すなわち、ＭＯＳＦＥＴ１０がオフしている状態では、高濃度領域３６ｂがフローティングしていない。したがって、ＭＯＳＦＥＴ１０がオンするときには、ボディ層３４から低濃度領域３６ａ内の非空乏化領域５２を介して高濃度領域３６ｂへホールが流入し易い。このため、高濃度領域３６ｂからドリフト層３８に伸びている空乏層が短時間で縮小し、ドリフト層３８内に短時間で電子の流通経路が形成される。このため、ＭＯＳＦＥＴ１０のターンオン速度は速い。
また、上述したように、ゲート電極１８の電位をゲート閾値以上の値まで上昇させると、ボディ層３４にチャネルが形成される。実施形態のＭＯＳＦＥＴ１０では、低濃度領域３６ａが低いｐ型不純物濃度を有している。また、低濃度領域３６ａは、ゲート絶縁膜１６に接している。したがって、低濃度領域３６ａのゲート絶縁膜１６に接している範囲にも、チャネルが形成される。このように、ボディ層３４だけでなく低濃度領域３６ａにもチャネルが形成されるので、チャネルが広い。このため、ＭＯＳＦＥＴ１０のチャネル抵抗は低い。特に、低濃度領域３６ａは、トレンチ１４の側面だけでなく、トレンチ１４の底面でもゲート絶縁膜１６に接している。したがって、低濃度領域３６ａ内には、トレンチ１４の側面に沿う範囲だけでなく、トレンチ１４の底面に沿う範囲にもチャネルが形成される。このように低濃度領域３６ａ内にチャネルが形成されると、トレンチ１４とｐ型ディープ層３６の交差部において、図６に示すように電子が流れる。すなわち、ボディ層３４内では、矢印１００に示すように、トレンチ１４の側面に形成されるチャネルに沿って下方向に電子が流れる。低濃度領域３６ａに流入した電子は、矢印１０２に示すように、トレンチ１４の側面に形成されるチャネルに沿って低濃度領域３６ａ内を下方向に流れる。低濃度領域３６ａ内でトレンチ１４の下端まで達した電子は、矢印１０４に示すように、トレンチ１４の底面に形成されるチャネルに沿ってｙ方向に流れ、間隔領域３９内のドリフト層３８へ流れる。このように、ＭＯＳＦＥＴ１０の構造によれば、トレンチ１４の底面に沿ってチャネルが形成されるので、電子が流れる経路が拡大され、チャネル抵抗を効果的に低下させることができる。
また、ＭＯＳＦＥＴ１０では、低濃度領域３６ａのｐ型不純物濃度がボディ層３４のｐ型不純物濃度よりも低い。ボディ層３４のｐ型不純物濃度は、ＭＯＳＦＥＴ１０のゲート閾値と相関を有する。このため、ボディ層３４のｐ型不純物濃度を所定値以上に低くすることは困難である。他方、低濃度領域３６ａのｐ型不純物濃度がＭＯＳＦＥＴ１０のゲート閾値に与える影響はほとんど無いので、低濃度領域３６ａのｐ型不純物濃度をボディ層３４のｐ型不純物濃度よりも低くしても問題は生じない。また、低濃度領域３６ａのｐ型不純物濃度をボディ層３４のｐ型不純物濃度よりも低くすると、低濃度領域３６ａに形成されるチャネルの抵抗がボディ層３４に形成されるチャネルの抵抗よりも低くなる。したがって、ＭＯＳＦＥＴ１０全体のチャネル抵抗をより低減することができる。
以上に説明したように、実施形態のＭＯＳＦＥＴ１０の構造によれば、高い耐圧を実現できるとともに、低いチャネル抵抗を実現できる。実施形態のＭＯＳＦＥＴ１０と比較例のＭＯＳＦＥＴとを試作してその特性を測定した結果について説明する。なお、比較例のＭＯＳＦＥＴは、ｐ型ディープ層３６全体が高濃度領域３６ｂと同程度のｐ型不純物濃度を有している。実施形態のＭＯＳＦＥＴ１０と比較例のＭＯＳＦＥＴのいずれでも、ドレイン－ソース間耐圧は約１１００Ｖであった。また、実施形態のＭＯＳＦＥＴ１０ではオン抵抗が約１．００ｍΩｃｍ２であったのに対し、比較例のＭＯＳＦＥＴではオン抵抗が約１．１０ｍΩｃｍ２であった。この結果から計算すると、実施形態のＭＯＳＦＥＴ１０では、比較例のＭＯＳＦＥＴに対してチャネル抵抗を約５０％低減できたことが分かった。このように、実施形態のＭＯＳＦＥＴ１０の構造によれば、比較例のＭＯＳＦＥＴと同等の高い耐圧を維持しながら、比較例のＭＯＳＦＥＴよりもチャネル抵抗を低減できる。
また、上述したように、実施形態のＭＯＳＦＥＴ１０では、トレンチ１４の下側の低濃度領域３６ａの厚みが２００ｎｍ以上であった。低濃度領域３６ａを形成するときの誤差とトレンチ１４を形成するときの誤差によって、トレンチ１４の下側の低濃度領域３６ａの厚みには－２００ｎｍ～＋２００ｎｍ程度のばらつきが生じる。したがって、トレンチ１４の下側の低濃度領域３６ａの厚みを２００ｎｍ以上とすることで、製造誤差が生じた場合でも、トレンチ１４の下側に低濃度領域３６ａを確実に形成することができる。
なお、上述した実施形態では、低濃度領域３６ａのｐ型不純物濃度がボディ層３４のｐ型不純物濃度よりも低かった。しかしながら、低濃度領域３６ａのｐ型不純物濃度は、高濃度領域３６ｂのｐ型不純物濃度よりも低ければ、ボディ層３４のｐ型不純物濃度より高くてもよい。低濃度領域３６ａのｐ型不純物濃度がボディ層３４のｐ型不純物濃度より高くても、低濃度領域３６ａにチャネルが形成されれば、チャネル抵抗を低減することができる。
また、上述した実施形態では、低濃度領域３６ａがボディ層３４の下面からトレンチ１４の底面よりも下側まで伸びていた。しかしながら、図７に示すように、低濃度領域３６ａの下端がトレンチ１４の底面よりも上側に位置していてもよい。この構成では、トレンチ１４の底面に高濃度領域３６ｂが接しているので、トレンチ１４の底面にはチャネルが形成されない。しかしながら、この構成でも、低濃度領域３６ａのトレンチ１４の側面に隣接する範囲にはチャネルが形成される。したがって、従来のＭＯＳＦＥＴ（例えば、上述した比較例のＭＯＳＦＥＴ）よりもチャネルを拡大することができ、チャネル抵抗を低減することができる。
また、上述した実施形態では、各ｐ型ディープ層３６が各トレンチ１４に対して直交していたが、各ｐ型ディープ層３６が各トレンチ１４に対して斜めに交差していてもよい。
以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。
１０：ＭＯＳＦＥＴ、１２：半導体基板、１４：トレンチ、１６：ゲート絶縁膜、１８：ゲート電極、２０：層間絶縁膜、２２：ソース電極、２４：ドレイン電極、３０：ソース層、３２：コンタクト層、３４：ボディ層、３６：ｐ型ディープ層、３６ａ：低濃度領域、３６ｂ：高濃度領域、３８：ドリフト層、３９：間隔領域、４０：ドレイン層

Claims (5)

  1. 電界効果トランジスタ（１０）であって、
    上面にトレンチ（１４）が設けられた半導体基板（１２）と、
    前記トレンチの内面を覆うゲート絶縁膜（１６）と、
    前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極（１８）、
    を有し、
    前記半導体基板が、
    前記トレンチの側面で前記ゲート絶縁膜に接するｎ型のソース層（３０）と、
    前記ソース層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接するｐ型のボディ層（３４）と、
    前記ボディ層から下側に突出しており、上側から前記半導体基板を見たときに前記トレンチに対して交差するように伸びており、前記ボディ層から前記トレンチの底面よりも下側まで伸びており、前記ボディ層の下側に位置する前記トレンチの前記側面及び前記トレンチの前記底面で前記ゲート絶縁膜に接する複数のｐ型ディープ層（３６）と、
    前記複数のｐ型ディープ層の間の間隔領域（３９）と前記複数のｐ型ディープ層の下側の領域に跨って分布しており、前記複数のｐ型ディープ層の下面に接しているｎ型のドリフト層（３８）、
    を有し、
    前記間隔領域内の前記ドリフト層が、前記ボディ層の下面及び前記複数のｐ型ディープ層の側面に接しており、前記ボディ層の下側に位置する前記トレンチの前記側面及び前記トレンチの前記底面で前記ゲート絶縁膜に接しており、
    前記各ｐ型ディープ層が、低濃度領域（３６ａ）と、前記低濃度領域及び前記ボディ層よりもｐ型不純物濃度が高い高濃度領域（３６ｂ）を有しており、
    前記各低濃度領域が、前記ボディ層に対して下側から接しており、前記ボディ層の下側に位置する前記トレンチの前記側面で前記ゲート絶縁膜に接しており、
    前記各高濃度領域が、対応する前記低濃度領域に対して下側から接している、
    電界効果トランジスタ。
  2. 前記各低濃度領域が前記トレンチの前記底面で前記ゲート絶縁膜に接している、請求項１の電界効果トランジスタ。
  3. 前記トレンチの下側の前記各低濃度領域の厚みが２００ｎｍ以上である、請求項２の電界効果トランジスタ。
  4. 前記各低濃度領域のｐ型不純物濃度が前記ボディ層のｐ型不純物濃度よりも低い、請求項１～３のいずれか一項の電界効果トランジスタ。
  5. オフ状態の前記電界効果トランジスタに最大定格の電圧が印加されたときに、前記各低濃度領域に非空乏化領域（５２）が残存し、前記非空乏化領域によって前記各高濃度領域と前記ボディ層が接続されている、請求項１～４のいずれか一項の電界効果トランジスタ。
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