WO2024042814A1 - 電界効果トランジスタ - Google Patents

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WO2024042814A1
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insulating film
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秀史 高谷
Original Assignee
株式会社デンソー
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the technology disclosed in this specification relates to field effect transistors.
  • the field effect transistor disclosed in JP-A-2008-235546 has a trench-type gate electrode. Further, this field effect transistor has an n-type source layer, a p-type body layer, and a lower n-layer disposed below the body layer in a range in contact with the gate insulating film. When a predetermined potential is applied to the gate electrode, a channel is formed in the body layer, and the source layer and the lower n-layer are connected through the channel. This turns on the field effect transistor.
  • a current diffusion n-layer with a high n-type impurity concentration may be provided in a region adjacent to the body layer in the lower n-layer.
  • electrons flowing into the lower n-layer from the channel are laterally diffused within the current diffusion n-layer. Therefore, the current diffuses and flows more easily in the region below the current diffusion n layer of the lower n layer (so-called drift layer), and the on-resistance of the field effect transistor is reduced.
  • drift layer the region below the current diffusion n layer of the lower n layer
  • This specification proposes a technique for suppressing dielectric breakdown of a gate insulating film when a current diffusion n-layer is provided.
  • a field effect transistor disclosed in this specification includes a semiconductor substrate having a trench on an upper surface, a gate insulating film covering the inner surface of the trench, and a field effect transistor disposed within the trench and insulated from the semiconductor substrate by the gate insulating film. It has a gate electrode.
  • the semiconductor substrate includes an n-type source layer in contact with the gate insulating film, a p-type body layer in contact with the gate insulating film below the source layer, and a lower portion disposed below the body layer. It has n layers.
  • the lower n-layer includes a current diffusion n-layer that is in contact with the body layer from below, and an n-type impurity that is in contact with the current diffusion n-layer from below and has a lower level of n-type impurity than the current diffusion n-layer.
  • the n-type impurity concentration distribution in the current diffusion n layer in the depth direction of the semiconductor substrate is distributed so as to have a peak value.
  • the inner surface of the trench includes a side surface configured with a surface having a radius of curvature of 0.7 ⁇ m or more, and a concave curved surface connecting the side surface and the lower end of the trench and having a radius of curvature of less than 0.7 ⁇ m. It has a bottom connecting surface. A portion of the current diffusion n layer having the peak value is in contact with the gate insulating film on the side surface.
  • a high electric field is likely to be applied to the gate insulating film in the area covering the bottom connection surface. Therefore, if a highly concentrated n-layer is in contact with the gate insulating film covering the bottom connection surface, an excessively high electric field is likely to be applied to the gate insulating film in that range, resulting in dielectric breakdown of the gate insulating film. easy.
  • the portion of the current diffusion n layer having the peak value is in contact with the gate insulating film on the side surface of the trench.
  • the side surfaces of the trench are formed by relatively flat surfaces with a radius of curvature of 0.7 ⁇ m or more.
  • FIG. 2 is a cross-sectional perspective view of the MOSFET of Example 1.
  • FIG. 3 is an enlarged cross-sectional view of the upper part of the MOSFET of Example 1.
  • FIG. 3 is an enlarged cross-sectional view of the upper part of the MOSFET of Example 2.
  • FIG. 3 is an enlarged cross-sectional view of the upper part of the MOSFET of Example 3.
  • FIG. 4 is an enlarged cross-sectional view of the upper part of the MOSFET of Example 4.
  • FIG. 5 is an enlarged cross-sectional view of the upper part of the MOSFET of Example 5.
  • the current diffusion n layer does not need to be in contact with the gate insulating film at the bottom connection surface.
  • the field effect transistor described above may further include a bottom p-layer in contact with the gate insulating film at the lower end of the trench.
  • the electric field applied to the gate insulating film around the bottom end of the trench can be suppressed.
  • the bottom p layer may be in contact with the current diffusion n layer in a range that is in contact with the gate insulating film.
  • the current spreading n layer between the body layer and the bottom p layer may have a thickness of 0.1 ⁇ m or more.
  • the body layer and the bottom p layer can be reliably separated by the current diffusion n layer.
  • a MOSFET (metal-oxide-semiconductor field effect transistor) 10 shown in FIGS. 1 and 2 has a semiconductor substrate 12. Note that in FIGS. 1 and 2, the x direction is a direction parallel to the upper surface 12a of the semiconductor substrate 12, and the y direction is a direction parallel to the upper surface 12a and orthogonal to the x direction.
  • Semiconductor substrate 12 is made of SiC. However, the semiconductor substrate 12 may be made of other semiconductors such as Si and GaN.
  • a plurality of trenches 14 are provided on the upper surface 12a of the semiconductor substrate 12. Each trench 14 extends in the y direction on the upper surface 12a. The trenches 14 are arranged at intervals in the x direction.
  • each trench 14 is covered with a gate insulating film 16.
  • a gate electrode 18 is arranged within each trench 14 .
  • Gate electrode 18 is insulated from semiconductor substrate 12 by gate insulating film 16 .
  • the upper surface of the gate electrode 18 is covered with an interlayer insulating film 20.
  • a source electrode 22 is arranged on the top of the semiconductor substrate 12.
  • the source electrode 22 covers the upper surface 12a of the semiconductor substrate 12 and the interlayer insulating film 20.
  • Gate electrode 18 is insulated from source electrode 22 by interlayer insulating film 20 .
  • the lower surface 12b of the semiconductor substrate 12 is covered with a drain electrode 24.
  • the trench 14 has a side surface 14a, a bottom connection surface 14b, and a bottom surface 14c.
  • the side surface 14a is a flat surface (more specifically, a surface having a radius of curvature of 0.7 ⁇ m or more in cross section) extending along the depth direction (that is, the thickness direction) of the semiconductor substrate 12.
  • the bottom surface 14c is a surface extending substantially parallel to the top surface 12a of the semiconductor substrate 12, and constitutes the lower end of the trench 14.
  • the bottom connecting surface 14b is a concave curved surface connecting the lower end of the side surface 14a and the bottom surface 14c. In cross section, the radius of curvature of the bottom connecting surface 14b is less than 0.7 ⁇ m.
  • the semiconductor substrate 12 has a source layer 30, a body contact layer 32, a body layer 34, a bottom p layer 36, a connection p layer 38, and a bottom n layer 40.
  • the source layer 30 is an n-type layer and is in contact with the gate insulating film 16 at the upper end of the side surface 14a of the trench 14. Source layer 30 is in ohmic contact with source electrode 22 .
  • the body contact layer 32 is a p-type layer and is in ohmic contact with the source electrode 22 at a position adjacent to the source layer 30.
  • the body layer 34 is a p-type layer with a lower p-type impurity concentration than the body contact layer 32.
  • the body layer 34 is in contact with the source layer 30 and the body contact layer 32 from below.
  • the body layer 34 is in contact with the gate insulating film 16 below the source layer 30.
  • the body layer 34 is in contact with the gate insulating film 16 at the side surface 14a of the trench 14.
  • the bottom p layer 36 is a p-type layer and is in contact with the gate insulating film 16 at the bottom surface 14c of the trench 14.
  • the bottom p layer 36 extends along the bottom surface 14c of the trench 14 in the y direction.
  • connection p layer 38 is a p-type layer and protrudes downward from the body layer 34.
  • the connection p layer 38 extends linearly along the x direction when the semiconductor substrate 12 is viewed from above.
  • the connection p layer 38 extends to the depth of the bottom p layer 36 in the depth direction.
  • Connection p layer 38 connects body layer 34 and bottom p layer 36.
  • the lower n-layer 40 is arranged below the body layer 34. Lower n-layer 40 is separated from source layer 30 by body layer 34 . The lower n-layer 40 is distributed from the lower end of the body layer 34 to the lower surface 12b of the semiconductor substrate 12.
  • the lower n-layer 40 includes a current diffusion n-layer 40a, an electric field relaxation n-layer 40b, a drift layer 40c, a buffer layer 40d, and a drain layer 40e.
  • the current diffusion n-layer 40a is an n-type layer having a relatively high n-type impurity concentration.
  • Current diffusion n layer 40a is in contact with body layer 34 from below.
  • the current diffusion n layer 40a is in contact with the gate insulating film 16 below the body layer 34.
  • the electric field relaxation n-layer 40b is an n-type layer having a lower n-type impurity concentration than the current diffusion n-layer 40a.
  • the electric field relaxation n-layer 40b is in contact with the current diffusion n-layer 40a from below.
  • the electric field relaxation n-layer 40b is distributed from the lower end of the current diffusion n-layer 40a to a position below the bottom p-layer 36.
  • the electric field relaxation n layer 40b is in contact with the gate insulating film 16 below the current diffusion n layer 40a.
  • the electric field relaxation n layer 40b is in contact with the side and bottom surfaces of the bottom p layer 36.
  • the drift layer 40c is an n-type layer having a lower n-type impurity concentration than the electric field relaxation n-layer 40b.
  • the drift layer 40c is in contact with the electric field relaxation n layer 40b from below.
  • the buffer layer 40d is an n-type layer having a higher n-type impurity concentration than the drift layer 40c.
  • the buffer layer 40d is in contact with the drift layer 40c from below.
  • the drain layer 40e is an n-type layer having a higher n-type impurity concentration than the buffer layer 40d.
  • the drain layer 40e is in contact with the buffer layer 40d from below.
  • the drain layer 40e is in ohmic contact with the drain electrode 24.
  • the n-type impurity concentration is distributed in a normal distribution in the depth direction of the semiconductor substrate 12.
  • the n-type impurity concentration is distributed in the depth direction of the semiconductor substrate 12 so as to have a peak value nmax.
  • the region where the n-type impurity concentration is normally distributed so as to have the peak value nmax is the current diffusion n layer 40a.
  • the n-type impurity concentration is lower than that in the current diffusion n-layer 40a and is distributed at a substantially constant value.
  • the drift layer 40c the n-type impurity concentration is lower than that in the electric field relaxation n layer 40b and is distributed at a substantially constant value.
  • a portion of the current diffusion n layer 40a having the peak value nmax is in contact with the gate insulating film 16 on the side surface 14a of the trench 14 (ie, the surface with a radius of curvature of 0.7 ⁇ m or more).
  • the entire current diffusion n layer 40a is in contact with the gate insulating film 16 at the side surface 14a of the trench 14. That is, the current diffusion n layer 40a is not in contact with the gate insulating film 16 at the bottom connection surface 14b of the trench 14.
  • the electric field relaxation n layer 40b is in contact with the gate insulating film 16 in a range between the current diffusion n layer 40a and the bottom p layer 36.
  • the electric field relaxation n layer 40b is in contact with the gate insulating film 16 at the bottom connection surface 14b.
  • MOSFET 10 When the MOSFET 10 is used, a higher potential is applied to the drain electrode 24 than to the source electrode 22. Further, the potential of the gate electrode 18 is controlled independently from the potentials of the drain electrode 24 and the source electrode 22. When a potential higher than the gate threshold is applied to the gate electrode 18, a channel is formed in a region adjacent to the gate insulating film 16 in the body layer 34, and the source layer 30 and the current diffusion n-layer 40a are connected by the channel. Ru. Then, electrons flow from the source layer 30 to the drain layer 40e via the channel, the current diffusion n-layer 40a, the electric field relaxation n-layer 40b, the drift layer 40c, and the buffer layer 40d. This turns on MOSFET 10.
  • Current diffusion n-layer 40a has a relatively high n-type impurity concentration and therefore has low resistance. Therefore, electrons flowing into the current diffusion n-layer 40a from the channel tend to flow in the current diffusion n-layer 40a along the x direction. Therefore, in the drift layer 40c located below the current diffusion n-layer 40a, electrons flow toward the drain layer 40e in a state of being dispersed in the x direction. In this way, since electrons flow in a dispersed manner within the drift layer 40c, the on-resistance of the MOSFET 10 is low.
  • MOSFET 10 When the potential of the gate electrode 18 is lowered to a potential below the gate threshold, the channel disappears and the flow of electrons stops. That is, MOSFET 10 is turned off. Then, a depletion layer extends from the body layer 34 into the current diffusion n-layer 40a, the electric field relaxation n-layer 40b, and the drift layer 40c. The voltage between the drain electrode 24 and the source electrode 22 is maintained by the current diffusion n-layer 40a, the electric field relaxation n-layer 40b, and the depletion layer extending within the drift layer 40c. Further, when the MOSFET 10 is turned off, a depletion layer extends from the bottom p layer 36 to the surrounding electric field relaxation n layer 40b. The depletion layer extending from the bottom p-layer 36 suppresses electric field concentration near the bottom end of the trench 14.
  • the electric field relaxation n layer 40b with a low n-type impurity concentration is in contact with the gate insulating film 16 at the bottom connection surface 14b where electric field concentration tends to occur. This prevents an excessively high electric field from being applied to the gate insulating film 16 covering the bottom connection surface 14b, and suppresses dielectric breakdown of the gate insulating film 16 in this portion.
  • the current diffusion n layer 40a having a high n-type impurity concentration is connected to the gate insulating film 16 at the side surface 14a where electric field concentration is difficult to occur. Therefore, an excessively high electric field is prevented from being applied to the area of the gate insulating film 16 in contact with the current diffusion n-layer 40a, and dielectric breakdown of the gate insulating film 16 is suppressed in this area.
  • the on-resistance of the MOSFET 10 can be reduced by the current diffusion n layer 40a while suppressing dielectric breakdown of the gate insulating film 16.
  • the thickness of the current diffusion n layer 40a is thicker than that of MOSFET 10 of Example 1.
  • the other configurations of the MOSFET of the second embodiment are the same as those of the MOSFET 10 of the first embodiment.
  • Example 2 the lower end of the current diffusion n layer 40a is in contact with the gate insulating film 16 at the bottom connection surface 14b.
  • the portion of the current diffusion n layer 40a having the peak value nmax is in contact with the gate insulating film 16 at the side surface 14a. That is, the portion having the peak value nmax is not in contact with the gate insulating film 16 at the bottom connection surface 14b, and the portion of the current diffusion n layer 40a with a low n-type impurity concentration is not in contact with the gate insulating film 16 at the bottom connection surface 14b. are in contact with each other. Therefore, even with this configuration, the electric field applied to the portion of the gate insulating film 16 covering the bottom connection surface 14b can be suppressed.
  • the bottom p-layer 36 can be formed by ion-implanting p-type impurities into the bottom of the trench 14 before forming the gate electrode 18.
  • the bottom p layer 36 may be formed such that the bottom p layer 36 contacts the current diffusion n layer 40a from below in the range in contact with the gate insulating film 16.
  • the bottom p layer 36 is in contact with the gate insulating film 16 over the entire bottom connection surface 14b. Even with this configuration, the electric field applied to the gate insulating film 16 covering the bottom connection surface 14b can be reduced.
  • the thickness T of the current spreading n-layer 40a between the body layer 34 and the bottom p-layer 36 is set to the current spreading layer 40a when no voltage is applied to the MOSFET. It can be made thicker than the width W of the depletion layer generated in the n-layer 40a. Note that the width W of the depletion layer can be calculated using the following formula.
  • Vbi (kT/q) ⁇ ln(NaNd/ni 2 )
  • k the Boltzmann constant
  • T the temperature
  • Na the p-type impurity concentration of the body layer 34
  • ni the intrinsic carrier density
  • the thickness T should be 0.1 ⁇ m or more. I can do it.
  • the electric field relaxation n-layer 40b does not exist, and the drift layer 40c contacts the current diffusion n-layer 40a from below.
  • the other configurations of the MOSFET of the fourth embodiment are the same as those of the MOSFET 10 of the first embodiment.
  • a drift layer 40c having an even lower n-type impurity concentration than the electric field relaxation n layer 40b is in contact with the gate insulating film 16 at the bottom connection surface 14b. Therefore, the electric field applied to the gate insulating film 16 covering the bottom connection surface 14b can be suppressed more effectively.
  • the bottom p layer 36 does not exist.
  • the connection p layer 38 may not be provided.
  • the other configurations of the MOSFET of the fifth embodiment are the same as those of the MOSFET of the fourth embodiment. Even with this configuration, the electric field applied to the gate insulating film 16 covering the bottom connection surface 14b can be suppressed. Note that in Examples 1 and 2, the bottom p layer 36 may not be provided.
  • the electric field relaxation n-layers 40b of Examples 1 to 3 and the drift layers 40c of Examples 4 and 5 are examples of low concentration n-layers.

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Abstract

電流拡散ｎ層を設ける場合にゲート絶縁膜の絶縁破壊を抑制する。電界効果トランジスタであって、上面にトレンチを有する半導体基板と、ゲート絶縁膜と、ゲート電極を有する。前記半導体基板が、ｐ型のボディ層と、前記ボディ層の下側に配置されている下部ｎ層を有する。前記下部ｎ層が、前記ボディ層に対して下側から接している電流拡散ｎ層と、前記電流拡散ｎ層に対して下側から接しているとともに前記電流拡散ｎ層よりも低いｎ型不純物濃度を有する低濃度ｎ層を有する。前記トレンチの内面が、曲率半径が０．７μｍ以上の表面によって構成された側面と、前記側面と前記トレンチの下端とを接続しているとともに曲率半径が０．７μｍ未満の凹状の曲面によって構成された底部接続面を有する。前記電流拡散ｎ層のピーク値を有する部分が、前記側面において前記ゲート絶縁膜に接している。

Description

電界効果トランジスタ
（関連出願の相互参照）
　本出願は、２０２２年８月２６日に出願された日本特許出願特願２０２２－１３５２３７の関連出願であり、この日本特許出願に基づく優先権を主張するものであり、この日本特許出願に記載された全ての内容を、本明細書を構成するものとして援用する。
　本明細書に開示の技術は、電界効果トランジスタに関する。
　特開２００８－２３５５４６号公報に開示の電界効果トランジスタは、トレンチ型のゲート電極を有する。また、この電界効果トランジスタは、ゲート絶縁膜に接する範囲に、ｎ型のソース層と、ｐ型のボディ層と、ボディ層の下側に配置された下部ｎ層を有する。ゲート電極に所定の電位を印加すると、ボディ層にチャネルが形成され、チャネルにおってソース層と下部ｎ層が接続される。これによって、電界効果トランジスタがオンする。
　下部ｎ層内のボディ層に隣接する範囲に、ｎ型不純物濃度が高い電流拡散ｎ層が設けられる場合がある。この構成によれば、チャネルから下部ｎ層内に流入した電子が電流拡散ｎ層内で横方向に拡散する。したがって、下部ｎ層のうちの電流拡散ｎ層よりも下側の領域（いわゆる、ドリフト層）で電流が拡散して流れやすくなり、電界効果トランジスタのオン抵抗が低減される。しかしながら、電流拡散ｎ層を設けると、電流拡散ｎ層に隣接する範囲でゲート絶縁膜に高い電界が生じやすくなる。本明細書では、電流拡散ｎ層を設ける場合にゲート絶縁膜の絶縁破壊を抑制する技術を提案する。
　本明細書が開示する電界効果トランジスタは、上面にトレンチを有する半導体基板と、前記トレンチの内面を覆うゲート絶縁膜と、前記トレンチ内に配置されているとともに前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極を有する。前記半導体基板が、前記ゲート絶縁膜に接するｎ型のソース層と、前記ソース層の下側で前記ゲート絶縁膜に接するｐ型のボディ層と、前記ボディ層の下側に配置されている下部ｎ層、を有する。前記下部ｎ層が、前記ボディ層に対して下側から接している電流拡散ｎ層と、前記電流拡散ｎ層に対して下側から接しているとともに前記電流拡散ｎ層よりも低いｎ型不純物濃度を有する低濃度ｎ層、を有する。前記半導体基板の深さ方向における前記電流拡散ｎ層内のｎ型不純物濃度分布が、ピーク値を有するように分布している。前記トレンチの前記内面が、曲率半径が０．７μｍ以上の表面によって構成された側面と、前記側面と前記トレンチの下端とを接続しているとともに曲率半径が０．７μｍ未満の凹状の曲面によって構成された底部接続面、を有する。前記電流拡散ｎ層の前記ピーク値を有する部分が、前記側面において前記ゲート絶縁膜に接している。
　底部接続面を覆っている範囲のゲート絶縁膜には、高い電界が印加され易い。したがって、底部接続面を覆っている範囲のゲート絶縁膜に高濃度のｎ層が接していると、その範囲のゲート絶縁膜に過度に高い電界が印加され易くなり、ゲート絶縁膜が絶縁破壊し易い。これに対し、本明細書が開示する電界効果トランジスタでは、電流拡散ｎ層のピーク値を有する部分が、トレンチの側面においてゲート絶縁膜に接している。トレンチの側面は曲率半径が０．７μｍ以上の比較的フラットな表面によって構成されている。このため、トレンチの側面において電流拡散ｎ層のピーク値を有する部分がゲート絶縁膜に接していても、ゲート絶縁膜に印加される電界が過度に高くなることを防止できる。したがって、この電界効果トランジスタでは、ゲート絶縁膜が絶縁破壊し難い。
実施例１のＭＯＳＦＥＴの断面斜視図。 実施例１のＭＯＳＦＥＴの上部の拡大断面図。 実施例２のＭＯＳＦＥＴの上部の拡大断面図。 実施例３のＭＯＳＦＥＴの上部の拡大断面図。 実施例４のＭＯＳＦＥＴの上部の拡大断面図。 実施例５のＭＯＳＦＥＴの上部の拡大断面図。
　上述した電界効果トランジスタにおいては、前記電流拡散ｎ層が、前記底部接続面において前記ゲート絶縁膜に接していなくてもよい。
　この構成によれば、ゲート絶縁膜の絶縁破壊をより効果的に抑制することができる。
　上述した電界効果トランジスタは、前記トレンチの前記下端において前記ゲート絶縁膜に接する底部ｐ層をさらに有していてもよい。
　この構成によれば、トレンチの下端周辺においてゲート絶縁膜に加わる電界を抑制できる。
　上述した電界効果トランジスタは、前記底部ｐ層が、前記ゲート絶縁膜に接する範囲で前記電流拡散ｎ層に接していてもよい。前記ボディ層と前記底部ｐ層の間の前記電流拡散ｎ層の厚さが０．１μｍ以上であってもよい。
　この構成によれば、ボディ層と底部ｐ層を電流拡散ｎ層で確実に分離することができる。
　図１、２に示すＭＯＳＦＥＴ（metal-oxide-semiconductor field effect transistor）１０は、半導体基板１２を有している。なお、図１、２において、ｘ方向は半導体基板１２の上面１２ａに平行な一方向であり、ｙ方向は上面１２ａに平行でｘ方向に直交する方向である。半導体基板１２は、ＳｉＣによって構成されている。但し、半導体基板１２は、Ｓｉ、ＧａＮ等の他の半導体によって構成されていてもよい。半導体基板１２の上面１２ａには、複数のトレンチ１４が設けられている。各トレンチ１４は、上面１２ａにおいてｙ方向に伸びている。トレンチ１４は、ｘ方向に間隔を開けて配置されている。各トレンチ１４の内面は、ゲート絶縁膜１６によって覆われている。各トレンチ１４内に、ゲート電極１８が配置されている。ゲート電極１８は、ゲート絶縁膜１６によって半導体基板１２から絶縁されている。ゲート電極１８の上面は、層間絶縁膜２０によって覆われている。半導体基板１２の上部に、ソース電極２２が配置されている。ソース電極２２は、半導体基板１２の上面１２ａと層間絶縁膜２０を覆っている。ゲート電極１８は、層間絶縁膜２０によってソース電極２２から絶縁されている。半導体基板１２の下面１２ｂは、ドレイン電極２４によって覆われている。
　図２に示すように、トレンチ１４は、側面１４ａ、底部接続面１４ｂ、及び、底面１４ｃを有している。側面１４ａは、半導体基板１２の深さ方向（すなわち、厚さ方向）に沿って伸びる平坦面（より詳細には、断面における曲率半径が０．７μｍ以上である面）である。底面１４ｃは、半導体基板１２の上面１２ａと略平行に伸びる面であり、トレンチ１４の下端を構成している。底部接続面１４ｂは、側面１４ａの下端と底面１４ｃとを接続している凹状の曲面である。断面において、底部接続面１４ｂの曲率半径は０．７μｍ未満である。
　半導体基板１２は、ソース層３０、ボディコンタクト層３２、ボディ層３４、底部ｐ層３６、接続ｐ層３８、及び、下部ｎ層４０を有している。
　ソース層３０は、ｎ型層であり、トレンチ１４の側面１４ａの上端部においてゲート絶縁膜１６に接している。ソース層３０は、ソース電極２２にオーミック接触している。
　ボディコンタクト層３２は、ｐ型層であり、ソース層３０に隣接する位置でソース電極２２にオーミック接触している。
　ボディ層３４は、ボディコンタクト層３２よりもｐ型不純物濃度が低いｐ型層である。ボディ層３４は、ソース層３０とボディコンタクト層３２に対して下側から接している。ボディ層３４は、ソース層３０の下側でゲート絶縁膜１６に接している。ボディ層３４は、トレンチ１４の側面１４ａにおいてゲート絶縁膜１６に接している
　底部ｐ層３６は、ｐ型層であり、トレンチ１４の底面１４ｃにおいてゲート絶縁膜１６に接している。底部ｐ層３６は、トレンチ１４の底面１４ｃに沿ってｙ方向に沿って伸びている。
　接続ｐ層３８は、ｐ型層であり、ボディ層３４から下側に突出している。接続ｐ層３８は、半導体基板１２を上から見たときに、ｘ方向に沿って線状に伸びている。接続ｐ層３８は、深さ方向において底部ｐ層３６の深さまで伸びている。接続ｐ層３８は、ボディ層３４と底部ｐ層３６とを接続している。
　下部ｎ層４０は、ボディ層３４の下側に配置されている。下部ｎ層４０は、ボディ層３４によってソース層３０から分離されている。下部ｎ層４０は、ボディ層３４の下端の位置から半導体基板１２の下面１２ｂまで分布している。下部ｎ層４０は、電流拡散ｎ層４０ａ、電界緩和ｎ層４０ｂ、ドリフト層４０ｃ、バッファ層４０ｄ、及び、ドレイン層４０ｅを有している。
　電流拡散ｎ層４０ａは、比較的高いｎ型不純物濃度を有するｎ型層である。電流拡散ｎ層４０ａは、ボディ層３４に対して下側から接している。電流拡散ｎ層４０ａは、ボディ層３４の下側でゲート絶縁膜１６に接している。
　電界緩和ｎ層４０ｂは、電流拡散ｎ層４０ａよりも低いｎ型不純物濃度を有するｎ型層である。電界緩和ｎ層４０ｂは、電流拡散ｎ層４０ａに対して下側から接している。電界緩和ｎ層４０ｂは、電流拡散ｎ層４０ａの下端の位置から底部ｐ層３６よりも下側の位置まで分布している。電界緩和ｎ層４０ｂは、電流拡散ｎ層４０ａの下側でゲート絶縁膜１６に接している。電界緩和ｎ層４０ｂは、底部ｐ層３６の側面及び底面に接している。
　ドリフト層４０ｃは、電界緩和ｎ層４０ｂよりも低いｎ型不純物濃度を有するｎ型層である。ドリフト層４０ｃは、電界緩和ｎ層４０ｂに対して下側から接している。
　バッファ層４０ｄは、ドリフト層４０ｃよりも高いｎ型不純物濃度を有するｎ型層である。バッファ層４０ｄは、ドリフト層４０ｃに対して下側から接している。
　ドレイン層４０ｅは、バッファ層４０ｄよりも高いｎ型不純物濃度を有するｎ型層である。ドレイン層４０ｅは、バッファ層４０ｄに対して下側から接している。ドレイン層４０ｅは、ドレイン電極２４に対してオーミック接触している。
　図２に示すように、電流拡散ｎ層４０ａ内では、半導体基板１２の深さ方向においてｎ型不純物濃度が正規分布状に分布している。電流拡散ｎ層４０ａ内では、半導体基板１２の深さ方向においてｎ型不純物濃度がピーク値ｎｍａｘを有するように分布している。言い換えると、ｎ型不純物濃度がピーク値ｎｍａｘを有するように正規分布状に分布している領域が、電流拡散ｎ層４０ａである。電界緩和ｎ層４０ｂ内では、ｎ型不純物濃度が電流拡散ｎ層４０ａ内よりも低い値で略一定値で分布している。ドリフト層４０ｃ内では、ｎ型不純物濃度が電界緩和ｎ層４０ｂ内よりも低い値で略一定値で分布している。
　電流拡散ｎ層４０ａのピーク値ｎｍａｘを有する部分は、トレンチ１４の側面１４ａ（すなわち、曲率半径が０．７μｍ以上の表面）においてゲート絶縁膜１６に接している。実施例１では、電流拡散ｎ層４０ａの全体が、トレンチ１４の側面１４ａにおいてゲート絶縁膜１６に接している。すなわち、電流拡散ｎ層４０ａは、トレンチ１４の底部接続面１４ｂではゲート絶縁膜１６に接していない。電界緩和ｎ層４０ｂは、電流拡散ｎ層４０ａと底部ｐ層３６の間の範囲でゲート絶縁膜１６に接している。電界緩和ｎ層４０ｂは、底部接続面１４ｂにおいてゲート絶縁膜１６に接している。
　ＭＯＳＦＥＴ１０の使用時には、ドレイン電極２４にソース電極２２よりも高い電位が印加される。また、ゲート電極１８の電位は、ドレイン電極２４及びソース電極２２の電位から独立して制御される。ゲート電極１８にゲート閾値よりも高い電位が印加されると、ボディ層３４内のゲート絶縁膜１６に隣接する範囲にチャネルが形成され、チャネルによってソース層３０と電流拡散ｎ層４０ａとが接続される。すると、ソース層３０から、チャネル、電流拡散ｎ層４０ａ、電界緩和ｎ層４０ｂ、ドリフト層４０ｃ、バッファ層４０ｄを介してドレイン層４０ｅへ電子が流れる。これによって、ＭＯＳＦＥＴ１０がオンする。電流拡散ｎ層４０ａは、比較的高いｎ型不純物濃度を有しているので、低い抵抗を有している。したがって、チャネルから電流拡散ｎ層４０ａに流入した電子は、電流拡散ｎ層４０ａ内をｘ方向に沿って流れやすい。したがって、電流拡散ｎ層４０ａよりも下部に位置するドリフト層４０ｃ内では、電子がｘ方向に分散した状態でドレイン層４０ｅへ向かって流れる。このように、ドリフト層４０ｃ内を電子が分散して流れるので、ＭＯＳＦＥＴ１０のオン抵抗は低い。
　ゲート電極１８の電位をゲート閾値未満の電位に低下させると、チャネルが消失し、電子の流れが停止する。すなわち、ＭＯＳＦＥＴ１０がオフする。すると、ボディ層３４から電流拡散ｎ層４０ａ、電界緩和ｎ層４０ｂ、及び、ドリフト層４０ｃ内に空乏層が伸びる。電流拡散ｎ層４０ａ、電界緩和ｎ層４０ｂ、及び、ドリフト層４０ｃ内に広がる空乏層によって、ドレイン電極２４とソース電極２２の間の電圧が保持される。また、ＭＯＳＦＥＴ１０がオフすると、底部ｐ層３６からもその周囲の電界緩和ｎ層４０ｂに空乏層が伸びる。底部ｐ層３６から伸びる空乏層によって、トレンチ１４の下端近傍における電界集中が抑制される。
　電流拡散ｎ層４０ａと電界緩和ｎ層４０ｂが空乏化すると、ゲート絶縁膜１６に電界が加わる。ゲート絶縁膜１６が湾曲している部分では、電界が集中し易い。すなわち、底部接続面１４ｂを覆うゲート絶縁膜１６には、側面１４ａを覆うゲート絶縁膜１６よりも電界が集中し易い。他方、ゲート絶縁膜１６に接する空乏層内に存在する固定電荷の密度が高いと、ゲート絶縁膜１６に加わる電界が高くなる。すなわち、ゲート絶縁膜１６に接するｎ型層のｎ型不純物濃度が高いほど、ゲート絶縁膜１６に加わる電界が高くなる。本実施例では、電界集中が生じやすい底部接続面１４ｂにおいて、ｎ型不純物濃度が低い電界緩和ｎ層４０ｂがゲート絶縁膜１６に接している。これによって、底部接続面１４ｂを覆うゲート絶縁膜１６に過度に高い電界が加わることが防止され、この部分でゲート絶縁膜１６の絶縁破壊が抑制される。また、ｎ型不純物濃度が高い電流拡散ｎ層４０ａは電界集中が生じ難い側面１４ａにおいてゲート絶縁膜１６に接続されている。したがって、電流拡散ｎ層４０ａが接している範囲のゲート絶縁膜１６に過度に高い電界が加わることが防止され、この部分でゲート絶縁膜１６の絶縁破壊が抑制される。
　以上の通り、本実施例のＭＯＳＦＥＴ１０によれば、ゲート絶縁膜１６の絶縁破壊を抑制しながら、電流拡散ｎ層４０ａによってＭＯＳＦＥＴ１０のオン抵抗を低減することができる。
　図３に示す実施例２のＭＯＳＦＥＴでは、電流拡散ｎ層４０ａの厚さが実施例１のＭＯＳＦＥＴ１０よりも厚い。実施例２のＭＯＳＦＥＴのその他の構成は、実施例１のＭＯＳＦＥＴ１０と等しい。
　実施例２では、電流拡散ｎ層４０ａの下端部が底部接続面１４ｂにおいてゲート絶縁膜１６に接している。しかしながら、電流拡散ｎ層４０ａのうちのピーク値ｎｍａｘを有する部分は、側面１４ａにおいてゲート絶縁膜１６に接している。すなわち、ピーク値ｎｍａｘを有する部分は底部接続面１４ｂにおいてゲート絶縁膜１６に接しておらず、電流拡散ｎ層４０ａのうちのｎ型不純物濃度が低い部分が底部接続面１４ｂにおいてゲート絶縁膜１６に接している。したがって、この構成でも、底部接続面１４ｂを覆う部分のゲート絶縁膜１６に加わる電界を抑制することができる。
　底部ｐ層３６は、ゲート電極１８の形成前にトレンチ１４の底部にｐ型不純物をイオン注入することによって形成することができる。この場合、図４のように、ゲート絶縁膜１６に接する範囲において底部ｐ層３６が電流拡散ｎ層４０ａに対して下側から接するように底部ｐ層３６が形成されてもよい。この構成では、底部接続面１４ｂ全体において底部ｐ層３６がゲート絶縁膜１６に接している。この構成でも、底部接続面１４ｂを覆うゲート絶縁膜１６に加わる電界を低減することができる。
　なお、図４において、電流拡散ｎ層４０ａの厚さＴが薄すぎると、ボディ層３４と底部ｐ層３６の分離が不十分となり、ＭＯＳＦＥＴの特性が悪化する。ボディ層３４と底部ｐ層３６を確実に分離するために、ボディ層３４と底部ｐ層３６の間の電流拡散ｎ層４０ａの厚さＴを、ＭＯＳＦＥＴに電圧を印加していない状態において電流拡散ｎ層４０ａ内に生じる空乏層の幅Ｗよりも厚くすることができる。なお、空乏層の幅Ｗは、下記の数式により算出することができる。
　Ｗ＝（２εＶｂｉ／ｑＮｄ）－１／２
　なお、上式において、εは半導体基板１２の誘電率であり、Ｖｂｉはビルトインポテンシャルであり、ｑは電気素量であり、Ｎｄは電流拡散ｎ層４０ａのｎ型不純物濃度である。また、ビルトインポテンシャルＶｂｉは、下記の数式により算出することができる。
　Ｖｂｉ＝（ｋＴ／ｑ）×ｌｎ（ＮａＮｄ／ｎｉ２）
　なお、上式において、ｋはボルツマン定数であり、Ｔは温度であり、Ｎａはボディ層３４のｐ型不純物濃度であり、ｎｉは真性キャリア密度である。
　より具体的には、Ｎａ＝４×１０１７ｃｍ－３、Ｎｄ＝３×１０１７ｃｍ－３、ｎｉ＝１×１０－８ｃｍ－３の場合、厚さＴを０．１μｍ以上とすることができる。
　図５に示す実施例４のＭＯＳＦＥＴでは、電界緩和ｎ層４０ｂが存在せず、ドリフト層４０ｃが電流拡散ｎ層４０ａに対して下側から接している。実施例４のＭＯＳＦＥＴのその他の構成は、実施例１のＭＯＳＦＥＴ１０と等しい。実施例４では、電界緩和ｎ層４０ｂよりもさらにｎ型不純物濃度が低いドリフト層４０ｃが底部接続面１４ｂにおいてゲート絶縁膜１６に接している。したがって、底部接続面１４ｂを覆うゲート絶縁膜１６に加わる電界をより効果的に抑制できる。
　図６に示す実施例５のＭＯＳＦＥＴでは、底部ｐ層３６が存在しない。なお、この場合、接続ｐ層３８を設けなくてもよい。実施例５のＭＯＳＦＥＴのその他の構成は、実施例４のＭＯＳＦＥＴと等しい。この構成でも、底部接続面１４ｂを覆うゲート絶縁膜１６に加わる電界を抑制できる。なお、実施例１、２において、底部ｐ層３６を設けなくてもよい。
　実施例１～３の電界緩和ｎ層４０ｂと実施例４、５のドリフト層４０ｃは、低濃度ｎ層の一例である。
　以上、実施形態について詳細に説明したが、これらは例示にすぎず、請求の範囲を限定するものではない。請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。

Claims (4)

  1. 　電界効果トランジスタであって、
    　上面にトレンチを有する半導体基板と、
    　前記トレンチの内面を覆うゲート絶縁膜と、
    　前記トレンチ内に配置されており、前記ゲート絶縁膜によって前記半導体基板から絶縁されているゲート電極、
    　を有し、
    　前記半導体基板が、
    　前記ゲート絶縁膜に接するｎ型のソース層と、
    　前記ソース層の下側で前記ゲート絶縁膜に接するｐ型のボディ層と、
    　前記ボディ層の下側に配置されている下部ｎ層、
    　を有し、
    　前記下部ｎ層が、
    　前記ボディ層に対して下側から接している電流拡散ｎ層と、
    　前記電流拡散ｎ層に対して下側から接しており、前記電流拡散ｎ層よりも低いｎ型不純物濃度を有する低濃度ｎ層、
    　を有し、
    　前記半導体基板の深さ方向における前記電流拡散ｎ層内のｎ型不純物濃度分布が、ピーク値を有するように分布しており、
    　前記トレンチの前記内面が、
    　曲率半径が０．７μｍ以上の表面によって構成された側面と、
    　前記側面と前記トレンチの下端とを接続しており、曲率半径が０．７μｍ未満の凹状の曲面によって構成された底部接続面、
    　を有し、
    　前記電流拡散ｎ層の前記ピーク値を有する部分が、前記側面において前記ゲート絶縁膜に接している、
    　電界効果トランジスタ。
  2. 　前記電流拡散ｎ層が、前記底部接続面において前記ゲート絶縁膜に接していない、請求項１に記載の電界効果トランジスタ。
  3. 　前記トレンチの前記下端において前記ゲート絶縁膜に接する底部ｐ層をさらに有する、請求項１または２に記載の電界効果トランジスタ。
  4. 　前記底部ｐ層が、前記ゲート絶縁膜に接する範囲で前記電流拡散ｎ層に接しており、
    　前記ボディ層と前記底部ｐ層の間の前記電流拡散ｎ層の厚さが０．１μｍ以上である、
    　請求項３に記載の電界効果トランジスタ。
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