JP3405681B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係わ
り、特に横型ＭＯＳＦＥＴを備えた半導体装置に関す
る。
【０００２】
【従来の技術】従来、８Ｖ〜６０Ｖ程度の低耐圧におけ
るスイッチング用の半導体装置としては、横型ＭＯＳＦ
ＥＴが知られている。
【０００３】図４６はこの種の横型ＭＯＳＦＥＴの構成
を示す平面図であり、図４７は図４６の４７−４７線矢
視断面図である。この横型ＭＯＳＦＥＴでは、ｐ型半導
体基板１表面に選択的にｐ型ウェル層２が形成され、ｐ
型ウェル層２上に選択的にｎ型ドレイン層３が形成され
ている。ｐ型ウェル層２上にてｎ型ドレイン層３から離
れた位置にはｎ型ソース層４が形成されている。
【０００４】ｎ型ドレイン層３とｎ型ソース層４の間の
ｐ型ウェル層２上にはゲート絶縁膜５が形成されてい
る。ゲート絶縁膜５上にゲート電極６が形成されてい
る。ｎ型ドレイン層３上にはドレイン電極７が形成され
ている。ｐ型ウェル層２上及びｎ型ソース層４上にはソ
ース電極８が形成されている。
【０００５】この横型ＭＯＳＦＥＴは、以下のように動
作する。
【０００６】ドレイン電極７に正電圧、ソース電極８に
負電圧が印加されているとき、ソースよりも正となる正
電圧をゲート電極６に印加すると、ゲート絶縁膜５に接
したｐ型ウェル層２の表面がｎ型に反転し、電子がｎ型
ソース層４から反転層を介してｎ型ドレイン層３に流れ
る。すなわち、素子が導通状態になる。
【０００７】このような横型ＭＯＳＦＥＴを大電流のス
イッチングに用いた際には、オン状態における抵抗（オ
ン抵抗）を低く抑えることが損失を抑制する上で重要で
ある。ここで、横型ＭＯＳＦＥＴのオン抵抗はチャネル
部の抵抗が大部分を占める。このため、横型ＭＯＳＦＥ
Ｔのオン抵抗を低減させるためにはチャネル幅を大きく
すればよい。しかしながら、チャネル幅を大きくする
と、横型ＭＯＳＦＥＴの面積を増大させてしまう。
【０００８】また、例えば３０Ｖという低耐圧の横型Ｍ
０ＳＦＥＴでは、オン抵抗が４０ｍΩ・ｍｍ2 程度であ
り、これ以上のオン抵抗の低減には限界がある。
【０００９】
【発明が解決しようとする課題】以上説明したようにこ
の種の半導体装置では、チャネル幅を大きくすると、素
子の面積を増大させてしまう問題がある。
【００１０】また、横型ＭＯＳＦＥＴは表面のみに電流
が流れており、オン抵抗の低減には限界がある。
【００１１】本発明は上記実情を考慮してなされたもの
で、素子の面積を増大させずに大幅にオン抵抗を低減し
得る半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
［構成］ 上記目的を達成するために、本発明に係る第１の半導体
装置は、第２導電型の高抵抗半導体層と、この高抵抗半
導体層の表面からその途中の深さまで達した溝内にゲー
ト絶縁膜を介して形成されたゲート電極と、前記高抵抗
半導体層の表面に前記ゲート絶縁膜に接して選択的に形
成された第２導電型のウェル層と、このウェル層の表面
に前記ゲート絶縁膜に接して選択的に形成された第１導
電型のソース層と、前記高抵抗半導体層の表面に前記ウ
ェル層、前記ゲート絶縁膜および前記ゲート電極とは異
なる領域に選択的に形成された第１導電型のドレイン層
と、前記ウェル層と前記ドレイン層との間の前記高抵抗
半導体層の表面に前記ドレイン層に接して形成され、か
つ前記ドレイン層よりも低不純物濃度の第１導電型のリ
サーフ層とを具備してなり、かつ、前記ゲート電極は、
前記ドレイン層の端部から前記第１導電型の前記リサー
フ層、前記ウェル層及び前記ソース層の端部に至る、前
記溝以外の領域にも、ゲート絶縁膜を介して形成されて
いることを特徴とする。
【００１３】
【００１４】また、本発明に係る第２の半導体装置は、
一導電型の高抵抗半導体層と、この高抵抗半導体層の表
面からその途中の深さまで達した溝内にゲート絶縁膜を
介して形成されたゲート電極と、前記高抵抗半導体層の
表面に前記ゲート絶縁膜に接して選択的に形成された第
２導電型のウェル層と、このウェル層の表面に前記ゲー
ト絶縁膜に接して選択的に形成された第１導電型のソー
ス層と、前記高抵抗半導体層の表面に前記ウェル層とは
異なる領域に前記ゲート絶縁膜に接して選択的に形成さ
れた第１導電型のオフセット層と、このオフセット層の
表面に前記ゲート絶縁膜と離間して選択的に形成された
前記オフセット層よりも高不純物濃度の第１導電型のド
レイン層とを備えた半導体装置であって、前記ゲート電
極は、前記ゲート絶縁膜よりも厚い絶縁膜を介して、前
記オフセット層上にまで延在し、かつ、前記ゲート電極
は、前記ドレイン層の端部から前記第１導電型のオフセ
ット層、前記ウェル層及び前記ソース層の端部に至る、
前記溝以外の領域にも、ゲート絶縁膜を介して形成され
ていることを特徴とする。
【００１５】また、本発明に係る第３の半導体装置は、
一導電型の高抵抗半導体層と、この高抵抗半導体層の表
面からその途中の深さまで達した第１の溝内にゲート絶
縁膜を介して形成されたゲート電極と、前記高抵抗半導
体層の表面に前記ゲート絶縁膜に接して選択的に形成さ
れた第２導電型のウェル層と、このウェル層の表面に前
記ゲート絶縁膜に接して選択的に形成された第１導電型
のソース層と、前記高抵抗半導体層の表面に前記ウェル
層とは異なる領域に前記ゲート絶縁膜とに接して選択的
に形成された第１導電型のオフセット層と、このオフセ
ット層の表面からその途中の深さまで達し、かつ前記ゲ
ート絶縁膜と離間して形成された第２の溝の底、側面若
しくはその両方に露出した前記オフセット層の表面に形
成された該オフセット層よりも高不純物濃度の第１導電
型のドレイン層と、前記第２の溝内に埋め込まれたドレ
イン電極とを備え、かつ、前記ゲート電極は、前記ドレ
イン層の端部から前記第１導電型のオフセット層、前記
ウェル層及び前記ソース層の端部に至る、前記溝以外の
領域にも、ゲート絶縁膜を介して形成されていることを
特徴とする。
【００１６】ここで、ゲート電極は、ゲート絶縁膜より
も厚い絶縁膜を介して、オフセット層上にまで延在して
いることが好ましい。
【００１７】また、本発明に係る第４の半導体装置は、
一導電型の高抵抗半導体層と、この高抵抗半導体層の表
面からその途中の深さまで達した溝内にゲート絶縁膜を
介して形成されたゲート電極と、前記高抵抗半導体層の
表面に前記ゲート絶縁膜に接して選択的に形成された第
２導電型のウェル層と、このウェル層の表面に前記ゲー
ト絶縁膜に接して選択的に形成された第１導電型のソー
ス層と、前記高抵抗半導体層の表面に前記ウェル層とは
異なる領域に前記ゲート絶縁膜と離間して選択的に形成
された第１導電型のドレイン層と、このドレイン層下、
又は前記溝の下部および前記ドレイン層の両方に形成さ
れた第１導電型の低抵抗半導体層とを備え、かつ、前記
ゲート電極は、前記ドレイン層の端部から前記高抵抗半
導体層、前記ウェル層及び前記ソース層の端部に至る、
前記溝以外の領域にも、ゲート絶縁膜を介して形成され
ていることを特徴とする。
【００１８】ここで、前述したように、オフセット層を
設ける場合は、このオフセット領域下に低抵抗半導体層
を形成することが好ましい。
【００１９】また、バイポーラトランジスタをさらに含
む半導体装置の場合には、前記高抵抗半導体層の表面に
選択的に形成された第１導電型のエミッタ層および第２
導電型のベース層、ならびにこれらのエミッタ層および
ベース層を含む領域下に形成された第１導電型の埋込み
層をさらに具備し、この埋込み層と前記低抵抗半導体層
とが同じ深さの同不純物濃度の半導体層である構成とす
る良い。
【００２０】これらの第１〜第４の半導体装置におい
て、ドレイン層はソース層と略平行に形成され、溝は複
数形成され、これらの各溝はドレイン層及びソース層と
略直交する方向の平面形状を有し、互いに略平行に配置
されていることが好ましい。また、溝の間隔は、０．０
１〜０．８μｍであることが好ましい。
【００２１】［作用］本発明（請求項１〜５）によれ
ば、素子面積を同一としたまま、溝の深さに応じてチャ
ネルの幅を大きくできるため、素子のチャネル部の抵抗
を小さく、すなわち素子自体の抵抗を小さくすることが
でき、もって、オン抵抗を低減することができる。ま
た、溝を複数形成すれば、これらの溝の設置密度に応じ
てもチャネルの幅を大きくできるので、より効果的にオ
ン抵抗を低減することができるようになる。
【００２２】さらに、本発明（請求項１〜５）によれ
ば、上述した作用効果に加え、以下のような作用効果を
奏する。
【００２３】すなわち、本発明（請求項１）によれば、
低不純物濃度の第２導電型の半導体層を備えているの
で、ドレイン耐圧の向上を図れるようになる。
【００２４】また、本発明（請求項２）によれば、オフ
セット層上ではゲート絶縁膜よりも厚い絶縁膜を介して
ゲート電極が形成されていることから、導通時にオフセ
ット層の表面に形成される蓄積層が薄くなり、その結果
としてドレイン層における等電位線の間隔が広くなるの
で、ドレイン耐圧の向上を図れるようになる。
【００２５】また、本発明（請求項３）によれば、オフ
セット層を備え、このオフセット層の表面に形成した第
２の溝の底にドレイン層を形成し、さらに第２の溝内に
ソース電極を埋め込んでいるので、第１の溝の最も深い
部分を通るキャリアのオフセット層における抵抗が小さ
くなり、オン抵抗の低減化を図れるようになる。
【００２６】また、本発明（請求項４）によれば、ドレ
イン層下又は前記溝を含む領域下の高抵抗半導体層中に
低抵抗の第１導電型の半導体層を備えているので、キャ
リアが溝側面のチャネル幅内で充分に広がって上記半導
体層に流入するので、オン抵抗の低減化を図ることがで
きるようになる。
【００２７】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。 （第１の実施の形態）図１は本発明の第１の実施形態に
係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であ
り、図２（ａ）は図１の２Ａ−２Ａ線矢視断面図であっ
て、図２（ｂ）は図１の２Ｂ−２Ｂ線矢視断面図であ
る。この横型トレンチＭＯＳＦＥＴは、ｐ型基板１１上
にｎ型高抵抗層１２が形成されている。ｎ型高抵抗層１
２上には選択的にストライプ状にｐ型ウェル層１３が形
成されている。ｐ型ウェル層１３表面には選択的にスト
ライプ状にｎ型ソース層１４が形成されている。一方、
ｎ型ソース層１４から離れた位置のｎ型高抵抗層１２表
面に、ｎ型ソース層１４とは平行となるようにストライ
プ状のｎ型ドレイン層１５が形成されている。
【００２８】ｎ型ドレイン層１５の端部からｎ型高抵抗
層１２、ｐ型ウェル層１３及びｎ型ソース層１４の端部
に至る中間領域には、ｐ型ウェル層１３を貫通してｎ型
高抵抗層１２の途中の深さまで複数のトレンチ（溝）１
６が形成されている。なお、各トレンチ１６は、ｎ型ソ
ース層１４及びｎ型ドレイン層１５とは直交する方向の
ストライプ状の平面形状を有し、互いに略平行に配置さ
れている。また、トレンチ１６の表面の面方位は例えば
（１００）面が使用可能である。
【００２９】また、ドレイン−ソース間の中間領域及び
各トレンチ１６には、ゲート絶縁膜１７を介してポリシ
リコンからなるゲート電極１８が形成されている。ｎ型
ソース層１４上にはソース電極１９が形成されている。
ｎ型ドレイン層１５上にはドレイン電極２０が形成され
ている。
【００３０】次に、このような横型トレンチＭＯＳＦＥ
Ｔの作用について説明する。
【００３１】前述同様に、ドレイン電極２０に正電圧、
ソース電極１９に負電圧が印加されているとき、ソース
よりも正となる正電圧をゲート電極１８に印加すると、
ｐ型ウェル層１３のゲート電極１８に接した表面がｎ型
に反転し、電子がｎ型ソース層１４から反転層を介して
ｎ型高抵抗層１２に注入され、ｎ型高抵抗層１２中をｎ
型ドレイン層１５に向かって流れ、ｎ型ドレイン層１５
へ到達する。すなわち、素子が導通状態になる。
【００３２】このとき、ｎ型高抵抗層１２もトレンチ１
６に沿って内部にチャネルが形成され、図２（ｂ）に示
すように、電子ｅが内部に広がって流れる。よって、こ
の内部のチャネルの幅に応じてオン抵抗を低減させるこ
とができる。このオン抵抗の低減の度合は、素子設計に
もよるが、従来のプレーナ構造と比べて１／１０以下が
期待できる。
【００３３】例えば、図３は横型トレンチＭＯＳＦＥＴ
のオン抵抗におけるトレンチ間隔の依存性を対数目盛で
示す図である。図示するように、トレンチ間隔Ｗ２が狭
くなるに従い、単位面積当りのチャネル幅が増加するの
で、オン抵抗を低減できる。特に、トレンチ間隔Ｗ２が
０．８〜０．０１μｍの範囲内にあるとき、オン抵抗が
実用上、充分に低い値となっているために好ましい。但
し、０．０１μｍ以下のトレンチ間隔は、チャネル移動
度を表面散乱の影響で低下させ、オン抵抗を増大させる
ため、好ましくない。
【００３４】なお、従来の３０Ｖ耐圧の横型プレーナＭ
ＯＳＦＥＴのオン抵抗は４０ｍΩ・ｍｍ2 であり、従来
の縦型トレンチＭＯＳＦＥＴのオン抵抗は３０ｍΩ・ｍ
ｍ2である。
【００３５】一方、本発明に係る横型トレンチＭＯＳＦ
ＥＴのオン抵抗は、トレンチ間隔Ｗ２とトレンチ幅Ｗ１
の両方を０．１μｍとすれば実に１ｍΩ・ｍｍ2 以下が
期待できる。この値は従来の縦型トレンチＭＯＳＦＥＴ
の１／１０以下である。また、トレンチ間隔Ｗ２とトレ
ンチ幅Ｗ１の両方を０．０５μｍとすると、本発明に係
る横型トレンチＭＯＳＦＥＴのオン抵抗は、０．３ｍΩ
・ｍｍ2 となり、従来の縦型トレンチＭＯＳＦＥＴの１
／１００にも低減される。
【００３６】このように、本発明に係る横型トレンチＭ
ＯＳＦＥＴが同一寸法のトレンチを用いた縦型ＭＯＳＦ
ＥＴよりも圧倒的に優れていることが分かる。また、一
般的に、横型素子は縦型素子に比べて特性が悪いので、
本発明によるオン抵抗の低減効果が極めて顕著であるこ
とが分かる。
【００３７】なお、本発明に係る横型トレンチＭＯＳＦ
ＥＴは、一般的な縦型トレンチＭＯＳＦＥＴが約６０Ｖ
よりも低い耐圧のとき、この縦型素子よりもオン抵抗を
低減できる。その理由は、本発明に係る横型トレンチＭ
ＯＳＦＥＴは、トレンチ間の間隔を幾らでも小さくでき
ることにある。
【００３８】例えば、縦型トレンチＭＯＳＦＥＴでは、
図４に示すように、ｎ型ソース層２１及びｐ型コンタク
ト層２２と、ソース電極２３とが上部でコンタクトする
必要がある。ここで、縦型トレンチＭＯＳＦＥＴでは、
コンタクトの為のコンタクトホール２４を必要とするた
め、トレンチ間隔Ｗ２を現状では３μｍ以下に狭くでき
ない。
【００３９】一方、横型トレンチＭＯＳＦＥＴにおいて
は、この制約がないためトレンチ間隔Ｗ２を０．１μｍ
程度にも狭くでき、単位面積当たりのチャネル幅が縦型
よりも５倍以上大きい。この結果、横型トレンチＭＯＳ
ＦＥＴは、前述したように、オン抵抗を低減できる。
【００４０】上述したように本実施形態によれば、素子
面積を増大させずにオン抵抗を低減することができる。 （第２の実施の形態）図５は本発明の第２の実施形態に
係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であ
り、図６（ａ）は図５の６Ａ−６Ａ線矢視断面図であっ
て、図６（ｂ）は図５の６Ｂ−６Ｂ線矢視断面図であ
る。図５及び図６において図１と同一部分には同一符号
を付してその詳しい説明は省略し、ここでは異なる部分
についてのみ述べる。なお、以下の各実施形態について
も、同一内容の重複をさけるように説明する。
【００４１】本実施形態は、第１の実施形態の変形構成
であり、図示するように、トレンチ１６の深さｄをｐ型
ウェル層１３よりも浅くし、且つトレンチ間隔Ｗ２とト
レンチ幅Ｗ１とを更に小さくした構成となっている。
【００４２】このような構成によれば、第１の実施形態
の効果に加え、さらに、０．１μｍ以下のトレンチ間隔
Ｗ２としたとき、各トレンチ１６に挟まれたｎ型高抵抗
層１２全体がチャネルとなってオン抵抗を飛躍的に低減
させることができる。これは、横型にして初めて達成で
きる効果である。 （第３の実施形態）図７は本発明の第３の実施形態に係
る横型トレンチＭＯＳＦＥＴの構成を示す平面図であ
り、図８（ａ）は図７の８Ａ−８Ａ線矢視断面図であっ
て、図８（ｂ）は図７の８Ｂ−８Ｂ線矢視断面図であ
る。
【００４３】本実施形態は、第１の実施形態の変形構成
であり、図示するように、ｎ型高抵抗層１２に代えて、
ｐ型高抵抗層３１が形成されている。また、ｐ型ウェル
層１３とｎ型ドレイン層１４との間のｐ型高抵抗層３１
表面にはｎ型リサーフ拡散層３２が形成されている。
【００４４】このような構成によれば、第１の実施形態
の効果に加え、ｎ型リサーフ拡散層３２による電界緩和
によって、高耐圧化を図ることができる。 （第４の実施形態）図９は本発明の第４の実施形態に係
る横型トレンチＭＯＳＦＥＴの構成を示す平面図であ
り、図１０（ａ）は図９の１０Ａ−１０Ａ線矢視断面図
であって、図１０（ｂ）は図９の１０Ｂ−１０Ｂ線矢視
断面図である。
【００４５】本実施形態は、第１の実施形態の変形構成
であり、ｐ型ウェル層１３とｎ型ドレイン層１５との間
のｎ型高抵抗層１２表面にはｎ型リサーフ拡散層３２が
形成されている。
【００４６】このような構成によれば、第１の実施形態
の効果に加え、ｎ型リサーフ拡散層３２による電界緩和
によって、高耐圧化を図ることができる。
【００４７】また、本実施形態は、第２の実施形態の変
形構成としても適用可能である。 （第５の実施形態）図１１は本発明の第５の実施形態に
係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であ
り、図１２（ａ）は図１１の１２Ａ−１２Ａ線矢視断面
図であって、図１２（ｂ）は図１１の１２Ｂ−１２Ｂ線
矢視断面図である。
【００４８】本実施形態は、第１の実施形態の変形構成
であり、ｎ型ドレイン層１５とｎ型高抵抗層１２との間
に、ｎ型高抵抗層１２よりも高抵抗のｎ型オフセット層
３３が形成されている。
【００４９】このような構成によれば、第１の実施形態
の効果に加え、ｎ型オフセット層３３の抵抗分によっ
て、素子耐圧の増大を図ることができる。なお、本実施
形態は、第１〜第４の実施形態のいずれにも適用可能で
ある。
【００５０】また、本実施形態において、Diffusion セ
ルフアライン（ＤＳＡ）を用いずに、ｐ型ウェル層１３
を拡散により形成し、その後、ｎ型ソース層１４を拡散
により形成した場合について補足する。この場合、ｎ型
ソース層１４との接合近傍のｐ型ウェル層１３は、ｎ型
ソース層１４側面の１３Ａの部分よりも、ｎ型ソース層
１４下面の１３Ｂの部分の方が低濃度である。このた
め、電子ｅは、図１３に示すように、しきい値電圧の低
い１３Ｂの部分からチャネル内に注入される。従って、
各トレンチ１６間の１３Ｂの部分を大きく形成すること
により、電子が容易に注入され、素子抵抗を低減させる
ことができる。 （第６の実施形態）図１４は本発明の第６の実施形態に
係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であ
り、図１５（ａ）は図１４の１５Ａ−１５Ａ線矢視断面
図であって、図１５（ｂ）は図１４の１５Ｂ−１５Ｂ線
矢視断面図である。
【００５１】本実施形態は、第５の実施形態の変形構成
であり、ｎ型オフセット層３３直下にｎ型高抵抗層１２
よりも低抵抗のｎ型埋込み層３４が形成されている。な
お、ｎ型埋込み層３４はそのソース側端部を、ｎ型オフ
セット層３３のソース側端部と上下方向で略同一位置と
するように形成される。
【００５２】このような構成によれば、導通状態におい
て、ｎ型高抵抗層１２に注入された電子ｅはトレンチ１
６側面を通ってｎ型埋込み層３４に至り、ｎ型埋込み層
３４からｎ型オフセット層３３を通ってｎ型ドレイン層
１５へと流れる。
【００５３】すなわち、ｎ型オフセット層３３直下にｎ
型埋込み層３４を設けたことにより、電子がトレンチ１
６側面のチャネル幅内で充分に広がってｎ型埋込み層３
４に流入するので、オン抵抗をより低減させることがで
きる。
【００５４】なお、本実施形態では、他にも電子の流れ
を広げるために、図１５に示すように、ｎ型ドレイン層
１５の位置をｎ型ソース層の位置よりも下げて形成した
が、これは変形例であり、ｎ型ドレイン層１５の位置を
ｎ型ソース層の位置と同一平面上にしても良いことは言
うまでもない。 （第７の実施形態）図１６は本発明の第７の実施形態に
係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であ
り、図１７（ａ）は図１６の１７Ａ−１７Ａ線矢視断面
図であって、図１７（ｂ）は図１６の１７Ｂ−１７Ｂ線
矢視断面図である。
【００５５】本実施形態は、第６の実施形態の変形構成
であり、ｎ型オフセット層３３直下に形成された低抵抗
のｎ型埋込み層３５がドレイン−ソース間の中央近傍ま
で延長されて設けられている。
【００５６】このような構成によれば、第６の実施形態
と同様に、電子ｅがトレンチ側面のチャネル幅内で充分
に広がってｎ型埋込み層３５に流入するので、オン抵抗
をより低減させることができる。さらに、本実施形態で
は、ｎ型埋込み層３５がドレイン−ソース間の中央近傍
まで設けられているので、図１７（ｂ）に示すように、
電子ｅの流れの広がり度合を第６の実施形態よりも増大
させることができ、さらにオン抵抗を低減させることが
できる。
【００５７】なお、第６及び第７の実施形態において
は、ｎ型埋込み層３４，３５をソース側に延ばすに従
い、オン抵抗の低減を図ることができたが、さらに、ｎ
型オフセット層３３を深く形成して耐圧の向上を図って
もよい。 （第８の実施形態）図１８は本発明の第８の実施形態に
係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であ
り、図１９（ａ）は図１８の１９Ａ−１９Ａ線矢視断面
図であって、図１９（ｂ）は図１８の１９Ｂ−１９Ｂ線
矢視断面図である。
【００５８】本実施形態は、第１の実施形態の変形構成
であり、具体的には第４と第５の実施形態の組合せ構成
であって、ｎ型ドレイン層１５とｎ型高抵抗層１２との
間に、ｎ型高抵抗層１２よりも高抵抗のｎ型オフセット
層３３が形成され、且つｐ型ウェル層とｎ型オフセット
層３３との間のｎ型高抵抗層１２表面にはｎ型リサーフ
拡散層３２が形成されている。
【００５９】このような構成によれば、第１、第４及び
第５の実施形態の効果を同時に得ることができる。すな
わち、素子面積を増大させずにオン抵抗を低減でき、さ
らに、素子の耐圧を増大させることができる。 （第９の実施形態）図２０は本発明の第９の実施形態に
係る横型トレンチＭＯＳＦＥＴの構成を示す平面図であ
り、図２１（ａ）は図２０の２０Ａ−２０Ａ線矢視断面
図であって、図２１（ｂ）は図２０の２０Ｂ−２０Ｂ線
矢視断面図である。
【００６０】本実施形態は、第５の実施形態の変形構成
であり、ゲート電極１８はトレンチ１６内からｎ型オフ
セット層３３上にまで延在し、このｎ型オフセット層３
３とゲート電極１８との間にはゲート絶縁膜１７よりも
厚い絶縁膜８１が形成されている。このような絶縁膜８
１は、トレンチ１６の形成前に全面に絶縁膜８１として
の厚い絶縁膜を形成した後、トレンチ１６の形成工程等
で不要な部分を除去することによって形成する。あるい
はＬＯＣＯＳなどの選択酸化により形成する。このよう
な構成によれば、ゲートオン時にｎ型オフセット層３３
の表面に誘起される電子の蓄積層は薄くなり、電流は表
面に集中しなくなるため、電子によって打ち消せられる
ｎ型オフセット層３３内のスペースチャージ（正孔）の
量が減る。その結果、ドレイン近傍における等電位線の
間隔が広くなり、ゲートオン時のドレイン耐圧が向上す
る。
【００６１】また、絶縁膜８１が厚いことから、オフ時
におけるｎ型オフセット層３３の表面における電界が弱
くなって耐圧が向上する。このため、オン電圧を下げる
ために、ｎ型オフセット層３３の横方向の寸法を小さく
しても、オフ時の耐圧の劣化を招かずに済む。その他、
第5 の実施形態と同様な効果が得られる。
【００６２】また、本素子の特性を調べたところ、耐圧
２６Ｖに対し、オン抵抗は１０．０ｍΩ・ｍｍ2 という
非常に優れた値を示した。また、ゲート電圧５Ｖの時の
耐圧も２２Ｖと優れていた。
【００６３】なお、本実施形態では、ｎ型オフセット層
３３は、図２１（ｂ）に示すように、ｐ型ウェル層１３
に接するように形成され、このｐ型ウェル層１３の表面
には高不純物濃度のｐ型コンタクト層８２が形成されて
いる。 （第１０の実施形態）図２２は本発明の第１０の実施形
態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
であり、図２３（ａ）は図２２の２２Ａ−２２Ａ線矢視
断面図であって、図２３（ｂ）は図２２の２２Ｂ−２２
Ｂ線矢視断面図である。
【００６４】本実施形態は、第５の実施形態の変形構成
であり、ｎ型オフセット層３３の表面にはその途中の深
さまで達するトレンチ１６2 が形成され、このトレンチ
１６2 の底であるｎ型オフセット層３３の表面にはｎ型
ドレイン層１５が形成され、またトレンチ１６2 内はド
レイン電極２０により埋め込まれている。なお、トレン
チ１６2 の側面、あるいは側面およびの底であるｎ型オ
フセット層３３の表面にをｎ型ドレイン層１５しても良
い。
【００６５】このような構成によれば、第５の実施形態
に比べて、トレンチ１６2 の最も浅い部分からｎ型ドレ
イン層１５までの距離（第１距離）に対するトレンチ１
６2の最も深い部分からｎ型ドレイン層１５までの距離
（第２距離）の比（第２距離／第１距離）が小さくな
る。
【００６６】すなわち、トレンチ１６2 の最も深い部分
からｎ型オフセット層までの距離が第５の実施形態に比
べて短くなる。その結果、トレンチ１６2 の最も深い部
分を通る電子のｎ型オフセット層３３における抵抗が小
さくなり、オン抵抗が低くなる。
【００６７】また、本実施形態によれば、ドレイン電極
２０の埋め込まれた広い部分に電流が流れるので、素子
表面にドレイン電極２０が形成された第５の実施形態に
比べて、ドレイン電極２０のエッジに集中する電流が減
少し、これによってもドレイン耐圧の向上を図れるよう
になる。その他、第5 の実施形態と同様な効果が得られ
る。
【００６８】また、本素子の特性を調べたところ、耐圧
２６Ｖに対し、オン抵抗は１２．０ｍΩ・ｍｍ2 という
非常に優れた値を示した。また、ゲート電圧５Ｖの時の
耐圧も２８Ｖと優れていた。 （第１１の実施形態）図２４は本発明の第１１の実施形
態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
であり、図２５（ａ）は図２４の２４Ａ−２４Ａ線矢視
断面図であって、図２５（ｂ）は図２４の２４Ｂ−２４
Ｂ線矢視断面図である。
【００６９】本実施形態が第１０の実施形態と異なる点
は、ｎ型オフセット層３３とゲート電極１８との間にゲ
ート絶縁膜１７よりも厚い絶縁膜８１が形成されている
ことにある。すなわち、本実施形態は、第９の実施形態
と第１０の実施形態とを組み合わせた例である。
【００７０】本素子の特性を調べたところ、耐圧２５Ｖ
に対し、オン抵抗は７．９ｍΩ・ｍｍ2 という非常に優
れた値を示した。また、ゲート電圧５Ｖの時の耐圧も２
４Ｖと優れていた。 （第１２の実施形態）以上が本発明の基本構造である。
次に、本発明に係る実施形態のうち、ウェル層内にソー
ス層とドレイン層とをもつものについて述べる。
【００７１】図２６は本発明の第１２の実施形態に係る
横型トレンチＭＯＳＦＥＴの構成を示す平面図であり、
図２７（ａ）は図２６の２７Ａ−２７Ａ線矢視断面図で
あって、図２７（ｂ）は図２６の２７Ｂ−２７Ｂ線矢視
断面図である。
【００７２】この横型トレンチＭＯＳＦＥＴは、ｐ型基
板４１ｐ上に選択的にｐ型ウェル層４２ｐが形成されて
いる。ｐ型ウェル層４１ｐ表面は、選択的にストライプ
状にｎ型ソース層４３ｎが形成され、且つｎ型ソース層
４３ｎから離れた位置にｎ型ソース層４３ｎとは平行と
なるようにストライプ状のｎ型ドレイン層４４ｎが選択
的に形成されている。
【００７３】ｎ型ドレイン層４４ｎの端部からｐ型ウェ
ル層４２ｐ及びｎ型ソース層４３ｎの端部に至る中間領
域には、ｐ型ウェル層４２ｐの途中の深さまで複数のト
レンチ４５が形成されている。なお、各トレンチ４５
は、ｎ型ソース層４３ｎ及びｎ型ドレイン層４４ｎとは
直交する方向のストライプ状の平面形状を有し、互いに
略平行に配置されている。
【００７４】また、ドレイン−ソース間の中間領域及び
各トレンチ４５には、ゲート絶縁膜４６を介してゲート
電極４７が形成されている。ｎ型ソース層４３ｎ上には
ソース電極４８が形成されている。ｎ型ドレイン層４４
ｎ上にはドレイン電極４９が形成されている。
【００７５】このような構成によれば、前述同様に、ド
レイン電極４９に正電圧、ソース電極４８に負電圧が印
加されているとき、ソースよりも正となる正電圧をゲー
ト電極４７に印加すると、ｐ型ウェル層４２ｐのゲート
電極４７に接した表面がｎ型に反転し、電子がｎ型ソー
ス層４３ｎから反転層を介してｎ型ドレイン層４４ｎに
流れる。すなわち、素子が導通状態になる。
【００７６】このとき、ｐ型ウェル層４２ｐはトレンチ
４５に沿って内部にチャネルが形成され、前述同様に、
電流が内部に広がって流れる。よって、この内部のチャ
ネルの幅に応じてオン抵抗を低減させることができる。
【００７７】ここで、トレンチ４５の幅をＷ１、トレン
チ４５の間隔をＷ２、トレンチ４５の深さをｄとすると
単位面積当りのチャネル幅は、従来例と比較して（Ｗ１
＋Ｗ２＋２ｄ）／（Ｗ１＋Ｗ２）倍に増加させることが
できる。
【００７８】例えばＷ１＝Ｗ２＝Ｗとし、深さｄ＝１μ
ｍとしたとき、オン抵抗とＷの関係を図２８に示す。こ
のようにＷが狭くなると、単位面積当りのチャネル幅が
増加するためにオン抵抗は低減される。また、０．６μ
ｍ以下のＷでは、トレンチ４５に挟まれた部分がゲート
オンの際に完全に空乏化するので、チャネルに直交する
方向の電界が無くなり、オン抵抗の低減が顕著になる。
しかし、０．０３μｍ以下のＷは、表面の凹凸による散
乱の効果が大きくなってオン抵抗が低下しなくなる。ま
た、０．０１μｍよりも狭いＷは、オン抵抗を増加させ
てしまう。よって、前述同様に、Ｗは０．０１〜０．８
μｍの範囲内にあることが好ましい。
【００７９】上述したように本実施形態によればｐウェ
ル層４２ｐにｎ型ソース層４３ｎとｎ型ドレイン層４４
ｎとを設けた構成としても、第１の実施形態と同様の効
果を得ることができる。 （第１３の実施形態）図２９は本発明の第１３の実施形
態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
であり、図３０（ａ）は図２９の３０Ａ−３０Ａ線矢視
断面図であって、図３０（ｂ）は図２９の３０Ｂ−３０
Ｂ線矢視断面図である。
【００８０】本実施形態は、第１２の実施形態の変形構
成であり、ｐ型ウェル層４２ｐ、ｎ型ソース層４３ｎ及
びｎ型ドレイン層４４ｎの導電型を反転させたものであ
り、具体的には、ｐ型ウェル層４２ｐ、ｎ型ソース層４
３ｎ及びｎ型ドレイン層４４ｎに代えて、ｎ型ウェル層
４２ｎ、ｐ型ソース層４３ｐ及びｐ型ドレイン層４４ｐ
を備えている。
【００８１】以上のような構成としても、第１２の実施
形態と同様な効果を得ることができる。また、本実施形
態は、第１２の実施形態と組合せることにより、ブリッ
ジ回路や、プッシュプル回路を構成することができる。 （第１４の実施形態）図３１は本発明の第１４の実施形
態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
であり、図３２（ａ）は図３１の３２Ａ−３２Ａ線矢視
断面図であって、図３２（ｂ）は図３１の３２Ｂ−３２
Ｂ線矢視断面図である。
【００８２】本実施形態は、第１２の実施形態の変形構
成であり、ｐ型ウェル層の周辺構造の変形例であって、
具体的には、ｐ型基板４１ｐ表面に選択的に低抵抗のｐ
型埋込層５１ｐが形成され、ｐ型埋込層５１ｐ上にはｎ
型エピタキシャル層５２ｎが形成され、ｎ型エピタキシ
ャル層５２ｎ表面にはｐ型ウェル層４２ｐがｐ型埋込層
５１ｐに到達するように形成されている。ｐ型ウェル層
４２ｐ内の構造は第１２の実施形態と同様である。
【００８３】このような構成としても、第１２の実施形
態と同様の効果を得ることができる。 （第１５の実施形態）図３３は本発明の第１５の実施形
態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
であり、図３４（ａ）は図３３の３４Ａ−３４Ａ線矢視
断面図であって、図３４（ｂ）は図３３の３４Ｂ−３４
Ｂ線矢視断面図である。
【００８４】本実施形態は、第１４の実施形態の変形構
成であり、ｐ型埋込み層５１ｐ、ｐ型ウェル層４２ｐ、
ｎ型ソース層４３ｎ及びｎ型ドレイン層４４ｎの導電型
を反転させたものであり、具体的には、ｐ型埋込み層５
１ｐ、ｐ型ウェル層４２ｐ、ｎ型ソース層４４ｎ及びｎ
型ドレイン層４４ｎに代えて、ｎ型埋込み層５１ｎ、ｎ
型ウェル層４２ｎ、ｐ型ソース層４３ｐ及びｐ型ドレイ
ン層４４ｐを備えている。
【００８５】以上のような構成としても、第１４の実施
形態と同様な効果を得ることができる。また、本実施形
態は、第１４の実施形態と組合せることにより、ブリッ
ジ回路や、プッシュプル回路を構成することができる。 （第１６の実施形態）図３５は本発明の第１６の実施形
態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
であり、図３６（ａ）は図３５の３６Ａ−３６Ａ線矢視
断面図であって、図３６（ｂ）は図３５の３６Ｂ−３６
Ｂ線矢視断面図である。
【００８６】本実施形態は、第１２の実施形態の変形構
成であり、具体的には、ｎ型ドレイン層４４ｎとｐ型ウ
ェル層４２ｐとの間に、ｎ型ドレイン層４４ｎよりも高
抵抗のｎ型オフセット層６１ｎを備えている。
【００８７】ここで、ｎ型オフセット層６１ｎは、例え
ば、ゲート電極４７をマスクとして自己整合的に形成可
能となっている。また、ｎ型ドレイン層４４ｎは、例え
ば、ｎ型オフセット層６１ｎの形成後、少なくともゲー
ト電極４７上及びｎ型オフセット層６１ｎ上に酸化膜が
形成され、ＲＩＥにより酸化膜が除去されてゲート電極
４７に酸化膜からなる側壁６２が形成され、さらに、ゲ
ート電極４７及びその側壁６２をマスクとして自己整合
的に拡散により形成可能となっている。
【００８８】このような構成としても、第１２の実施形
態の効果を得ることができる。また、第１２の実施形態
と比べ、ゲート絶縁膜４６が薄くなり、ｐ型ウェル層４
２ｐが高濃度になっても、ゲート下におけるドレイン端
の電界を緩和できるので、耐圧を維持することができ
る。 （第１７の実施形態）図３７は本発明の第１７の実施形
態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
であり、図３８（ａ）は図３７の３８Ａ−３８Ａ線矢視
断面図であって、図３８（ｂ）は図３７の３８Ｂ−３８
Ｂ線矢視断面図である。
【００８９】本実施形態は、第１３の実施形態の変形構
成であり、ｐ型ウェル層４２ｐ、ｎ型ソース層４３ｎ、
ｎ型オフセット層６１ｎ及びｎ型ドレイン層４４ｎの導
電型を反転させたものであり、具体的には、ｐ型ウェル
層４２ｐ、ｎ型ソース層４３ｎ、ｎ型オフセット層６１
ｎ及びｎ型ドレイン層４４ｎに代えて、ｎ型ウェル層４
２ｎ、ｐ型ソース層４３ｐ、ｐ型オフセット層６１ｐ及
びｐ型ドレイン層４４ｐを備えている。
【００９０】以上のような構成としても、第１６の実施
形態と同様な効果を得ることができる。また、本実施形
態は、第１６の実施形態と組合せることにより、ブリッ
ジ回路や、プッシュプル回路を構成することができる。 （第１８の実施形態）図３９は本発明の第１８の実施形
態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
であり、図４０（ａ）は図３９の４０Ａ−４０Ａ線矢視
断面図であって、図４０（ｂ）は図３９の４０Ｂ−４０
Ｂ線矢視断面図である。
【００９１】本実施形態は、第１６の実施形態の変形構
成であり、具体的には、ｎ型ソース層４３ｎとｐ型ウェ
ル層４２ｐとの間に、ｎ型ソース層４３ｎよりも高抵抗
のｎ型低濃度層７１ｎを備えている。
【００９２】ここで、ｎ型低濃度層７１ｎは、前述した
ｎ型オフセット層６１ｎと同様の形成工程により、ｎ型
オフセット層６１ｎと同時に形成される。また同様に、
ｎ型ソース層４３ｎは、前述したｎ型ドレイン層４４ｎ
と同様の形成工程により、ｎ型ドレイン層４４ｎと同時
に形成される。
【００９３】このような構成としても、第１６の実施形
態の効果を得ることができる。また、本実施形態は、第
１６の実施形態と比べ、ｎ型ソース層４３ｎとｎ型ドレ
イン層４４ｎとを同時に形成できるので、工程数を削減
することができる。 （第１９の実施形態）図４１は本発明の第１９の実施形
態に係る横型トレンチＭＯＳＦＥＴの構成を示す平面図
であり、図４２（ａ）は図４１の４２Ａ−４２Ａ線矢視
断面図であって、図４２（ｂ）は図４１の４２Ｂ−４２
Ｂ線矢視断面図である。
【００９４】本実施形態は、第１８の実施形態の変形構
成であり、ｐ型ウェル層４２ｐ、ｎ型ソース層４３ｎ、
ｎ型低濃度層７１ｎ、ｎ型オフセット層６１ｎ及びｎ型
ドレイン層４４ｎの導電型を反転させたものであり、具
体的には、ｐ型ウェル層４２ｐ、ｎ型ソース層４３ｎ、
ｎ型低濃度層７１ｎ、ｎ型オフセット層６１ｎ及びｎ型
ドレイン層４４ｎに代えて、ｎ型ウェル層４２ｎ、ｐ型
ソース層４３ｐ、ｐ型低濃度層７１ｐ、ｐ型オフセット
層６１ｐ及びｐ型ドレイン層４４ｐを備えている。
【００９５】以上のような構成としても、第１８の実施
形態と同様な効果を得ることができる。また、本実施形
態は、第１８の実施形態と組合せることにより、ブリッ
ジ回路や、プッシュプル回路を構成することができる。 （第２０の実施形態）図４３は本発明の第２０の実施形
態に係る横型トレンチＭＯＳＦＥＴの構成を示す断面図
であり、この断面図は図２３（ａ）に相当するものであ
る。
【００９６】本実施形態の特徴は、図２３に示した素子
において、ｐ型基板１１とｎ型高抵抗層１２との間に低
抵抗のｎ型埋込み層３４を形成したことにある。
【００９７】このような構成によれば、ゲートオン時
（導通時）の主電流の経路が縦方向にも広がるため、図
２３に示した素子に比べて、オン抵抗を低くできる。
【００９８】図４４に、本実施形態の変形例を示す。こ
れはドレイン電極２０がｎ型埋込み層３４にまで達した
例であり、オン抵抗をさらに低くできる。 （第２１の実施形態）図４５は本発明の第２１の実施形
態に係る横型トレンチＭＯＳＦＥＴ及びバイポーラトラ
ンジスタの構成を示す断面図であり、この断面図は図２
３（ａ）に相当するものである。
【００９９】本実施形態の第１の特徴は、横型ＭＯＳＦ
ＥＴのｎ型埋込み層とバイポーラトランジスタのｎ型埋
込み層とが同じ不純物濃度分布を持ったｎ型埋込み層３
４であることである。
【０１００】このような構成によれば、横型ＭＯＳＦＥ
Ｔのｎ型埋込み層とバイポーラトランジスタのｎ型埋込
み層とを同一工程で形成できるので、工程数の削減化を
図れるようになる。
【０１０１】第２の特徴は、バイポーラトランジスタの
コレクタ電極８８がｎ型埋込み層３４にまで達したトレ
ンチ内に埋込み形成されていることにある。
【０１０２】このような構成によれば、コレクタ抵抗が
低減され、良好な特性のバイポーラトランジスタが得ら
れるようになる。さらに、コレクタ電極８８とドレイン
電極１５とを同一工程で形成できるので、これによって
も工程数の削減化を図れるようになる。
【０１０３】なお、図中、８３はｐ型拡散層、８４はそ
れよりも高不純物濃度のｐ型拡散層であってこれらのｐ
型拡散層８３，８４はｎ型高抵抗層１２とともにｐｎ接
合分離を構成している。また、８５はｐ型ベース層、８
６はそのｐ型コンタクト層、８７はｎ型エミッタ層、８
８はコレクタ電極、８９はベース電極、９０はエミッタ
電極を示している。
【０１０４】以上、本発明の実施形態を説明したが、本
発明は上述の実施形態に限定されるものではない。例え
ば、上述の実施形態ではｐ型を第１導電型、ｎ型を第２
導電型としたが、導電型を全て逆にしても良い。
【０１０５】その他、本発明はその要旨を逸脱しない範
囲で種々変形して実施できる。
【０１０６】
【発明の効果】以上説明したように本発明によれば、素
子面積を増大させずにオン抵抗を低減し得る横型ＭＯＳ
ＦＥＴを備えた半導体装置を提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る横型トレンチＭ
ＯＳＦＥＴの構成を示す平面図
【図２】図１の２Ａ−２Ａ線及び２Ｂ−２Ｂ線矢視断面
図
【図３】同実施の形態における横型トレンチＭＯＳＦＥ
Ｔのオン抵抗におけるトレンチ間隔の依存性を対数目盛
で示す図
【図４】同実施の形態における効果を説明するための従
来素子の断面図
【図５】本発明の第２の実施形態に係る横型トレンチＭ
ＯＳＦＥＴの構成を示す平面図
【図６】図５の６Ａ−６Ａ線及び６Ｂ−６Ｂ線矢視断面
図
【図７】本発明の第３の実施形態に係る横型トレンチＭ
ＯＳＦＥＴの構成を示す平面図
【図８】図７の８Ａ−８Ａ線及び８Ｂ−８Ｂ線矢視断面
図
【図９】本発明の第４の実施形態に係る横型トレンチＭ
ＯＳＦＥＴの構成を示す平面図
【図１０】図９の１０Ａ−１０Ａ線及び１０Ｂ−１０Ｂ
線矢視断面図
【図１１】本発明の第５の実施形態に係る横型トレンチ
ＭＯＳＦＥＴの構成を示す平面図
【図１２】図１１の１２Ａ−１２Ａ線及び１２Ｂ−１２
Ｂ線矢視断面図
【図１３】同実施の形態における最適な態様を説明する
ための模式図
【図１４】本発明の第６の実施形態に係る横型トレンチ
ＭＯＳＦＥＴの構成を示す平面図
【図１５】図１４の１５Ａ−１５Ａ線及び１５Ｂ−１５
Ｂ線矢視断面図
【図１６】本発明の第７の実施形態に係る横型トレンチ
ＭＯＳＦＥＴの構成を示す平面図
【図１７】図１６の１７Ａ−１７Ａ線及び１７Ｂ−１７
Ｂ線矢視断面図
【図１８】本発明の第８の実施形態に係る横型トレンチ
ＭＯＳＦＥＴの構成を示す平面図
【図１９】図１８の１９Ａ−１９Ａ線及び１９Ｂ−１９
Ｂ線矢視断面図
【図２０】本発明の第９の実施形態に係る横型トレンチ
ＭＯＳＦＥＴの構成を示す平面図
【図２１】図２０の２０Ａ−２０Ａ線及び２０Ｂ−２０
Ｂ線矢視断面図
【図２２】本発明の第１０の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図
【図２３】図２２の２２Ａ−２２Ａ線及び２２Ｂ−２２
Ｂ線矢視断面図
【図２４】本発明の第１１の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図
【図２５】図２４の２４Ａ−２４Ａ線及び２４Ｂ−２４
Ｂ線矢視断面図
【図２６】本発明の第１２の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図
【図２７】図２６の２７Ａ−２７Ａ線及び２７Ｂ−２７
Ｂ線矢視断面図
【図２８】同実施の形態におけるオン抵抗とトレンチ寸
法との関係を示す図
【図２９】本発明の第１３の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図
【図３０】図２９の３０Ａ−３０Ａ線及び３０Ｂ−３０
Ｂ線矢視断面図
【図３１】本発明の第１４の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図
【図３２】図３１の３２Ａ−３２Ａ線及び３２Ｂ−３２
Ｂ線矢視断面図
【図３３】本発明の第１５の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図
【図３４】図３３の３４Ａ−３４Ａ線及び３４Ｂ−３４
Ｂ線矢視断面図
【図３５】本発明の第１６の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図
【図３６】図３５の３６Ａ−３６Ａ線及び３６Ｂ−３６
Ｂ線矢視断面図
【図３７】本発明の第１７の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図
【図３８】図３７の３８Ａ−３８Ａ線及び３８Ｂ−３８
Ｂ線矢視断面図
【図３９】本発明の第１８の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図
【図４０】図３９の４０Ａ−４０Ａ線及び４０Ｂ−４０
Ｂ線矢視断面図
【図４１】本発明の第１９の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す平面図
【図４２】図４１の４２Ａ−４２Ａ線及び４２Ｂ−４２
Ｂ線矢視断面図
【図４３】本発明の第２０の実施形態に係る横型トレン
チＭＯＳＦＥＴの構成を示す断面図
【図４４】同実施形態の変形例を示す断面図
【図４５】本発明の第２１の実施形態に係る横型トレン
チＭＯＳＦＥＴ及びバイポーラトランジスタの構成を示
す断面図
【図４６】従来の横型ＭＯＳＦＥＴの構成を示す平面図
【図４７】図４６の４６−４６線矢視断面図
【符号の説明】
１１，４１ｐ…ｐ型基板 １１ｎ…ｎ型基板 １２…ｎ型高抵抗層 １３，４２ｐ…ｐ型ウェル層 １４，４３ｎ…ｎ型ソース層 １５，４４ｎ…ｎ型ドレイン層 １６，４５…トレンチ（第１の溝） １６2 …トレンチ（第２の溝） １７，４６…ゲート絶縁膜 １８，４７…ゲート電極 １９，３８，４８…ソース電極 ２０，２０ａ，２０ｂ…ドレイン電極 ３１…ｐ型高抵抗層 ３２…ｎ型リサーフ拡散層（低不純物濃度の第２導電型
の半導体層） ３３…ｎ型オフセット層 ３４，３５，５１ｎ…ｎ型埋込み層（低抵抗半導体層） ５１ｐ…ｐ型埋込層 ５２ｎ…ｎ型エピタキシャル層 ６１ｎ…ｎ型オフセット層 ６１ｐ…ｐ型オフセット層 ７１ｎ…ｎ型低濃度層 ７１ｐ…ｐ型低濃度層 ８１…絶縁膜 ８２…ｐ型コンタクト層 ８３，８４…ｐ型拡散層 ８５…ｐ型ベース層 ８６…ｐ型コンタクト層 ８７…ｎ型エミッタ層 ８８…コレクタ電極 ８９…ベース電極 ９０…エミッタ電極
フロントページの続き (56)参考文献 特開 昭63−202971（ＪＰ，Ａ) 特開 昭63−90853（ＪＰ，Ａ) 特開 昭62−247558（ＪＰ，Ａ) 特開 昭55−82468（ＪＰ，Ａ) 特開 昭54−99575（ＪＰ，Ａ) 特開 昭47−17381（ＪＰ，Ａ) 特開 平７−130996（ＪＰ，Ａ) 特開 平７−86580（ＪＰ，Ａ) 特開 平７−7154（ＪＰ，Ａ) 特開 平３−76126（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】第２導電型の高抵抗半導体層と、 この高抵抗半導体層の表面からその途中の深さまで達し
    た溝内にゲート絶縁膜を介して形成されたゲート電極
    と、 前記高抵抗半導体層の表面に前記ゲート絶縁膜に接して
    選択的に形成された第２導電型のウェル層と、 このウェル層の表面に前記ゲート絶縁膜に接して選択的
    に形成された第１導電型のソース層と、 前記高抵抗半導体層の表面に前記ウェル層、前記ゲート
    絶縁膜および前記ゲート電極とは異なる領域に選択的に
    形成された第１導電型のドレイン層と、前記ウェル層と前記ドレイン層との間の 前記高抵抗半導
    体層の表面に前記ドレイン層に接して形成され、かつ前
    記ドレイン層よりも低不純物濃度の第１導電型のリサー
    フ層とを具備してなり、 かつ、前記ゲート電極は、前記ドレイン層の端部から前
    記第１導電型の前記リサーフ層、前記ウェル層及び前記
    ソース層の端部に至る、前記溝以外の領域にも、ゲート
    絶縁膜を介して形成されていることを特徴とする半導体
    装置。
  2. 【請求項２】第１導電型の高抵抗半導体層と、 この高抵抗半導体層の表面からその途中の深さまで達し
    た溝内にゲート絶縁膜を介して形成されたゲート電極
    と、 前記高抵抗半導体層の表面に前記ゲート絶縁膜に接して
    選択的に形成された第２導電型のウェル層と、 このウェル層の表面に前記ゲート絶縁膜に接して選択的
    に形成された第１導電型のソース層と、 前記高抵抗半導体層の表面に前記ウェル層、前記ゲート
    絶縁膜および前記ゲート電極とは異なる領域に選択的に
    形成された第１導電型のドレイン層と、前記ドレイン層と前記高抵抗半導体層との間 に前記ドレ
    イン層に接して形成され、かつ前記ドレイン層よりも低
    不純物濃度の第１導電型のオフセット層とを具備してな
    り、 かつ、前記ゲート電極は、前記ドレイン層の端部から前
    記第１導電型のオフセット層、前記ウェル層及び前記ソ
    ース層の端部に至る、前記溝以外の領域にも、ゲート絶
    縁膜を介して形成されていることを特徴とする半導体装
    置。
  3. 【請求項３】一導電型の高抵抗半導体層と、 この高抵抗半導体層の表面からその途中の深さまで達し
    た溝内にゲート絶縁膜を介して形成されたゲート電極
    と、 前記高抵抗半導体層の表面に前記ゲート絶縁膜に接して
    選択的に形成された第２導電型のウェル層と、 このウェル層の表面に前記ゲート絶縁膜に接して選択的
    に形成された第１導電型のソース層と、 前記高抵抗半導体層の表面に前記ウェル層とは異なる領
    域に前記ゲート絶縁膜に接して選択的に形成された第１
    導電型のオフセット層と、 このオフセット層の表面に前記ゲート絶縁膜と離間して
    選択的に形成された前記オフセット層よりも高不純物濃
    度の第１導電型のドレイン層とを備えた半導体装置であ
    って、前記ゲート電極は、前記ゲート絶縁膜よりも厚い
    絶縁膜を介して、前記オフセット層上にまで延在し、か
    つ、前記ゲート電極は、前記ドレイン層の端部から前記
    第１導電型のオフセット層、前記ウェル層及び前記ソー
    ス層の端部に至る、前記溝以外の領域にも、ゲート絶縁
    膜を介して形成されていることを特徴とする半導体装
    置。
  4. 【請求項４】一導電型の高抵抗半導体層と、 この高抵抗半導体層の表面からその途中の深さまで達し
    た第１の溝内にゲート絶縁膜を介して形成されたゲート
    電極と、 前記高抵抗半導体層の表面に前記ゲート絶縁膜に接して
    選択的に形成された第２導電型のウェル層と、 このウェル層の表面に前記ゲート絶縁膜に接して選択的
    に形成された第１導電型のソース層と、 前記高抵抗半導体層の表面に前記ウェル層とは異なる領
    域に前記ゲート絶縁膜とに接して選択的に形成された第
    １導電型のオフセット層と、 このオフセット層の表面からその途中の深さまで達し、
    かつ前記ゲート絶縁膜と離間して形成された第２の溝の
    底、側面若しくはその両方に露出した前記オフセット層
    の表面に形成された該オフセット層よりも高不純物濃度
    の第１導電型のドレイン層と、 前記第２の溝内に埋め込まれたドレイン電極とを具備し
    てなり、 かつ、前記ゲート電極は、前記ドレイン層の端部から前
    記第１導電型のオフセット層、前記ウェル層及び前記ソ
    ース層の端部に至る、前記溝以外の領域にも、ゲート絶
    縁膜を介して形成されていることを特徴とする半導体装
    置。
  5. 【請求項５】一導電型の高抵抗半導体層と、 この高抵抗半導体層の表面からその途中の深さまで達し
    た溝内にゲート絶縁膜を介して形成されたゲート電極
    と、 前記高抵抗半導体層の表面に前記ゲート絶縁膜に接して
    選択的に形成された第２導電型のウェル層と、 このウェル層の表面に前記ゲート絶縁膜に接して選択的
    に形成された第１導電型のソース層と、 前記高抵抗半導体層の表面に前記ウェル層とは異なる領
    域に前記ゲート絶縁膜と離間して選択的に形成された第
    １導電型のドレイン層と、 このドレイン層下、又は前記溝の下部および前記ドレイ
    ン層の両方に形成された第１導電型の低抵抗半導体層と
    を具備してなり、 かつ、前記ゲート電極は、前記ドレイン層の端部から前
    記高抵抗半導体層、前記ウェル層及び前記ソース層の端
    部に至る、前記溝以外の領域にも、ゲート絶縁膜を介し
    て形成されていることを特徴とする半導体装置。
  6. 【請求項６】前記高抵抗半導体層の表面に選択的に形成
    された第１導電型のエミッタ層および第２導電型のベー
    ス層、ならびにこれらのエミッタ層およびベース層を含
    む領域下に形成された第１導電型の埋込み層をさらに具
    備し、この埋込み層と前記低抵抗半導体層とが同じ深さ
    の同不純物濃度の半導体層であることを特徴とする請求
    項５に記載の半導体装置。
  7. 【請求項７】前記溝は、前記ソース層と前記ドレイン層
    との間に、チャネル幅方向に複数かつお互いに平行に配
    列して形成されていることを特徴とする請求項１ないし
    請求項６のいずれかに記載の半導体装置。
  8. 【請求項８】前記各溝の間隔は、０．０１〜０．８μｍ
    の範囲内にあることを特徴とする請求項７に記載の半導
    体装置。
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