JPH0493081A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0493081A JPH0493081A JP2209892A JP20989290A JPH0493081A JP H0493081 A JPH0493081 A JP H0493081A JP 2209892 A JP2209892 A JP 2209892A JP 20989290 A JP20989290 A JP 20989290A JP H0493081 A JPH0493081 A JP H0493081A
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- electrode
- type
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 239000010410 layer Substances 0.000 abstract description 33
- 238000009792 diffusion process Methods 0.000 description 26
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000005192 partition Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にMOSFETを有する
半導体装置に関する。
半導体装置に関する。
従来の横型パワーMO3FETは第2図に示すように、
N型Si基板1の一主面に設けたP型ベース拡散層2と
N型Si基板1の表面に設けて素子形成領域を区画する
フィールド酸化膜11と、素子形成領域のN型Si基板
1の表面にゲート酸化膜7を介して設けたゲート電極8
と、ゲート電極8に整合してP型ベース拡散層2に設け
たN++ソース拡散層3及びN型Si基板Xに設けたN
+型トドレイン拡散層6、N++ソース拡散層3に隣接
してP型ベース拡散層2に設けたP+型ベース拡散層4
と、ゲート電極8の上に設けた層間絶縁膜12と、N+
+ソース拡散層3及びP+型ベース拡散層4に接続し、
且つ層間絶縁膜12の上の一部に延在して設けたソース
電極13と、N+型トドレイン拡散層6接続して設けた
トレイン電極]Oとを含んで構成される。
N型Si基板1の一主面に設けたP型ベース拡散層2と
N型Si基板1の表面に設けて素子形成領域を区画する
フィールド酸化膜11と、素子形成領域のN型Si基板
1の表面にゲート酸化膜7を介して設けたゲート電極8
と、ゲート電極8に整合してP型ベース拡散層2に設け
たN++ソース拡散層3及びN型Si基板Xに設けたN
+型トドレイン拡散層6、N++ソース拡散層3に隣接
してP型ベース拡散層2に設けたP+型ベース拡散層4
と、ゲート電極8の上に設けた層間絶縁膜12と、N+
+ソース拡散層3及びP+型ベース拡散層4に接続し、
且つ層間絶縁膜12の上の一部に延在して設けたソース
電極13と、N+型トドレイン拡散層6接続して設けた
トレイン電極]Oとを含んで構成される。
従来の半導体装置はドレイン電極とソース電極間に高電
圧が印加された場合に生じる層間絶縁膜内のチャージが
チャネル領域に影響をおよぼし、MOSFETのしきい
電圧■工が変化してしまうという欠点があった。
圧が印加された場合に生じる層間絶縁膜内のチャージが
チャネル領域に影響をおよぼし、MOSFETのしきい
電圧■工が変化してしまうという欠点があった。
本発明の半導体装置は、−導電型半導体基板上にゲート
絶縁膜を介して設けたゲート電極と、前記ゲート電極に
整合して前記半導体基板内に設けた逆導電型のソース領
域及びトレイン領域とを有する半導体装置において、前
記ケート電極上に設けた層間絶縁膜の−にに前記ゲート
電極下のチャネル領域の全域を含んて設け且つ前記ソー
ス領域と接続したソース電極を備えている。
絶縁膜を介して設けたゲート電極と、前記ゲート電極に
整合して前記半導体基板内に設けた逆導電型のソース領
域及びトレイン領域とを有する半導体装置において、前
記ケート電極上に設けた層間絶縁膜の−にに前記ゲート
電極下のチャネル領域の全域を含んて設け且つ前記ソー
ス領域と接続したソース電極を備えている。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示す半導体チップの断面図
である。
である。
第1図に示すように、N型Si基板]の一主面に設けた
P型ベース拡散層2と、N型Si基板1の表面に設けて
素子形成領域を区画するフィールド酸化膜11と、素子
形成領域のN型Si基板1の表面にゲート酸化膜7を介
して設けたゲート電極8と、ゲート電極8に整合してP
型ベース拡散層2に設けたN++ソース拡散層3及びN
型S1基板1に設けたN+型トドレイン拡散層6、N+
+ソース拡散層3に隣接してP型ベース拡散層2に設け
た■〕“型ベース拡散層4と、グー1〜電極8の上に設
けた層間絶縁膜12と、N++ソース拡散層3及びP+
型ベース拡散層4に接続し、且つケート電極8下のチャ
ネル領域5の全域を含む領域上の層間絶縁膜12上に延
在させて設けたソース電極9と、N++トレイン拡散層
6に接続して設けたトレイン電極10とを含んで構成さ
れる。
P型ベース拡散層2と、N型Si基板1の表面に設けて
素子形成領域を区画するフィールド酸化膜11と、素子
形成領域のN型Si基板1の表面にゲート酸化膜7を介
して設けたゲート電極8と、ゲート電極8に整合してP
型ベース拡散層2に設けたN++ソース拡散層3及びN
型S1基板1に設けたN+型トドレイン拡散層6、N+
+ソース拡散層3に隣接してP型ベース拡散層2に設け
た■〕“型ベース拡散層4と、グー1〜電極8の上に設
けた層間絶縁膜12と、N++ソース拡散層3及びP+
型ベース拡散層4に接続し、且つケート電極8下のチャ
ネル領域5の全域を含む領域上の層間絶縁膜12上に延
在させて設けたソース電極9と、N++トレイン拡散層
6に接続して設けたトレイン電極10とを含んで構成さ
れる。
ここて、ゲート電極8にしきい電圧■。以上の電圧が印
加されるとチャネル領域5にN型反転層が形成され、ソ
ース領域3.トレイン領域6は導通状態となる。逆にゲ
ート電極8の電位がしきい電圧■Tより小さいとき、チ
ャネル5は遮断状態となる。
加されるとチャネル領域5にN型反転層が形成され、ソ
ース領域3.トレイン領域6は導通状態となる。逆にゲ
ート電極8の電位がしきい電圧■Tより小さいとき、チ
ャネル5は遮断状態となる。
この遮断状態において、トレイン電i1.0ソース電極
9間に高電圧が印加された場合、従来構造のパワーMO
3FETであればソース電極]3゜ドレイン電極10間
の高電界によって生じた層間絶縁膜内のチャージにより
Vアが変化する場合があるが、本発明による構造におい
ては、層間絶縁膜12内のチャージはチャネル領域の上
部には発生しないのでしきい電圧■工が変化することは
ない。チャネル長1.5μm、P型ベース拡散層3とN
型Si基板]との接合耐圧が65Vの設計のパワーMO
3FETにおいて、従来例と本発明のMOSFETにつ
いてB T (burn−4n test)によるしき
い電圧V。の変化を測定した。その結果125℃で50
VのBT後、従来例のMOSFETではしきい電圧■T
は1.OVから0.3Vに低下したのに対し、本発明の
MOSFETではしきい電圧VTに変化はなく、本発明
の有効性が確認された。
9間に高電圧が印加された場合、従来構造のパワーMO
3FETであればソース電極]3゜ドレイン電極10間
の高電界によって生じた層間絶縁膜内のチャージにより
Vアが変化する場合があるが、本発明による構造におい
ては、層間絶縁膜12内のチャージはチャネル領域の上
部には発生しないのでしきい電圧■工が変化することは
ない。チャネル長1.5μm、P型ベース拡散層3とN
型Si基板]との接合耐圧が65Vの設計のパワーMO
3FETにおいて、従来例と本発明のMOSFETにつ
いてB T (burn−4n test)によるしき
い電圧V。の変化を測定した。その結果125℃で50
VのBT後、従来例のMOSFETではしきい電圧■T
は1.OVから0.3Vに低下したのに対し、本発明の
MOSFETではしきい電圧VTに変化はなく、本発明
の有効性が確認された。
以上説明したように本発明はチャネル領域全域を含む領
域上のゲート電極の上に層間絶縁膜を介してソース電極
を延在させることにより、MOSFETのしきい電圧V
Tを安定化できるという効果を有する。
域上のゲート電極の上に層間絶縁膜を介してソース電極
を延在させることにより、MOSFETのしきい電圧V
Tを安定化できるという効果を有する。
第1図は本発明の一実施例を示す半導体チップの断面図
、第2図は従来の半導体装置の一例を示す半導体チップ
の断面図である。 1・・・N型Si基板、2・・・P型ベース拡散層、3
・・・N++ソース拡散層、4・・P+型ベース拡散層
、5・・・チャネル領域、6・・・N++トレイン拡散
層、7・・・ゲート酸化膜、8・・・ゲート電極、9・
・・ソース電極、10・・・ドレイン電極、11・・・
フィールド酸化膜、12・・層間絶縁膜、13・・・ソ
ース電極。
、第2図は従来の半導体装置の一例を示す半導体チップ
の断面図である。 1・・・N型Si基板、2・・・P型ベース拡散層、3
・・・N++ソース拡散層、4・・P+型ベース拡散層
、5・・・チャネル領域、6・・・N++トレイン拡散
層、7・・・ゲート酸化膜、8・・・ゲート電極、9・
・・ソース電極、10・・・ドレイン電極、11・・・
フィールド酸化膜、12・・層間絶縁膜、13・・・ソ
ース電極。
Claims (1)
- 一導電型半導体基板上にゲート絶縁膜を介して設けた
ゲート電極と、前記ゲート電極に整合して前記半導体基
板内に設けた逆導電型のソース領域及びドレイン領域と
を有する半導体装置において、前記ゲート電極上に設け
た層間絶縁膜の上に前記ゲート電極下のチャネル領域の
全域を含んで設け且つ前記ソース領域と接続したソース
電極を備えたことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2209892A JPH0493081A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2209892A JPH0493081A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0493081A true JPH0493081A (ja) | 1992-03-25 |
Family
ID=16580378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2209892A Pending JPH0493081A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0493081A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6452231B1 (en) * | 1997-07-31 | 2002-09-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1990
- 1990-08-08 JP JP2209892A patent/JPH0493081A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6452231B1 (en) * | 1997-07-31 | 2002-09-17 | Kabushiki Kaisha Toshiba | Semiconductor device |
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