JPH03155659A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03155659A JPH03155659A JP29591789A JP29591789A JPH03155659A JP H03155659 A JPH03155659 A JP H03155659A JP 29591789 A JP29591789 A JP 29591789A JP 29591789 A JP29591789 A JP 29591789A JP H03155659 A JPH03155659 A JP H03155659A
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- capacitance
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- Pending
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- 239000000758 substrate Substances 0.000 claims description 11
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Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、金属−絶縁膜一半導体構造の容量素子（以下
、単にＭＩＳ容量素子と記す）を備えた半導体装置に関
するものである。
、単にＭＩＳ容量素子と記す）を備えた半導体装置に関
するものである。
従来の技術
近年、半導体装置はより高い周波数帯の電気信号を処理
するようになってきており、半導体装置を構成する素子
は、実動作に供しない寄生素子成分を極力小さくなるよ
う構成される。
するようになってきており、半導体装置を構成する素子
は、実動作に供しない寄生素子成分を極力小さくなるよ
う構成される。
以下に従来の半導体装置について説明する。
第２図は従来の半導体装置の断面図を示すものである。
第２図において、１はＰ形半導体基板、２はＮ形埋込層
、３はＮ形エピタキシャル層、４はＰ形弁離層、６はシ
リコン酸化膜、７はシリコン窒化膜、８はＮ形層コンタ
クト電極、１ｏは容量アノード電極、１１は基板コンタ
クト電極である。
、３はＮ形エピタキシャル層、４はＰ形弁離層、６はシ
リコン酸化膜、７はシリコン窒化膜、８はＮ形層コンタ
クト電極、１ｏは容量アノード電極、１１は基板コンタ
クト電極である。
以上のように構成された半導体装置について、以下その
動作を説明する。
動作を説明する。
まず、Ｎ形層コンタクト電極８を介してＮ形埋込層２と
Ｎ形エピタキシャル層３を容量素子のカソード層として
使用すると、容量アノード電極１０との間にシリコン窒
化！１１１７を絶縁膜としたＭＩＳ容量を形成できる。
Ｎ形エピタキシャル層３を容量素子のカソード層として
使用すると、容量アノード電極１０との間にシリコン窒
化！１１１７を絶縁膜としたＭＩＳ容量を形成できる。
発明が解決しようとする課題
しかしながら、上記従来の構成では、カソード層として
使用しているＮ形埋込層２と、Ｐ形半導体基板１との間
に、寄生のＰＮ接合容量が形成され、本来のＭＩＳ容量
の容量素子特性を劣化させるという課題があった。
使用しているＮ形埋込層２と、Ｐ形半導体基板１との間
に、寄生のＰＮ接合容量が形成され、本来のＭＩＳ容量
の容量素子特性を劣化させるという課題があった。
本発明は上記従来の問題点を解決するもので、カソード
層に寄生するＰＮ接合容量を極力少な（できるため、寄
生容量による容量素子特性の劣化の極めて少ないＭＩＳ
容量を備えた半導体装置を提供することを目的とする。
層に寄生するＰＮ接合容量を極力少な（できるため、寄
生容量による容量素子特性の劣化の極めて少ないＭＩＳ
容量を備えた半導体装置を提供することを目的とする。
課題を解決するための手段
この目的を達成するために本発明の半導体装置は逆導電
形半導体層に一導電形半導体層を備え、その上部に絶縁
膜を介して導電体とを備えている。
形半導体層に一導電形半導体層を備え、その上部に絶縁
膜を介して導電体とを備えている。
作用
この構成によってカソード層を形成するＰ形半導体層は
、Ｐ形半導体基板との間には寄生の接合容量は形成され
ず、Ｎ形半導体層との間に１寄生のＰＮ接合容量が形成
されるが、このＰＮ接合間に逆バイアス電圧を印加する
ことにより、十分小さな寄生のＰＮ接合容量に減少させ
ることができるため、アノード電極と絶縁膜とＰ形半導
体層とによって形成されるＭＩＳ容量素子の容量素子特
性の劣化を、極力少な（することができる。
、Ｐ形半導体基板との間には寄生の接合容量は形成され
ず、Ｎ形半導体層との間に１寄生のＰＮ接合容量が形成
されるが、このＰＮ接合間に逆バイアス電圧を印加する
ことにより、十分小さな寄生のＰＮ接合容量に減少させ
ることができるため、アノード電極と絶縁膜とＰ形半導
体層とによって形成されるＭＩＳ容量素子の容量素子特
性の劣化を、極力少な（することができる。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例における半導体装置の断面図
を示すものである。第１図において、１はＰ形半導体基
板、２はＮ形埋込層、３はＮ形エピタキシャル層、４は
Ｐ形分離層、５はＰ膨拡散層、６はシリコン酸化膜、７
はシリコン窒化膜、８はＮ形層コンタクト電極、９はＰ
形層コンタクト電極、１０は容量アノード電極、１１は
基板コンタクト電極である。
を示すものである。第１図において、１はＰ形半導体基
板、２はＮ形埋込層、３はＮ形エピタキシャル層、４は
Ｐ形分離層、５はＰ膨拡散層、６はシリコン酸化膜、７
はシリコン窒化膜、８はＮ形層コンタクト電極、９はＰ
形層コンタクト電極、１０は容量アノード電極、１１は
基板コンタクト電極である。
以上のように構成された本実施例の半導体装置について
、以下その動作を説明する。
、以下その動作を説明する。
まず、第１図のＰ形層コンタクト電極９を介してＰ膨拡
散層５を容量のカソード層として使用すると、容量アノ
ード電極１０との間にシリコン窒化膜７を絶縁膜とした
ＭＩＳ容量を形成できる。
散層５を容量のカソード層として使用すると、容量アノ
ード電極１０との間にシリコン窒化膜７を絶縁膜とした
ＭＩＳ容量を形成できる。
この時、Ｎ形層コンタクト電極８を介してＮ形埋込層２
とＮ形エピタキシャル層３に、Ｐ膨拡散層５より十分高
い電圧を印加すると、Ｐ膨拡散層５とＮ形エピタキシャ
ル層３とのＰＮ接合には十分な空乏層が広がり、ＰＮ接
合容量は極めて小さ（なる。
とＮ形エピタキシャル層３に、Ｐ膨拡散層５より十分高
い電圧を印加すると、Ｐ膨拡散層５とＮ形エピタキシャ
ル層３とのＰＮ接合には十分な空乏層が広がり、ＰＮ接
合容量は極めて小さ（なる。
以上のように本実施例によれば、容量のカソード層を形
成するＰ膨拡散層５と、Ｎ形エピタキシャル層３との間
に逆バイパス電圧を印加することにより、カソード層に
寄生するＰＮ接合容量を小さくできるため、本来の容量
アノード電極１０とシリコン窒化膜７とＰ膨拡散層５と
の間に形成されたＭＩＳ容量に寄生する容量を減少させ
ることができ、ＭＩＳ容量の容量素子特性を劣化させる
ことを極力少なくできる。
成するＰ膨拡散層５と、Ｎ形エピタキシャル層３との間
に逆バイパス電圧を印加することにより、カソード層に
寄生するＰＮ接合容量を小さくできるため、本来の容量
アノード電極１０とシリコン窒化膜７とＰ膨拡散層５と
の間に形成されたＭＩＳ容量に寄生する容量を減少させ
ることができ、ＭＩＳ容量の容量素子特性を劣化させる
ことを極力少なくできる。
なお、上記実施例では絶縁膜をシリコン窒化膜としたが
、代わりにシリコン酸化膜等の他の絶縁膜を用いてもよ
いし、また、二層以上の絶縁膜を用いてもよい。
、代わりにシリコン酸化膜等の他の絶縁膜を用いてもよ
いし、また、二層以上の絶縁膜を用いてもよい。
発明の効果
本発明によれば、Ｎ形半導体層中にＰ形半導体層カソー
ド層を設け、その上部に絶縁膜とアノード電極を設ける
ことにより、カソード層の寄生容量を減少させて、ＭＩ
Ｓ容量の容量素子特性の劣化を少なくすることができる
優れた半導体装置を実現できる。
ド層を設け、その上部に絶縁膜とアノード電極を設ける
ことにより、カソード層の寄生容量を減少させて、ＭＩ
Ｓ容量の容量素子特性の劣化を少なくすることができる
優れた半導体装置を実現できる。
第１図は本発明の一実施例における半導体装置の断面図
、第２図は従来の半導体装置の断面図である。 １・・・・・・Ｐ形半導体基板、２・・・・・・Ｎ形埋
込層、３・・・・・・Ｎ形エピタキシャル層、４・・・
・・・Ｐ形分離層、５・・・・・・Ｐ膨拡散層、６・・
・・・・シリコン酸化膜、７・・・・・・シリコン窒化
膜、８・・・・・・Ｎ形層コンタクト電極、９・・・・
・・Ｐ形層コンタクト電極、１０・・・・・・容量アノ
ード電極、１１・・・・・・基板コンタクト電極。
、第２図は従来の半導体装置の断面図である。 １・・・・・・Ｐ形半導体基板、２・・・・・・Ｎ形埋
込層、３・・・・・・Ｎ形エピタキシャル層、４・・・
・・・Ｐ形分離層、５・・・・・・Ｐ膨拡散層、６・・
・・・・シリコン酸化膜、７・・・・・・シリコン窒化
膜、８・・・・・・Ｎ形層コンタクト電極、９・・・・
・・Ｐ形層コンタクト電極、１０・・・・・・容量アノ
ード電極、１１・・・・・・基板コンタクト電極。
Claims (1)
- 一導電形半導体基板に逆導電形半導体層、前記逆導電形
半導体層内に一導電形半導体層および前記一導電形半導
体層上に絶縁膜を介して導電体を備えたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29591789A JPH03155659A (ja) | 1989-11-14 | 1989-11-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29591789A JPH03155659A (ja) | 1989-11-14 | 1989-11-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03155659A true JPH03155659A (ja) | 1991-07-03 |
Family
ID=17826810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29591789A Pending JPH03155659A (ja) | 1989-11-14 | 1989-11-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03155659A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10163421A (ja) * | 1996-11-29 | 1998-06-19 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP2006201293A (ja) * | 2005-01-18 | 2006-08-03 | Kato Electrical Mach Co Ltd | 原稿圧着板開閉装置及び事務機器 |
| JP2016195209A (ja) * | 2015-04-01 | 2016-11-17 | ローム株式会社 | コンデンサ構造 |
-
1989
- 1989-11-14 JP JP29591789A patent/JPH03155659A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10163421A (ja) * | 1996-11-29 | 1998-06-19 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JP2006201293A (ja) * | 2005-01-18 | 2006-08-03 | Kato Electrical Mach Co Ltd | 原稿圧着板開閉装置及び事務機器 |
| JP4676769B2 (ja) * | 2005-01-18 | 2011-04-27 | 加藤電機株式会社 | 原稿圧着板開閉装置及び事務機器 |
| JP2016195209A (ja) * | 2015-04-01 | 2016-11-17 | ローム株式会社 | コンデンサ構造 |
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