JPS604250A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS604250A JPS604250A JP11203083A JP11203083A JPS604250A JP S604250 A JPS604250 A JP S604250A JP 11203083 A JP11203083 A JP 11203083A JP 11203083 A JP11203083 A JP 11203083A JP S604250 A JPS604250 A JP S604250A
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- JP
- Japan
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- buried layer
- layer
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- semiconductor
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- 239000003990 capacitor Substances 0.000 claims description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/93—Variable capacitance diodes, e.g. varactors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は半導体集積回路装置に関し、特に、半導体集積
回路装置につくり込まれた容量素子に関する。
回路装置につくり込まれた容量素子に関する。
従来、半導体集積回路装置（ｔｅ）に５？ける容量（コ
ンデンサ）としては、絶縁膜を蒋電体としたＭ ＯＳ容
量及びＰＮ接合における空乏層を、透電体としたＰＮ接
合谷容量用いられている。この内、ＰＮ接合容量として
は、トランジスタリベース・エミッタ接合あるいはペー
ス・コレクタ接合全容量素子に利用することが行なわＪ
しているが、前者の場合、エミッタ直下のベースシート
抵抗が太きいために直列抵抗が大きくなり、後者では単
位面積当りの容量が小さくなるという欠点がある。また
、直列抵抗が小さく、且つ、単位面積当−りの容量が大
きい接合容量素子として、トランジスタにわりる埋込み
領域と、絶縁分離領域と同時に形成した領域とでなるＰ
Ｎ接合を利用したものもある。
ンデンサ）としては、絶縁膜を蒋電体としたＭ ＯＳ容
量及びＰＮ接合における空乏層を、透電体としたＰＮ接
合谷容量用いられている。この内、ＰＮ接合容量として
は、トランジスタリベース・エミッタ接合あるいはペー
ス・コレクタ接合全容量素子に利用することが行なわＪ
しているが、前者の場合、エミッタ直下のベースシート
抵抗が太きいために直列抵抗が大きくなり、後者では単
位面積当りの容量が小さくなるという欠点がある。また
、直列抵抗が小さく、且つ、単位面積当−りの容量が大
きい接合容量素子として、トランジスタにわりる埋込み
領域と、絶縁分離領域と同時に形成した領域とでなるＰ
Ｎ接合を利用したものもある。
いずれに′ぜよ、これらのＰＮ接合谷容量素子絶縁分離
領域ｔ（よって他の素子とは分離された領域内に形成さ
れており、それ故に容量素子のうち一方の領域が回路の
最低電位（ＧＮＤ）Ｋ接続される場合も、その領域全金
属配線によりわざわざ最低電位に恢続する必要があり、
この結果、素子面積の増大を生じていた。
領域ｔ（よって他の素子とは分離された領域内に形成さ
れており、それ故に容量素子のうち一方の領域が回路の
最低電位（ＧＮＤ）Ｋ接続される場合も、その領域全金
属配線によりわざわざ最低電位に恢続する必要があり、
この結果、素子面積の増大を生じていた。
不発明の目的は素子面積が小さく、直列抵抗が小さく、
単位面積当漫の容量性も大きい接合容量素子を有するＩ
Ｃ’（（提供することにある。
単位面積当漫の容量性も大きい接合容量素子を有するＩ
Ｃ’（（提供することにある。
木兄ｕＡは、接合容量素子の一方の領域全一導電型埋込
みπμ域で構成し、他方の領域を埋込み領域と基板とに
またがって形成された他４電型領域で構成することを特
徴とし、好ましくは他方の領域である他導電型領域を絶
縁分離領域としても利用する。
みπμ域で構成し、他方の領域を埋込み領域と基板とに
またがって形成された他４電型領域で構成することを特
徴とし、好ましくは他方の領域である他導電型領域を絶
縁分離領域としても利用する。
以下、図面を用いて不発明を詳細に説明する。
第１図及至第６図は、不発明の一実施例による半導体集
積回路内の各社素子を製造工程順に円くしたものである
。第１図は、Ｐ型半導体基板１の表面から周知の拡散技
術によりＮ型埋込層２を選択的に形成したもの金示す０
次に、Ｎ型埋込層２及びＰ型半導体基板１ｃ／）両方り
表面にまたかるようなＰ型埋込層３ａを、また該Ｐ型埋
込層３ａに接続し且つＮ型埋込層２を囲むようなＰｆｉ
埋込層３ｂを選択的に形成する（第２図）。領域３ａ、
３ｂ１：Ｊ−Ｎ型埋込層２のＳ電型を反転しない程度な
濃度であってもよい。このようにして形成した半導体基
板１上に気相成長法によりＮ型エピタキシャル層６を形
成し、半導体基板１上のＰ型埋込層３ａ。
積回路内の各社素子を製造工程順に円くしたものである
。第１図は、Ｐ型半導体基板１の表面から周知の拡散技
術によりＮ型埋込層２を選択的に形成したもの金示す０
次に、Ｎ型埋込層２及びＰ型半導体基板１ｃ／）両方り
表面にまたかるようなＰ型埋込層３ａを、また該Ｐ型埋
込層３ａに接続し且つＮ型埋込層２を囲むようなＰｆｉ
埋込層３ｂを選択的に形成する（第２図）。領域３ａ、
３ｂ１：Ｊ−Ｎ型埋込層２のＳ電型を反転しない程度な
濃度であってもよい。このようにして形成した半導体基
板１上に気相成長法によりＮ型エピタキシャル層６を形
成し、半導体基板１上のＰ型埋込層３ａ。
３ｂに対応するエピタキシャル層６の表面にＰ４領域５
ａ、５ｂ’を形成する（第３図）。次に、高温の熱処ｆ
３ｉ！、（例えは１２００℃）により、１７型埋込層３
ａ、３ｂとＰ型領域５ａ、５ｂとがエピタキシャル層６
内で爪なる互で拡散させ、ＰＭ、領域７ａ及び７ｂを形
成する。しかる後、Ｎ 型コンタクト領域８ｆ：形成す
る（第４図）。Ｐ壁領域７ａ。
ａ、５ｂ’を形成する（第３図）。次に、高温の熱処ｆ
３ｉ！、（例えは１２００℃）により、１７型埋込層３
ａ、３ｂとＰ型領域５ａ、５ｂとがエピタキシャル層６
内で爪なる互で拡散させ、ＰＭ、領域７ａ及び７ｂを形
成する。しかる後、Ｎ 型コンタクト領域８ｆ：形成す
る（第４図）。Ｐ壁領域７ａ。
７ｂは前にも説明したが、）１↓５図の平面図より明ら
かなように、これらは連ｊｂシしたＰ型の領域７である
。たたし、内部にエピタキシャル層６の一部が存在し、
そこにＮ＋領域８が形成されている。
かなように、これらは連ｊｂシしたＰ型の領域７である
。たたし、内部にエピタキシャル層６の一部が存在し、
そこにＮ＋領域８が形成されている。
最後に、カソード電極８及びアノード電極９′ｆｆ：形
成−ｊ゛る（第６図）。
成−ｊ゛る（第６図）。
以上、説明したように本発明による容量を用いれは、Ｎ
型埋込層２を一方の領域とし、これと基板１に丑たがる
Ｐ型埋込ＪＵ ７ ；ｉ ｆ形成することによって単位
面積りたりの容量が太きくな勺、又。
型埋込層２を一方の領域とし、これと基板１に丑たがる
Ｐ型埋込ＪＵ ７ ；ｉ ｆ形成することによって単位
面積りたりの容量が太きくな勺、又。
直列抵抗も小さくできる。しかも、Ｐ壁領域７ａはエピ
タキシャル層６の表面がらのみ形成されたもので（・よ
なくて１表面から形成された領域５ａとエピタキシャル
層ｖ：ｖ ６の形成前に形成された領域３ａとによって
構成される。すなわち、領域７はエピタキシャル層６の
表面がらしだいに不純物濃度が１氏下するｙ（部分と、
その後増加する第２の部分とを有し、この第２部分（領
域３ａにより形成される部分）によって容量の接合面積
、濃度等が主に決定されるので、エピタキシャル層６の
厚すノパラツキにより生じる容量値のバラツキが低減さ
れ、直列抵抗もδらに小さくな□。
タキシャル層６の表面がらのみ形成されたもので（・よ
なくて１表面から形成された領域５ａとエピタキシャル
層ｖ：ｖ ６の形成前に形成された領域３ａとによって
構成される。すなわち、領域７はエピタキシャル層６の
表面がらしだいに不純物濃度が１氏下するｙ（部分と、
その後増加する第２の部分とを有し、この第２部分（領
域３ａにより形成される部分）によって容量の接合面積
、濃度等が主に決定されるので、エピタキシャル層６の
厚すノパラツキにより生じる容量値のバラツキが低減さ
れ、直列抵抗もδらに小さくな□。
特に不発明では、容量のアノード側、つま−り領域７が
回路上最低電位（ＧＮＩ））になっている場曾に、アノ
ードを、金属配線により、゛わされさ最低電位に接続す
る必要がなくなる。さらにＴ７’ｊ、領域７ａと連続し
た領域７ｂｌ形成することにより。
回路上最低電位（ＧＮＩ））になっている場曾に、アノ
ードを、金属配線により、゛わされさ最低電位に接続す
る必要がなくなる。さらにＴ７’ｊ、領域７ａと連続し
た領域７ｂｌ形成することにより。
アノード側のＰ副領域７がアイソレーション’ｆｃ ｎ
Ｋねることかできるりで、素子面積も小さくすることが
できる。熱論専電型ｆ″′ｒべて入れかえでもよい。
Ｋねることかできるりで、素子面積も小さくすることが
できる。熱論専電型ｆ″′ｒべて入れかえでもよい。
第１図乃至第６図は本発明の一実施例による容量素子全
製造工程順に乃くず図で、特に第１図乃至第４図、第６
図はｉノ「面凶、第５図は第４図の半面図である。 ｌ・・・・・・半導体基板、２・・・・・・Ｎ型埋込層
、３ａ。 ３ｂ・・・・・・Ｐ型埋込層、４・・・・シリコン岐化
膜。 ５’ａ、５ｂ・・・・・・Ｐ型領域、６・・・・・Ｎ馴
町ピタキシ−ヤルｒ曽ｈ ７ ａ、７ ｂ・・・Ｐ型′
唄ｊ４ 、−ｉ・・・・コンタクト用Ｎ型領域、９．１
０・・・金属電極。 Ｉ□咄 代理人 弁理士 内 ａ 皿′ 日 第１図 力２図 第３図 第４区 第５図
製造工程順に乃くず図で、特に第１図乃至第４図、第６
図はｉノ「面凶、第５図は第４図の半面図である。 ｌ・・・・・・半導体基板、２・・・・・・Ｎ型埋込層
、３ａ。 ３ｂ・・・・・・Ｐ型埋込層、４・・・・シリコン岐化
膜。 ５’ａ、５ｂ・・・・・・Ｐ型領域、６・・・・・Ｎ馴
町ピタキシ−ヤルｒ曽ｈ ７ ａ、７ ｂ・・・Ｐ型′
唄ｊ４ 、−ｉ・・・・コンタクト用Ｎ型領域、９．１
０・・・金属電極。 Ｉ□咄 代理人 弁理士 内 ａ 皿′ 日 第１図 力２図 第３図 第４区 第５図
Claims (3)
- （１）第１４電型の半導体基板と該半導体基板上に成長
された第２導電型の半導体層とを有し、さらに該半導体
層と前記半導体基板との間に埋込まれた第２４電型の埋
込領域と前記半導体層の表面から前記埋込領域及び前記
半導体基板のそれぞれの一部にまで延在する第１４電温
の半導体領域と金倉／しで構成された容量素子合宿する
ことを特徴とする半導体集積回路装置。 - （２）前記半導体領域は前記埋込領域と接する前記半導
体層の一部を他の部分から分離するように形成されてい
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。 - （３）前記半導体領域は前記半導体層の表面からその内
部に向って不純物濃度が低下する第１の部分とその後不
純物濃度が増加する第２の部分とを有することを特徴と
する特許ＰＭ氷の範囲第２項記載の半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11203083A JPS604250A (ja) | 1983-06-22 | 1983-06-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11203083A JPS604250A (ja) | 1983-06-22 | 1983-06-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS604250A true JPS604250A (ja) | 1985-01-10 |
Family
ID=14576241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11203083A Pending JPS604250A (ja) | 1983-06-22 | 1983-06-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604250A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01240616A (ja) * | 1988-03-18 | 1989-09-26 | Nippon Steel Corp | 圧力容器用極厚鋼板の製造方法 |
| JPH01319629A (ja) * | 1988-06-20 | 1989-12-25 | Nippon Steel Corp | 靭性の優れたＣｒ−Ｍｏ鋼板の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4958726A (ja) * | 1972-10-04 | 1974-06-07 | ||
| JPS509680A (ja) * | 1973-04-11 | 1975-01-31 | ||
| JPS52103980A (en) * | 1976-02-26 | 1977-08-31 | Nec Corp | Semiconductor integrated circuit device |
| JPS5368181A (en) * | 1976-11-30 | 1978-06-17 | Fujitsu Ltd | Semiconductor integrated circuit |
-
1983
- 1983-06-22 JP JP11203083A patent/JPS604250A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4958726A (ja) * | 1972-10-04 | 1974-06-07 | ||
| JPS509680A (ja) * | 1973-04-11 | 1975-01-31 | ||
| JPS52103980A (en) * | 1976-02-26 | 1977-08-31 | Nec Corp | Semiconductor integrated circuit device |
| JPS5368181A (en) * | 1976-11-30 | 1978-06-17 | Fujitsu Ltd | Semiconductor integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01240616A (ja) * | 1988-03-18 | 1989-09-26 | Nippon Steel Corp | 圧力容器用極厚鋼板の製造方法 |
| JPH01319629A (ja) * | 1988-06-20 | 1989-12-25 | Nippon Steel Corp | 靭性の優れたＣｒ−Ｍｏ鋼板の製造方法 |
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