JPS5853864A - 半導体可変容量素子 - Google Patents
半導体可変容量素子Info
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- JPS5853864A JPS5853864A JP15176781A JP15176781A JPS5853864A JP S5853864 A JPS5853864 A JP S5853864A JP 15176781 A JP15176781 A JP 15176781A JP 15176781 A JP15176781 A JP 15176781A JP S5853864 A JPS5853864 A JP S5853864A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors with potential-jump barrier or surface barrier
- H01L29/93—Variable capacitance diodes, e.g. varactors
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体可変容量素子の破壊防止機構に関する。
半導体可変容量素子は半導体基板！１面に絶縁膜でおお
われ外部より絶縁された浮遊電極を持ち。
われ外部より絶縁された浮遊電極を持ち。
容量可変電極と基板との間に電圧を加えて、浮遊電極と
電荷のやりとりを行うこと虻よって容量を可変するもの
てめる。
電荷のやりとりを行うこと虻よって容量を可変するもの
てめる。
従来の半導体可変容量素子の構成で＃′ｉ％容量を変化
させた後、可変電極を開放状態にすると、容量が自然に
変化したり、場合によって＃ｉｆｇ量が可変できなくな
る現象が多々発正した。
させた後、可変電極を開放状態にすると、容量が自然に
変化したり、場合によって＃ｉｆｇ量が可変できなくな
る現象が多々発正した。
このようＫｌｌ量の自然変化が発往し次のでは水晶時計
の発振回路など、秤量の安定性ｔ−要求される用途には
従来の半導体可変容量素子は不適だった。
の発振回路など、秤量の安定性ｔ−要求される用途には
従来の半導体可変容量素子は不適だった。
第１図（ａ）（ｂ）は従来の半導体可変容量素子の構造
を示す図である。第１図（ａ）灯その平面図、第１図（
ｂ） Ｆｉその断面図を示し、１は半導体基板％２ｉ１
を絶縁膜、５は浮遊電極、４Ｆｉ番量電極、５＃ｉシー
ルド電極、６は第１の分離拡散層、７は第２の分離拡散
層、８は容量可変電極である。
を示す図である。第１図（ａ）灯その平面図、第１図（
ｂ） Ｆｉその断面図を示し、１は半導体基板％２ｉ１
を絶縁膜、５は浮遊電極、４Ｆｉ番量電極、５＃ｉシー
ルド電極、６は第１の分離拡散層、７は第２の分離拡散
層、８は容量可変電極である。
容量可変電極８と半導体基板１の関Ｆｉｎｐｎ の接
合となっているため、正負いずれの電圧に対しても、容
量可変電極８と半導体基板１との間のインピーダンスは
極めて高い、従って、容量可変電極８に接続された配＠
に誘導もしぐは静電気で発生したノイズ電圧は極めて大
きな値になる可能性があり、このノイズ電圧によって、
浮遊電極との関ＫＷ荷のやりとりが生じ、容量が変化し
ｆｃの、場合によっては、浮遊電極５と容量可変電極８
の間の絶縁膜が破壊されて、容量が可変できなくなるこ
とがわかつｆｃ。
合となっているため、正負いずれの電圧に対しても、容
量可変電極８と半導体基板１との間のインピーダンスは
極めて高い、従って、容量可変電極８に接続された配＠
に誘導もしぐは静電気で発生したノイズ電圧は極めて大
きな値になる可能性があり、このノイズ電圧によって、
浮遊電極との関ＫＷ荷のやりとりが生じ、容量が変化し
ｆｃの、場合によっては、浮遊電極５と容量可変電極８
の間の絶縁膜が破壊されて、容量が可変できなくなるこ
とがわかつｆｃ。
従来、バイポーラトランジスタや、ＭＯ８ＦＩ！ｔＴの
ソース・ドレインのように、拡散層で構成されたものに
は、静電気や誘導に対する保＠ｔｉ必要ないと考えられ
てい九が、半導体可変容量素子の容量可変電極には充分
な保護機構が必要なことがわがつ良。
ソース・ドレインのように、拡散層で構成されたものに
は、静電気や誘導に対する保＠ｔｉ必要ないと考えられ
てい九が、半導体可変容量素子の容量可変電極には充分
な保護機構が必要なことがわがつ良。
本発明は、前記従来の半導体可変容量素子の容量変動や
、不可逆的な変化の欠点ｔＪ１２Ｏ除き、小型で半導体
基板上に半導体可変容量素子と同時に作り込める半導体
可変容量素子の容量保護機構を実現するものである。
、不可逆的な変化の欠点ｔＪ１２Ｏ除き、小型で半導体
基板上に半導体可変容量素子と同時に作り込める半導体
可変容量素子の容量保護機構を実現するものである。
また本発明は、容量可変電極の外部からみたインピーダ
ンスを低くさげ、静電気や誘導によるノイズによって、
容量の変動や容量の不可逆的な変化を防ぐ、半導体可変
容量素子の保護機構ｔ−集現するものである。
ンスを低くさげ、静電気や誘導によるノイズによって、
容量の変動や容量の不可逆的な変化を防ぐ、半導体可変
容量素子の保護機構ｔ−集現するものである。
以下、本発明の詳細を図を用いて説明する。
第２自（ａ）Ｃｂ）Ｆｉ本発明の一実施例を示す囚であ
る。９２図（ＩＬ）はその平面図、第２図（ｂ）はその
断面図を示し、１ｌＦｉ牛導体半導、１２Ｆｉ絶縁展、
１３は浮遊電極、１４は容量電極、１５はシールド電極
、１６は容量７電極（ｎ型拡散層）１４と基板（ｎ型）
１１とを絶縁分離する第１の絶縁分離拡散層（Ｐ型拡散
層）、１７＃ｉ容量可変電極（ｎ型拡散層）、１８と基
板（ｎ型）１１とを絶縁分離する第２の絶縁分離拡散層
（Ｐ型拡散層）、１９ｄ容量可変電極１８と基板１１と
の関に接続されたポリシリコン薄膜抵抗でるる。
る。９２図（ＩＬ）はその平面図、第２図（ｂ）はその
断面図を示し、１ｌＦｉ牛導体半導、１２Ｆｉ絶縁展、
１３は浮遊電極、１４は容量電極、１５はシールド電極
、１６は容量７電極（ｎ型拡散層）１４と基板（ｎ型）
１１とを絶縁分離する第１の絶縁分離拡散層（Ｐ型拡散
層）、１７＃ｉ容量可変電極（ｎ型拡散層）、１８と基
板（ｎ型）１１とを絶縁分離する第２の絶縁分離拡散層
（Ｐ型拡散層）、１９ｄ容量可変電極１８と基板１１と
の関に接続されたポリシリコン薄膜抵抗でるる。
ポリシリコン薄膜抵抗１９のインピーダンス會約１０に
Ω程度あるいけそれ以下の低インピーダンスに選べば、
たとえ容量可変電極１８に長い配線を接続したとしても
、誘導あるいは静電気等のノイズによって大きな電圧が
容量可変電極１８に発生することはない。
Ω程度あるいけそれ以下の低インピーダンスに選べば、
たとえ容量可変電極１８に長い配線を接続したとしても
、誘導あるいは静電気等のノイズによって大きな電圧が
容量可変電極１８に発生することはない。
１＋、ポリシリコン薄膜抵抗１９は基板１１上の絶縁膜
１２中に作られているため、容量可変電極１８に正負い
ずれのＩＩ！！に対してもほぼ同じインピーダンスをも
ち、正負いずれの方向のノイズに対しても有効なげかり
でなく、容量を変化させるために容量電極１８に加える
、正負いずれの方向の容量変化電圧に対しても充分なイ
ンピーダンスとして働くので良好な可変が可能である。
１２中に作られているため、容量可変電極１８に正負い
ずれのＩＩ！！に対してもほぼ同じインピーダンスをも
ち、正負いずれの方向のノイズに対しても有効なげかり
でなく、容量を変化させるために容量電極１８に加える
、正負いずれの方向の容量変化電圧に対しても充分なイ
ンピーダンスとして働くので良好な可変が可能である。
本実施例によれば、秤量電極１８に長い配線が接続され
ても、誘導賜しくは静電気等のノイズで、容量値の変化
はみられない。
ても、誘導賜しくは静電気等のノイズで、容量値の変化
はみられない。
第５図は本発明の油の実施例を示す図でおる。
第Ｂａ！ｇＣ＆）はその平面１、館５１ｋ （ｂ） ａ
ソ（７）断面図を示し、２１Ｆｉ牛導体基板（ｎ型）、
２２け絶縁膜、２５は浮遊電極、２４は容量電極、２５
はシールド電極、２６Ｆｌ容量電極（ｎ型拡散層）２４
と基板（ｎ型）２１とを絶縁分離する第１の絶縁分離拡
散層（Ｐ型拡散層）、２７Ｆｉ答量可変電極（ｎ！！！
拡散層）１８と基板（ｎ型）２１とを絶縁分離するＩＩ
２の絶縁分離拡散層（Ｐ型拡散層）２？Ｆｉウ工ル拡散
層（Ｐ型）、５０は第１のＭＯ日−ＩＰ罵Ｔのドレイン
領域（ｎｌ！４Ｅ散層）、５１は第１のＭＯ８１１丁の
ソース領域＜ｎｍ拡散層）、！２Ｆｉ第１１７）ＭＯ８
１ＦＩ’ｒのゲート電極、！！Ｆｉ第２のＭＯ８νＥテ
のドレイン領域（ｐ型拡散層）５４Ｆｉ第２のＭＯＢ１
１丁のソース領域（ｐ型拡散層）、３５＃ｉ第２のＭＯ
８１ＦＥＴのゲート電極である。
ソ（７）断面図を示し、２１Ｆｉ牛導体基板（ｎ型）、
２２け絶縁膜、２５は浮遊電極、２４は容量電極、２５
はシールド電極、２６Ｆｌ容量電極（ｎ型拡散層）２４
と基板（ｎ型）２１とを絶縁分離する第１の絶縁分離拡
散層（Ｐ型拡散層）、２７Ｆｉ答量可変電極（ｎ！！！
拡散層）１８と基板（ｎ型）２１とを絶縁分離するＩＩ
２の絶縁分離拡散層（Ｐ型拡散層）２？Ｆｉウ工ル拡散
層（Ｐ型）、５０は第１のＭＯ日−ＩＰ罵Ｔのドレイン
領域（ｎｌ！４Ｅ散層）、５１は第１のＭＯ８１１丁の
ソース領域＜ｎｍ拡散層）、！２Ｆｉ第１１７）ＭＯ８
１ＦＩ’ｒのゲート電極、！！Ｆｉ第２のＭＯ８νＥテ
のドレイン領域（ｐ型拡散層）５４Ｆｉ第２のＭＯＢ１
１丁のソース領域（ｐ型拡散層）、３５＃ｉ第２のＭＯ
８１ＦＥＴのゲート電極である。
第１のＭＯ８ＩＦＦｉＴのゲート電極５２はドレイン領
域３０に接続され、ソース領域３１はウェル拡散層５０
に接続され、さらにソース領域３１Ｆｉ第２のＭＯＥＩ
ＦＥＴのドレイン領域５３に接続されている。第２のＭ
Ｏ８ＦＩＣＴのゲート電極５５はドレイン領域５５に接
続され、ソース領域３４は基板２１に接続されている。
域３０に接続され、ソース領域３１はウェル拡散層５０
に接続され、さらにソース領域３１Ｆｉ第２のＭＯＥＩ
ＦＥＴのドレイン領域５３に接続されている。第２のＭ
Ｏ８ＦＩＣＴのゲート電極５５はドレイン領域５５に接
続され、ソース領域３４は基板２１に接続されている。
第４図は容量可変電極に負の電圧が加わつ九場合の第３
図に示した、第１のＭＯ８Ｆｍ丁、第２のＭＯ８ＦＫＴ
の等価回路である。第１のＭＯＢ−νＩＴ のドレイン
領域３０とウェル絋散層２９＃ｉ順バイアスとなり、第
１のＭＯ８７ＦＩＩｉＴとして働かず単なるダイオード
４１となり、第２のＭＯＢ−Ｆｌ！１Ｔ４２のみがＰ！
！ｉ’ｒとして働く。
図に示した、第１のＭＯ８Ｆｍ丁、第２のＭＯ８ＦＫＴ
の等価回路である。第１のＭＯＢ−νＩＴ のドレイン
領域３０とウェル絋散層２９＃ｉ順バイアスとなり、第
１のＭＯ８７ＦＩＩｉＴとして働かず単なるダイオード
４１となり、第２のＭＯＢ−Ｆｌ！１Ｔ４２のみがＰ！
！ｉ’ｒとして働く。
第５図Ｆｉ容量電極に正の電圧が加わった場合の第５図
に示し念、第１のＭＯＢνＦｊＴ、腑２のＭＯＢＩＰＷ
ＴＶ）等価回路で６る。５ＬｉｊＬｉ間に示した第１の
ＭＯ８７１！！？、５２は第１のドレイン領域（ｎ型）
３０とウェル拡散層（ｐ型）２９と基板（ｎ型）２１に
よって構成される第１のバイポーラトランジスタ、５３
＃ｉ第１のソース領域（ｎ型）５１とウェル拡散層（ｐ
型）２９と基板（ｎ型）２１によって構成される＠２の
バイポーラトランジスタ、５４．５５はウェル絋散層２
９内の抵抗成分である。
に示し念、第１のＭＯＢνＦｊＴ、腑２のＭＯＢＩＰＷ
ＴＶ）等価回路で６る。５ＬｉｊＬｉ間に示した第１の
ＭＯ８７１！！？、５２は第１のドレイン領域（ｎ型）
３０とウェル拡散層（ｐ型）２９と基板（ｎ型）２１に
よって構成される第１のバイポーラトランジスタ、５３
＃ｉ第１のソース領域（ｎ型）５１とウェル拡散層（ｐ
型）２９と基板（ｎ型）２１によって構成される＠２の
バイポーラトランジスタ、５４．５５はウェル絋散層２
９内の抵抗成分である。
第６１は第５図の容量可変電極２８に加えた電圧と電流
の関係を示す図である。たて軸は電流、よこ軸は電圧で
ある。正の電圧の場合、 Ｖ、 −［Ｌ５Ｖより電流が
増加をはじめ、電圧の２乗に比例して電ｆＩｔは増加す
る。負の電圧の場合、Ｖ＝！Ｖτ■２（第２のＭＯ８Ｆ
ＩＩｉ丁のしきい値電圧）−α５ｖ（ダイオードの順バ
イアス電圧）より電流が増加をはじめ、電圧の２乗に比
例して増加する。
の関係を示す図である。たて軸は電流、よこ軸は電圧で
ある。正の電圧の場合、 Ｖ、 −［Ｌ５Ｖより電流が
増加をはじめ、電圧の２乗に比例して電ｆＩｔは増加す
る。負の電圧の場合、Ｖ＝！Ｖτ■２（第２のＭＯ８Ｆ
ＩＩｉ丁のしきい値電圧）−α５ｖ（ダイオードの順バ
イアス電圧）より電流が増加をはじめ、電圧の２乗に比
例して増加する。
電流増加の傾きａＪｌｉｌのＭＯ８７罵τの寸法により
ｓ Ｌｌ ＠ Ｌｍのように変光られる。
ｓ Ｌｌ ＠ Ｌｍのように変光られる。
第６図から明らかなように、容量電極に加わるノイズ電
圧が大きい程、第Ｓ図の容量可変電極２８のインピーダ
ンスは低（なり、ノイズによって容量の変動は全くみら
れない、ま友、第４−１第５図から明らかなように、容
量変化の為に、第３図の容量可変電極２８に加える正負
いずれの方向の容量変化電圧に対して、充分なインピー
ダンスとして働く。
圧が大きい程、第Ｓ図の容量可変電極２８のインピーダ
ンスは低（なり、ノイズによって容量の変動は全くみら
れない、ま友、第４−１第５図から明らかなように、容
量変化の為に、第３図の容量可変電極２８に加える正負
いずれの方向の容量変化電圧に対して、充分なインピー
ダンスとして働く。
以上の説明で明らかなように、本発明によれば、半導体
可変容量素子の容量可変電極の外部から見たインピーダ
ンスを低げることにより、静電気や誘導によるノイズに
よって、容量の変動や容量の不可逆的変化すなわち破壊
を防ぐ構造を持つ実用的な半導体可変容量素子が実現で
きる。
可変容量素子の容量可変電極の外部から見たインピーダ
ンスを低げることにより、静電気や誘導によるノイズに
よって、容量の変動や容量の不可逆的変化すなわち破壊
を防ぐ構造を持つ実用的な半導体可変容量素子が実現で
きる。
第１図（ａ）は従来の半導体可変容量素子の平面図であ
り、第１図（ｂ）はその断面図である。 第２図（ａ）は本発明の一実施例の平面図で、第２図（
１））はその断面図である。 第５図（ａ）Ｉｄ本発明の池の実施例の平面図で、第３
図（ｂ） ＃ｉその断面図である。 第４図は第３図に示した実施例の一方の郷価回路図であ
り。 ＩＩ！５図は他方の等価回路である。 第６図は、第’ １１ｇ１ｅ第５囚の等価回路の電圧電
流特性を示すグラフでｂる。 １・・・・・・半導体基板、 ５・・・・・・浮遊
電極、４・・・・・・容量電極、 ８・・・・・
・容量可変電極、１１・・・浮遊電極、 １４−
・・容量電極、１Ｂ・・・容量可変電極、 １９・・・ポリシリコン薄膜抵抗、 ２１・・・半導体基板 ２ ：Ｊｌｌｌｌ−浮遊電
極、２４・・・容量電極、 ２８・・・容量可変
電極、５０・・・第１のドレイン領域、 ３１・・・第１のソース領域、 ５２・・・第１のゲート電極、 ５５−・・第２のドレイン領域、 ５４・・・第２のソース領域、 ３５・・・第２のゲート電極、 ４１・・・ダイオード１ ４２−・・第２のＭＯ８１ＦＥＴ。 ５１・・・第１のＭＣＩＩＦＩテ、 ５２・・・第１のトランジスタ、 ５Ｓ・・・第２のトランジスタ、 ５４．５５・・・抵抗成分、′ 以 上 出願人 株式会社 第二精工台 第１図（α） 第ＩＩ￥１（し）
り、第１図（ｂ）はその断面図である。 第２図（ａ）は本発明の一実施例の平面図で、第２図（
１））はその断面図である。 第５図（ａ）Ｉｄ本発明の池の実施例の平面図で、第３
図（ｂ） ＃ｉその断面図である。 第４図は第３図に示した実施例の一方の郷価回路図であ
り。 ＩＩ！５図は他方の等価回路である。 第６図は、第’ １１ｇ１ｅ第５囚の等価回路の電圧電
流特性を示すグラフでｂる。 １・・・・・・半導体基板、 ５・・・・・・浮遊
電極、４・・・・・・容量電極、 ８・・・・・
・容量可変電極、１１・・・浮遊電極、 １４−
・・容量電極、１Ｂ・・・容量可変電極、 １９・・・ポリシリコン薄膜抵抗、 ２１・・・半導体基板 ２ ：Ｊｌｌｌｌ−浮遊電
極、２４・・・容量電極、 ２８・・・容量可変
電極、５０・・・第１のドレイン領域、 ３１・・・第１のソース領域、 ５２・・・第１のゲート電極、 ５５−・・第２のドレイン領域、 ５４・・・第２のソース領域、 ３５・・・第２のゲート電極、 ４１・・・ダイオード１ ４２−・・第２のＭＯ８１ＦＥＴ。 ５１・・・第１のＭＣＩＩＦＩテ、 ５２・・・第１のトランジスタ、 ５Ｓ・・・第２のトランジスタ、 ５４．５５・・・抵抗成分、′ 以 上 出願人 株式会社 第二精工台 第１図（α） 第ＩＩ￥１（し）
Claims (4)
- （１）半導体基板上に絶縁膜でおおわれ外部より絶縁さ
れ喪浮遊電極を有する半導体可変容量素子において、浮
遊電極と電荷をやりとりする容量可変電極と半導体基板
との間に抵抗を接続した半導体可変容量素子。 - （２）浮遊電極と電荷をやりとりする容量可変電極と半
導体基板との間の抵抗として、基板表面の絶縁膜上に形
成した薄膜抵抗管用いた特許請求の範囲Ｍ１項記載の半
導体可変容量素子。 - （３）半導体基板表面に半導体基板とは逆の導電型を持
つ不純物拡散層をもうけ、前記不純物拡散層内の基板表
面に構成した第１のＭＯ８１ＦＢＴと、さらに、半導体
基板上［ｌＫ構成し喪第１のＭ Ｏ８−Ｐ１丁とは逆の
導電型を有する第２のＭＯ８１ＦｌｅＴからなる抵抗素
子を容量可変電極と半導体基板との関の抵抗として用い
た仁とを特徴とする特許請求のｌ１１ｍ１項記載の半導
体可変容量素子。 - （４）浮遊電極と電荷をやりとりする容量電極と基板と
の間を接続する抵抗が同一！ｎ上に構成された特許請求
の範囲第１項から第３項記載の半導体可変容量素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15176781A JPS5853864A (ja) | 1981-09-25 | 1981-09-25 | 半導体可変容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15176781A JPS5853864A (ja) | 1981-09-25 | 1981-09-25 | 半導体可変容量素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5853864A true JPS5853864A (ja) | 1983-03-30 |
| JPS6328500B2 JPS6328500B2 (ja) | 1988-06-08 |
Family
ID=15525842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15176781A Granted JPS5853864A (ja) | 1981-09-25 | 1981-09-25 | 半導体可変容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5853864A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62179162A (ja) * | 1986-01-31 | 1987-08-06 | Seiko Instr & Electronics Ltd | 半導体可変容量素子 |
| JPS62243405A (ja) * | 1986-04-16 | 1987-10-23 | Seiko Instr & Electronics Ltd | 圧電振動子発振回路 |
| JPH01128459A (ja) * | 1987-11-12 | 1989-05-22 | Toshiba Corp | 不揮発性半導体メモリ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0259794U (ja) * | 1988-10-27 | 1990-05-01 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53115185A (en) * | 1977-03-17 | 1978-10-07 | Sanyo Electric Co Ltd | Memory type variable capacitive device |
-
1981
- 1981-09-25 JP JP15176781A patent/JPS5853864A/ja active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6328500B2 (ja) | 1988-06-08 |
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