JPS6212667B2 - - Google Patents
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- JPS6212667B2 JPS6212667B2 JP54092144A JP9214479A JPS6212667B2 JP S6212667 B2 JPS6212667 B2 JP S6212667B2 JP 54092144 A JP54092144 A JP 54092144A JP 9214479 A JP9214479 A JP 9214479A JP S6212667 B2 JPS6212667 B2 JP S6212667B2
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- 239000004065 semiconductor Substances 0.000 claims description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 16
- 229910052710 silicon Inorganic materials 0.000 description 16
- 239000010703 silicon Substances 0.000 description 16
- 239000000758 substrate Substances 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Description
【発明の詳細な説明】
本発明はスイツチング特性の良好な半導体回路
素子に関するものである。
素子に関するものである。
例えばMOSトランジスタを用いたインバータ
回路の等価回路は、第１図Ａに示すように、駆動
素子として駆動MOSトランジスタTRDが用いら
れ、負荷抵抗として負荷MOSトランジスタTRL
が用いられ、負荷MOSトランジスタTRLのドレ
インとゲートとが互いに接続されて電圧源ＶDDに
接続され、負荷MOSトランジスタTRLのソース
と駆動MOSトランジスタTRDのドレインとが互
いに接続されて出力信号電圧Ｖputを取り出すた
めの出力端子に接続され、駆動MOSトランジス
タTRDのソースが接地され、駆動MOSトランジ
スタTRDのゲートが入力信号電圧Ｖioを与えるた
めの入力端子に接続されてなる。
回路の等価回路は、第１図Ａに示すように、駆動
素子として駆動MOSトランジスタTRDが用いら
れ、負荷抵抗として負荷MOSトランジスタTRL
が用いられ、負荷MOSトランジスタTRLのドレ
インとゲートとが互いに接続されて電圧源ＶDDに
接続され、負荷MOSトランジスタTRLのソース
と駆動MOSトランジスタTRDのドレインとが互
いに接続されて出力信号電圧Ｖputを取り出すた
めの出力端子に接続され、駆動MOSトランジス
タTRDのソースが接地され、駆動MOSトランジ
スタTRDのゲートが入力信号電圧Ｖioを与えるた
めの入力端子に接続されてなる。
従来、この第１図の等価回路を達成すべく半導
体基板に形成された半導体回路素子としては、例
えば第１図Ｂに示すようなものがある。この半導
体回路素子は、ｐ型シリコン基板１の一表面に選
択的にn+領域２１，２２，２３を拡散により形
成し、続いて上記表面全面に厚い酸化膜（フイー
ルド酸化膜）３を形成した後、ｐ型シリコン基板
の上記表面の一部に駆動MOSトランジスタTRD
のゲート絶縁膜となる薄い酸化膜３１および負荷
MOSトランジスタTRLのゲート絶縁膜となる薄
い酸化膜３２を形成し、駆動MOSトランジスタ
TRDのソース領域となるn+領域２１、駆動MOS
トランジスタTRDのドレイン領域と負荷MOSト
ランジスタTRLのソース領域との共通領域とな
るn+領域２２、負荷MOSトランジスタTRLのド
レイン領域となるn+領域２３に対するコンタク
ト穴４１，４２，４３を形成し、全面にアルミニ
ウム導電膜を形成した後、駆動MOSトランジス
タTRDのソース電極５１およびゲート電極５２
と、駆動MOSトランジスタTRDのドレイン電極
と負荷MOSトランジスタTRLのソース電極との
共通電極５３と、負荷MOSトランジスタTRLの
ゲート電極とドレイン電極との共通電極５４とを
残すように上記アルミニウム導電膜を選択的にエ
ツチング除去することにより形成される。
体基板に形成された半導体回路素子としては、例
えば第１図Ｂに示すようなものがある。この半導
体回路素子は、ｐ型シリコン基板１の一表面に選
択的にn+領域２１，２２，２３を拡散により形
成し、続いて上記表面全面に厚い酸化膜（フイー
ルド酸化膜）３を形成した後、ｐ型シリコン基板
の上記表面の一部に駆動MOSトランジスタTRD
のゲート絶縁膜となる薄い酸化膜３１および負荷
MOSトランジスタTRLのゲート絶縁膜となる薄
い酸化膜３２を形成し、駆動MOSトランジスタ
TRDのソース領域となるn+領域２１、駆動MOS
トランジスタTRDのドレイン領域と負荷MOSト
ランジスタTRLのソース領域との共通領域とな
るn+領域２２、負荷MOSトランジスタTRLのド
レイン領域となるn+領域２３に対するコンタク
ト穴４１，４２，４３を形成し、全面にアルミニ
ウム導電膜を形成した後、駆動MOSトランジス
タTRDのソース電極５１およびゲート電極５２
と、駆動MOSトランジスタTRDのドレイン電極
と負荷MOSトランジスタTRLのソース電極との
共通電極５３と、負荷MOSトランジスタTRLの
ゲート電極とドレイン電極との共通電極５４とを
残すように上記アルミニウム導電膜を選択的にエ
ツチング除去することにより形成される。
しかしながら、この第１図Ｂの半導体回路素子
では第１図ＡにＣで示したような配線等の容量が
存在するためスイツチング特性が悪くなり、特に
駆動MOSトランジスタTRDのゲート電圧Ｖioが
駆動MOSトランジスタTRDを非導通（OFF）に
する場合、この半導体回路素子の時定数は上述の
Ｃで示す容量値と負荷MOSトランジスタTRLの
高い抵抗値との積となり非常に大きい値となつて
しまいスイツチング特性の悪化の主たる原因とな
つていた。
では第１図ＡにＣで示したような配線等の容量が
存在するためスイツチング特性が悪くなり、特に
駆動MOSトランジスタTRDのゲート電圧Ｖioが
駆動MOSトランジスタTRDを非導通（OFF）に
する場合、この半導体回路素子の時定数は上述の
Ｃで示す容量値と負荷MOSトランジスタTRLの
高い抵抗値との積となり非常に大きい値となつて
しまいスイツチング特性の悪化の主たる原因とな
つていた。
本発明の目的は上述した欠点を除去することに
あり、以下図面を参照して本発明の実施例につい
て説明する。
あり、以下図面を参照して本発明の実施例につい
て説明する。
本発明の一実施例による半導体回路素子は、第
２図Ａに示すように、負荷抵抗を構成する負荷
MOSトランジスタTRLと与えられた入力信号に
応じて導通（ON）または非導通（OFF）となる
駆動素子を構成する駆動MOSトランジスタTRD
との接続部であり出力信号を取り出すべき部分で
あるn+シリコン領域２２と、n+シリコン埋込領
域２０とが、ｐ型シリコン層１１をはさんで形成
された構造を有し、n+シリコン埋込領域２０と
ｐ型シリコン層１１とのなすpn接合を逆方向に
バイアスするような電圧をn+シリコン埋込層２
０に印加するようにするとともに、駆動MOSト
ランジスタTRDが非導通（OFF）になつた時に
n+シリコン領域２２およびn+シリコン埋込領域
２０間に空乏層のパンチスルー現象を生ぜしめ該
パンチスルー現象を利用してn+シリコン領域２
２にn+シリコン埋込領域２０を接続するように
したことを特徴とする。
２図Ａに示すように、負荷抵抗を構成する負荷
MOSトランジスタTRLと与えられた入力信号に
応じて導通（ON）または非導通（OFF）となる
駆動素子を構成する駆動MOSトランジスタTRD
との接続部であり出力信号を取り出すべき部分で
あるn+シリコン領域２２と、n+シリコン埋込領
域２０とが、ｐ型シリコン層１１をはさんで形成
された構造を有し、n+シリコン埋込領域２０と
ｐ型シリコン層１１とのなすpn接合を逆方向に
バイアスするような電圧をn+シリコン埋込層２
０に印加するようにするとともに、駆動MOSト
ランジスタTRDが非導通（OFF）になつた時に
n+シリコン領域２２およびn+シリコン埋込領域
２０間に空乏層のパンチスルー現象を生ぜしめ該
パンチスルー現象を利用してn+シリコン領域２
２にn+シリコン埋込領域２０を接続するように
したことを特徴とする。
この第２図Ａの半導体回路素子は、ｐ型シリコ
ン基板１０の一表面にn+埋込領域２０を設け該
表面上にｐ型エピタキシヤル層１１を形成し、こ
のｐ型エピタキシヤル層１１の表面に、第１図Ｂ
と全く同様に、駆動MOSトランジスタTRDのソ
ース領域となるn+領域２１、駆動MOSトランジ
スタTRDのドレイン領域と負荷MOSトランジス
タTRLのソース領域との共通領域となるn+領域
２２、負荷MOSトランジスタTRLのドレイン領
域となるn+領域２３、駆動MOSトランジスタ
TRDのゲート絶縁膜３１、負荷MOSトランジス
タTRLのゲート絶縁膜３２、n+領域２１，２
２，２３へのコンタクト穴４１，４２，４３、駆
動MOSトランジスタTRDのソース電極５１およ
びゲート電極５２、駆動MOSトランジスタTRD
のドレイン電極と負荷MOSトランジスタTRLの
ソース電極との共通電極５３、負荷MOSトラン
ジスタTRLのゲート電極とドレイン電極との共
通電極５４を形成することにより形成される。
n+領域２２はｐ型エピタキシヤル層１１をはさ
んでn+埋込領域２０に対向するように配置され
る。電極５１は接地され、電極５４は電圧源ＶDD
に接続される。
ン基板１０の一表面にn+埋込領域２０を設け該
表面上にｐ型エピタキシヤル層１１を形成し、こ
のｐ型エピタキシヤル層１１の表面に、第１図Ｂ
と全く同様に、駆動MOSトランジスタTRDのソ
ース領域となるn+領域２１、駆動MOSトランジ
スタTRDのドレイン領域と負荷MOSトランジス
タTRLのソース領域との共通領域となるn+領域
２２、負荷MOSトランジスタTRLのドレイン領
域となるn+領域２３、駆動MOSトランジスタ
TRDのゲート絶縁膜３１、負荷MOSトランジス
タTRLのゲート絶縁膜３２、n+領域２１，２
２，２３へのコンタクト穴４１，４２，４３、駆
動MOSトランジスタTRDのソース電極５１およ
びゲート電極５２、駆動MOSトランジスタTRD
のドレイン電極と負荷MOSトランジスタTRLの
ソース電極との共通電極５３、負荷MOSトラン
ジスタTRLのゲート電極とドレイン電極との共
通電極５４を形成することにより形成される。
n+領域２２はｐ型エピタキシヤル層１１をはさ
んでn+埋込領域２０に対向するように配置され
る。電極５１は接地され、電極５４は電圧源ＶDD
に接続される。
まず、埋込領域２０がない場合の第２図Ａの動
作を説明する。この場合、駆動MOSトランジス
タTRDのゲート電極５２に加わる入力信号電圧
Ｖioが駆動MOSトランジスタTRDを導通（ON）
にする程大きければ、出力電極５３から得られる
出力信号電圧Ｖputは駆動MOSトランジスタTRD
のソース領域２１に接続された電極５１と同一電
圧（接地電位）となり、このときのn+領域２２
の周りに形成される空乏層の下端を６１としこの
空乏層下端６１のn+領域２２の下端からの距離
をd1とする。入力信号電圧Ｖioが小さくなり駆動
MOSトランジスタTRDが非導通（OFF）になつ
た場合、出力電極５３から得られる出力信号電圧
Ｖputは接地電位から上昇して行き、後に電極５
４に与えられている電圧ＶDDとなり、このときの
n+領域２２の周りに形成される空乏層の下端を
６２としここの空乏層下端のn+領域２２の下端
からの距離をd2とする。
作を説明する。この場合、駆動MOSトランジス
タTRDのゲート電極５２に加わる入力信号電圧
Ｖioが駆動MOSトランジスタTRDを導通（ON）
にする程大きければ、出力電極５３から得られる
出力信号電圧Ｖputは駆動MOSトランジスタTRD
のソース領域２１に接続された電極５１と同一電
圧（接地電位）となり、このときのn+領域２２
の周りに形成される空乏層の下端を６１としこの
空乏層下端６１のn+領域２２の下端からの距離
をd1とする。入力信号電圧Ｖioが小さくなり駆動
MOSトランジスタTRDが非導通（OFF）になつ
た場合、出力電極５３から得られる出力信号電圧
Ｖputは接地電位から上昇して行き、後に電極５
４に与えられている電圧ＶDDとなり、このときの
n+領域２２の周りに形成される空乏層の下端を
６２としここの空乏層下端のn+領域２２の下端
からの距離をd2とする。
今、n+埋込領域２０にこのn+埋込領域２０と
ｎ型シリコン層１１とのなすpn接合を逆方向に
バイアスする電圧（例えばＶDD）を与えておけ
ば、このときのn+埋込領域２０の周りに形成さ
れる空乏層の上端を６０としこの空乏層上端６０
のn+埋込領域２０の上端からの距離をd0としたと
き、 （d0＋d1）＜ｄ＜（d0＋d2） ……(1) が成立するようにすれば、入力信号電圧Ｖioが大
きいときは出力信号電圧Ｖputは駆動MOSトラン
ジスタTRDのソース電圧（この場合0V）にな
り、Ｖioが小さいときは負荷MOSトランジスタ
TRLの抵抗によるＣの充電の他に埋込領域２０
からn+領域２２の周りの空乏層と埋込領域２０
の周りの空乏層とのパルチスルー現象による抵抗
Ｒを通して充電され、時定数が小さくなり、スイ
ツチング特性が向上する。
ｎ型シリコン層１１とのなすpn接合を逆方向に
バイアスする電圧（例えばＶDD）を与えておけ
ば、このときのn+埋込領域２０の周りに形成さ
れる空乏層の上端を６０としこの空乏層上端６０
のn+埋込領域２０の上端からの距離をd0としたと
き、 （d0＋d1）＜ｄ＜（d0＋d2） ……(1) が成立するようにすれば、入力信号電圧Ｖioが大
きいときは出力信号電圧Ｖputは駆動MOSトラン
ジスタTRDのソース電圧（この場合0V）にな
り、Ｖioが小さいときは負荷MOSトランジスタ
TRLの抵抗によるＣの充電の他に埋込領域２０
からn+領域２２の周りの空乏層と埋込領域２０
の周りの空乏層とのパルチスルー現象による抵抗
Ｒを通して充電され、時定数が小さくなり、スイ
ツチング特性が向上する。
以上述べたように第２図Ａの構造によれば第２
図Ｂに示すように上述のパルチスルー現象を生じ
たときの抵抗Ｒと、該パンチスルー現象が生じる
か否かによつて該抵抗Ｒを介して電圧源ＶDDに接
続された端子を出力電圧Ｖputを取り出すための
出力端子に接続するか否かを決定するスイツチＳ
とからなる回路が等価的に構成される。
図Ｂに示すように上述のパルチスルー現象を生じ
たときの抵抗Ｒと、該パンチスルー現象が生じる
か否かによつて該抵抗Ｒを介して電圧源ＶDDに接
続された端子を出力電圧Ｖputを取り出すための
出力端子に接続するか否かを決定するスイツチＳ
とからなる回路が等価的に構成される。
以上に本発明の実施例を説明したが、本発明が
該実施例に設計変更したものをも含むことはもち
ろんである。例えば、上記実施例の半導体領域を
すべて逆の導電型としても上記実施例と実質的に
同様の議論が成立することは言うまでもない。ま
た、第２図Ａにおけるｐ型シリコン基板１０の代
りに例えばサフアイヤ基板のような単結晶シリコ
ンのエピタキシヤル成長が可能な基板を用いて
も、さらには第２図Ａにおいてｐ型シリコン基板
１０を省略した構造としても、上記実施例と同様
の議論が成立することは明らかである。また駆動
素子として駆動MOSトランジスタTRDの代りに
バイポーラトランジスタを用いた場合、さらには
負荷抵抗として負荷MOSトランジスタTRLの代
りに抵抗を用いた場合にも、上記実施例と同様の
議論が成立する。
該実施例に設計変更したものをも含むことはもち
ろんである。例えば、上記実施例の半導体領域を
すべて逆の導電型としても上記実施例と実質的に
同様の議論が成立することは言うまでもない。ま
た、第２図Ａにおけるｐ型シリコン基板１０の代
りに例えばサフアイヤ基板のような単結晶シリコ
ンのエピタキシヤル成長が可能な基板を用いて
も、さらには第２図Ａにおいてｐ型シリコン基板
１０を省略した構造としても、上記実施例と同様
の議論が成立することは明らかである。また駆動
素子として駆動MOSトランジスタTRDの代りに
バイポーラトランジスタを用いた場合、さらには
負荷抵抗として負荷MOSトランジスタTRLの代
りに抵抗を用いた場合にも、上記実施例と同様の
議論が成立する。
更に、１個の駆動素子でよく複数個の駆動素子
群を用いてもよい。
群を用いてもよい。
以上説明したように、本発明によれば、パンチ
スルー現象を利用することによりスイツチング特
性を向上せしめた半導体回路素子が得られる。
スルー現象を利用することによりスイツチング特
性を向上せしめた半導体回路素子が得られる。
第１図Ａは一般的なMOSトランジスタを用い
たインバータ回路の等価回路を示す回路図、第１
図Ｂは第１図の等価回路を半導体素子として実現
した半導体回路素子の従来例を示す断面図、第２
図Ａは本発明の一実施例の半導体回路素子を示す
断面図、第２図Ｂは第２図Ａの等価回路を示す回
路図である。 TRD…駆動MOSトランジスタ、TRL…負荷
MOSトランジスタ、１０…ｐ型シリコン基板、
１１…ｐ型シリコン層、２０…n+埋込領域、２
１，２２，２３…n+領域、３１，３２…ゲート
絶縁膜、４１，４２，４３…コンタクト穴、５
１，５２，５３，５４…電極。
たインバータ回路の等価回路を示す回路図、第１
図Ｂは第１図の等価回路を半導体素子として実現
した半導体回路素子の従来例を示す断面図、第２
図Ａは本発明の一実施例の半導体回路素子を示す
断面図、第２図Ｂは第２図Ａの等価回路を示す回
路図である。 TRD…駆動MOSトランジスタ、TRL…負荷
MOSトランジスタ、１０…ｐ型シリコン基板、
１１…ｐ型シリコン層、２０…n+埋込領域、２
１，２２，２３…n+領域、３１，３２…ゲート
絶縁膜、４１，４２，４３…コンタクト穴、５
１，５２，５３，５４…電極。
Claims (1)
- １ 負荷抵抗を構成する第１の素子と与えられた
入力信号に応じて導通または非導通となる駆動素
子を構成する第２の素子との接続部であり出力信
号を取り出すべき部分である第１の第１導電型半
導体領域と、第２の第１導電型半導体領域とが、
第２導電型半導体層をはさんで形成された構造を
有し、上記第２の第１導電型半導体領域と上記第
２導電型半導体層とのなすpn接合を逆方向にバ
イアスするような電圧を上記第２の第１導電型半
導体領域に印加するようにするとともに、上記第
２の素子が非導通になつた時に上記第１および第
２の第１導電型半導体領域間に空乏層のパンチス
ルー現象を生ぜしめ該パンチスルー現象を利用し
て上記第１の第１導電型半導体領域に上記第２の
第１導電型半導体領域を接続するようにしたこと
を特徴とする半導体回路素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9214479A JPS5617057A (en) | 1979-07-21 | 1979-07-21 | Semiconductor inverter circuit element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9214479A JPS5617057A (en) | 1979-07-21 | 1979-07-21 | Semiconductor inverter circuit element |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5617057A JPS5617057A (en) | 1981-02-18 |
| JPS6212667B2 true JPS6212667B2 (ja) | 1987-03-19 |
Family
ID=14046233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9214479A Granted JPS5617057A (en) | 1979-07-21 | 1979-07-21 | Semiconductor inverter circuit element |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5617057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11418855B2 (en) | 2020-01-27 | 2022-08-16 | Gree, Inc. | Video modification and transmission using tokens |
-
1979
- 1979-07-21 JP JP9214479A patent/JPS5617057A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11418855B2 (en) | 2020-01-27 | 2022-08-16 | Gree, Inc. | Video modification and transmission using tokens |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5617057A (en) | 1981-02-18 |
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