JPS6390847A - 基板バイアス電圧発生器を有する集積回路 - Google Patents

基板バイアス電圧発生器を有する集積回路

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JPS6390847A
JPS6390847A JP62242425A JP24242587A JPS6390847A JP S6390847 A JPS6390847 A JP S6390847A JP 62242425 A JP62242425 A JP 62242425A JP 24242587 A JP24242587 A JP 24242587A JP S6390847 A JPS6390847 A JP S6390847A
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integrated circuit
circuit
semiconductor
bias voltage
substrate
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JP62242425A
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ヨーゼフ、ウインネルル
デツセ、タカクス
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Siemens AG
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、特許請求の範囲第１項の前文による基板バイ
アス電圧発生器を有する相補性回路技術による集積回路
に関する。
〔従来の技術〕
この種の集積回路では、半導体基板は集積回路の接地電
位Ｖｓ雪に接続されておらず、基板バイアス電圧発生器
により発生される基板バイアス電圧ＶＲＢに接続されて
いる。埋め込まれているｎ伝導形のトラフ状の半導体領
域を設けられているｐ伝導形の材料から成る半導体基板
では、負の基板バイアス電圧は約−２ないし一３■であ
る。トラフ状の半導体領域の外側に半導体基板上に設け
られている電界効果トランジスタのソース領域はこの場
合接地電位ＶＳＳに接続されている。
正の供給電圧のスイッチオンの瞬間に、考察されている
ｐ伝導形の半導体基板は先ず“浮動”状態にあり、外部
の電位から隔離されている。その際に半導体基板は、一
方ではトラフ状の半導体領域と基板との間に、また他方
では接地電位と接続されているソース領域と基板との間
に存在している障壁キャパシタンスを介して一時的に正
のバイアス電圧に充電され得る。この正のバイアス電圧
は基板バイアス電圧発生器が有効になる際に初めて再び
減衰し、またその出力端に次第にビルドアップする負の
基板バイアス電圧により置換される。
しかし、正のバイアス電圧は、一般に集積回路のｔＢ　
（Ｉｓを意味するラッチアップ作用がレリースされ得る
ので、集積回路の安全を脅かす危険が高い。
ラッチアップ作用を説明するために、トラフ状の半導体
領域のなかに位置する第１のチャネル形式の電界効果ト
ランジスタの１つの端子とこの領域の外側で半導体上に
位置する第２のチャネル形式の電界効果トランジスタの
１つの端子との間に一般に交互の伝導形式の４つの相続
く半導体層が存在しており、その際に前者のトランジス
タの一方の端子領域は第１の半導体層を、トラフ状の半
導体領域は第２の半導体層を、半導体基板は第３の半導
体層を、また後者のトランジスタの一方の端子領域は第
４の半導体層を形成することから出発する。この構成に
基づいて、１つの寄生的なｐｎｐ）ランリスクおよび１
つのｎｐｎ）ランリスクが生ずる。ｐｎｐトランジスタ
のコレクタはｎｐｎトランジスタのベースに相当し、ま
たｐｎｐトランジスタのベースはｎｐｎ　）ランリスク
のコレクタに相当する。この構造はサイリスタのように
１つの四層ダイオードｐｎｐｎを形成する。半導体基板
の正のバイアス電圧では第３の半導体層と第４の半導体
層との間のｐｎ接合が、この四層構造のなかに寄生的な
サイリスク作用に帰せられる１つの電流枝路が前記のト
ランジスタ端子の間に生ずるほど導通方向にバイアスさ
れ得る。その後、電流枝路は正の基板バイアス電圧の消
滅後も残存し、集積回路を熱的に過負荷し得る。
〔発明が解決しようとする問題点〕
本発明の目的は、冒頭に記載した種類の集積回路であっ
て、ラッチアップ作用の生起がほぼ回避される集積回路
を提供することである。
〔問題点を解決するための手段〕
この目的は、本発明によれば、特許請求の範囲第１項に
記載の集積回路により達成される。
特許請求の範囲第２項ないし第６項には本発明の有利な
実施例があげられており、また特許請求の範囲第７項に
は本発明の有利な応用例があげられている。
〔発明の効果〕
本発明により得られる利点は特に、供給電圧のスイッチ
オンの際に半導体基板が、ランチアップ作用をレリース
し得る望ましくない極性のバイアス電圧を与えられるこ
とが簡単な手段により防止されることにある。
〔実施例〕
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
第１図には、ドープされた半導体材料、たとえばｐ伝導
形シリコンから成る半導体基板１の上に構成されている
本発明による集積回路が示されている。半導体基板１は
、その境界面１ａまで延びているｎ伝導形のトラフ状の
半導体領域２を有する。半導体領域２の外側に基板１の
なかに、ｎチャネル電界効果トランジスタ端子のソース
およびドレイン領域を形成するｎ＋ドープされた半導体
領域３および４が埋め込まれている。半導体領域３と４
との間に位置するチャネル範囲は、１つの端子６を設け
られており、またたとえばＳ　ｉ　Ｏ２から成る薄い電
気絶縁層７により境界面１ａから隔てられているゲート
５により覆われる。ソース領域は接地電位ｖ　ｓ　’ｓ
にある端子８と接続されている。さらに半導体領域２の
なかにｐチャネル電界効果トランジスタ端子のソースお
よびドレイン領域を形成するｐ＋ドープされた半導体領
域９および１０が埋め込まれている。領域９と１０との
間に位置するチャネル範囲は、端子１２を設けられてお
り、またたとえばＳ　ｉ０２から成る薄い電気絶縁層１
３により境界面１ａから隔てられているゲート１１によ
り覆われる。電界効果トランジスタＴ２のソース領域９
は、供給電位ＶＤＤと接続されている端子１４と接続さ
れている。端子１４と接続されているｎ＋ドープされた
接触領域１５を介して半導体領域２は供給電圧ＶＤＤに
接続されている。
さらに、接地電位ＶＳＳおよび供給電圧ＶＤＤに接続さ
れており、たとえば−２ないし一３■の負の基板バイア
ス電圧を発生する基板ノλイアス電圧発生器１６が設け
られている。基板バイアス電圧発生器１６の出力端１７
は、半導体基板１のなかに埋め込ま糺ているｐ＋ドープ
された接触領域１８と接続されている。それによって半
導体基板１は基板バイアス電圧発生器１６により発生さ
れる負の基板バイアス電圧ＶＢＢにあり、他方において
半導体基＠１のなかに位置するトランジスタ、たとえば
Ｔ１のソース領域、たとえば３は接地電位ＶＳＳにある
。これにより、なかんずく、半導体基板１のなかに配置
されているトランジスタのソース領域の障壁キャパシタ
ンスが小さくされることが達成される。
鎖線１９に沿って位置する四層構造３．１．２および９
が端子８と１４との間に生じ得るラッチアップ作用を避
けるなめ、基板バイアス電圧発生器１６の出力端１７は
電子スイッチ３１を°介して、接地電位にある１つの回
路点と接続されている。
図示されている実施例では、この回路点は端子８である
。詳細には、第１図の配置における出力端１７は、半導
体基板１のなかに埋め込まれているｎ＋ドープされた半
導体領域２０と接続されている。半導体基板１のなかに
埋め込まれている別のｎ＋ドープされた半導体領域２１
は、接地電位にある回路点と、すなわち特に端子８と接
続されている。領域２０と２１との間に位置する半導体
基板１の範囲は、たとえばＳ　ｉ０２から成る薄い電気
絶縁１ｉ２３により境界層１ａから隔てられているゲー
ト２２により覆われている。領域２０および２１は部分
２２および２３と一緒に、電子スイッチＳ１を成す１つ
のｎチャネル電界効果スイッチングトランジスタを形成
する。
Ｓｌの駆動は、入力端で端子１４に接続されており、ま
た出力端２５でインバータとして構成された増幅器２６
を介してゲート２２と接続されている遅延回路２４を介
して行われる６回路の始動の際に端子１４を介して供給
電圧ＶＯＤが与えられると、端子１４と接続されている
インバータ２６は、遅延回路２４の出力端２５が休止状
態で存在する接地電位ＶＳＳにとどまる間は、はぼＶ。
０に相当しスイッチＳ１を導通状態に移行させる高い出
力レベルを発する。その際にＳＬを介して基板バイアス
電圧発生器１６の出力端１７、従ってまた基板１は回路
の接地電位ＶＳＳに保たれる。
遅延回路２４が所与の遅延時間の後に、入力側に与えら
れた供給電圧ＶＯＤに反応してその出力端２５を介して
、インバータ２６を低い出力電圧に切換え得る大きい電
圧レヘルを発する時に初めて、スイッチＳ１は遮断状態
となる。
こうして＄１の上記の駆動に基づいて、基板１は供給電
圧の印加の後に、遅延回路２４の構成により予め定めら
れた遅延時間の間は、接地電位ＶＳｓに相当する電位に
ある。遅延時間の経過の後に初めて基板１は、その後に
スイッチＳ１が遮断状態となるために、基板バイアス電
圧発生器１６からその出力端１７および接触領域１８を
経て供給されるバイアス電圧を与えられ１算る。いま上
記の遅延時間を、基板バイアス電圧発生器１６の出力端
１７に完全な負のバイアス電圧がビルドアップし終わっ
た時に初めてスイッチＳ１が遮断されるように設計して
おけば、供給電圧の印加の際にラッチアップ作用が生起
する危険は除かれる。
第２図には、半導体基板１の上に簡単に集積可能な第１
図中の遅延回路２４およびインバータ２６の好ましい実
施例が示されている。遅延回路２４には１つのｎチャネ
ル電界効果トランジスタＴ３および１つの負荷要素が設
けられており、負荷要素は特に１つのｐチャネル電界効
果トランジスタにより形成され、そのゲートはそのドレ
イン端子と接続されている。このトランジスタのソース
端子は供給電圧ＶＯＯを与えられている端子１４と接続
されており、またそのドレイン端子はＴ３のゲートと接
続されている。Ｔ３のソースおよびドレイン端子は互い
に接続されており、また接地電位ＶＳＳにある端子８と
接続されている。キャパシタンスとして作用するトラン
ジスタＴ３は負荷要素２７と一緒に１つのＲＣ回路を形
成する。
このＲＣ回路は遅延回路２４を特に簡単に実現するもの
である。遅延回路２４の出力端２５は増幅器２６を介し
て、スイッチＳ１を形成するｎチャネル電界効果トラン
ジスタのゲートに接続されている。インバータとして構
成された増幅器２６は１つのｐチャネル電界効果トラン
ジスタＴ４および１つのｎチャネル電界効果トランジス
タＴ５の直列回路を含んでおり、両トランジスタのゲー
トは遅延回路２４の出力端２５と接続されている。
Ｔ４の上側端子は１つの負荷要素２８を介して端子１４
と接続されており、Ｔ５の下側端子は端子１７と接続さ
れている。負荷要素２８は、そのゲートでそのドレイン
端子と接続されているｐチャネル電界効果トランジスタ
として実現されているのが目的にかなっている。電子ス
イッチＳ１は第１図に相応して端子１７と端子８との間
に挿入されており、そのゲートはＴ４およびＴ５の接続
点と接続されている。端子１４にＶＤＤを印加した後に
端子２５における電圧がＴ５のカットオフ電圧に相当す
る値に上昇し終わると、Ｓｌのゲートが、その後は導通
状態となるトランジスタＴ５を介して電圧Ｖｉ１８に接
続され、従って８１は遮断状態となる。
電子スイッチＳ１は、これまでに説明した実施例と異な
って、たとえば外部回路要素として構成されており接続
導線を経て端子８および１７に接続されているバイポー
ラトランジスタとして実現されていてもよい。
以上に説明した実施例とならんで本発明は、ｎ伝導形の
基板がｐ伝導形のトラフ状の半導体領域を設けられてい
る実施例をも含んでいる。その際には、すべての半導体
部分の伝導形式およびすべての電圧の極性がそれぞれ逆
にされる。
本発明の有利な応用例は、メモリセルと共にモノリシッ
クに集積されている実装密度が高いダイナミック半導体
メモリの周辺回路への応用である。
【図面の簡単な説明】
第１図は本発明の１つの好ましい実施例の説明図、第２
図は第１図中の部分回路の１つのを利な実施例の回路図
である。 １・・・半導体基板、１ａ・・・境界面、２・・・トラ
フ状半導体領域、３．４・・・ｎ“ドープされた半導体
領域、５・・・ゲート、６・・・ゲート５の端子、８・
・・半導体領域３の端子、９．１０・・・ｐ＋ドープさ
れた半導体領域、１１・・・ゲート、１２・・・ゲート
１１の端子、１３・・・絶縁層、１４・・・供給電圧端
子、１６・・・基板バイアス電圧発生器、１７・・・基
板バイアス電圧発生器の出力端、１８・・・接触領域、
２０．２１・・・０１ドープされた半導体領域、２２・
・・ゲート、２３・・・絶縁層、２４・・・遅延回路、
２５・・・遅延回路２４の出力端、２６・・・増幅器、
２７．２８・・・負荷要素、Ｔ１・・・ｎチャネル電界
効果トランジスタ、Ｔ２・・・ｐチャネル電界効果トラ
ンジスタ、Ｓ・・・スイッチ、ＶＢＢ・・・基板バイア
ス電圧、ＶＤＤ・・・供給電圧、ＶＳＳ・・・接地電位
。 ＩＧ　２

Claims (1)

  1. 【特許請求の範囲】 １）相異なるチャネル形式の電界効果トランジスタ（Ｔ
    １、Ｔ２）を有する相補性回路技術による集積回路であ
    って、これらの電界効果トランジスタのうち、少なくと
    も１つの第１の電界効果トランジスタ（Ｔ１）は第１の
    伝導形式のドープされた半導体基板（１）のなかに、ま
    た少なくとも１つの第２の電界効果トランジスタ（Ｔ２
    ）は半導体基板（１）のなかに設けられている第２の伝
    導形式のトラフ状の半導体領域（２）のなかに配置され
    ており、その際に半導体領域（２）は供給電圧（Ｖ＿Ｄ
    ＿Ｄ）と接続されており、その際に少なくとも１つの第
    １の電界効果トランジスタ（Ｔ１）の１つの端子領域は
    接地電位（Ｖ＿Ｓ＿Ｓ）と接続されており、またその際
    に半導体基板が１つの基板バイアス電圧発生器（１６）
    の出力端（１７）と接続されており、この基板バイアス
    電圧発生器（１６）が接地電位および供給電圧を供給さ
    れ、また第１の電界効果トランジスタの接地電位にある
    端子領域と半導体基板との間のｐｎ接合に阻止方向のバ
    イアス電圧を与える集積回路において、基板バイアス電
    圧発生器（１６）の出力端（１７）が電子スイッチ（Ｓ
    ）を介して、接地電位にある１つの回路点（８）と接続
    されており、また電子スイッチが、供給電圧（Ｖ＿Ｄ＿
    Ｄ）を与えられる１つの遅延回路（２４）の出力端（２
    ５）を介して駆動されることを特徴とする基板バイアス
    電圧発生器を有する集積回路。 ２）基板バイアス電圧発生器（１６）が半導体基板（１
    ）の上に一緒に集積されていることを特徴とする特許請
    求の範囲第１項記載の集積回路。 ３）基板バイアス電圧発生器（１６）の出力端（１７）
    が、半導体基板のなかに埋め込まれている第２の伝導形
    式の第１の半導体領域（２０）と接続されており、半導
    体基板のなかに、接地電位にある回路点（８）と接続さ
    れている第２の伝導形式の第２の半導体領域（２１）が
    埋め込まれており、またこれらの両半導体領域（２０、
    ２１）の間に位置する半導体基板（１）の範囲が、薄い
    電気絶縁層（２３）により半導体基板の境界面（１ａ）
    から隔てられたゲート（２２）により覆われており、こ
    のゲート（２２）が両半導体領域と一緒に、電子スイッ
    チ（Ｓ１）を成す第１の電界効果スイッチングトランジ
    スタを形成することを特徴とする特許請求の範囲第１項
    または第２項記載の集積回路。 ４）遅延回路（２４）が、一方では供給電圧（Ｖ＿Ｄ＿
    Ｄ）と接続されている端子（１４）と、また他方では接
    地電位（Ｖ＿Ｓ＿Ｓ）にある回路点（８）と接続されて
    いるＲＣ回路から成っていることを特徴とする特許請求
    の範囲第１項ないし第３項のいずれか１項に記載の集積
    回路。 ５）ＲＣ回路が負荷要素（２７）およびコンデンサ（Ｔ
    ３）を有し、その際負荷要素（２７）は第３の電界効果
    トランジスタから成り、そのゲートはそのドレイン端子
    と接続されており、またコンデンサ（Ｔ３）は第４の電
    界効果トランジスタから成り、そのソースおよびドレイ
    ン端子は互いに接続されており、また第１のコンデンサ
    端子を形成し、他方においてゲート端子は第２のコンデ
    ンサ端子を形成することを特徴とする特許請求の範囲第
    ４項記載の集積回路。 ６）遅延回路（２４）の出力端（２５）の後に反転増幅
    器（２６）が接続されており、この反転増幅器（２６）
    が第５および第６の電界効果トランジスタ（Ｔ４、Ｔ５
    ）の直列回路を含んでおり、これらの電界効果トランジ
    スタ（Ｔ４、Ｔ５）は相異なるチャネル形式に属し、ま
    たそれらのゲートは遅延回路（２４）の出力端（２５）
    と接続されており、またに直列回路が一方では１つの別
    の負荷要素を介して供給電圧（Ｖ＿Ｄ＿Ｄ）と接続され
    ており、また他方では基板バイアス電圧発生器（１６）
    の出力端（１７）と接続されていることを特徴とする特
    許請求の範囲第１項ないし第５項のいずれか１項に記載
    の集積回路。 ７）集積密度が高いダイナミック半導体メモリに対する
    周辺回路として応用されることを特徴とする特許請求の
    範囲第１項ないし第６項のいずれか１項に記載の集積回
    路。
JP62242425A 1986-09-30 1987-09-25 基板バイアス電圧発生器を有する集積回路 Pending JPS6390847A (ja)

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