JPS62214593A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS62214593A JPS62214593A JP61057506A JP5750686A JPS62214593A JP S62214593 A JPS62214593 A JP S62214593A JP 61057506 A JP61057506 A JP 61057506A JP 5750686 A JP5750686 A JP 5750686A JP S62214593 A JPS62214593 A JP S62214593A
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- 239000000758 substrate Substances 0.000 claims abstract description 20
- 239000002245 particle Substances 0.000 abstract description 6
- 230000006378 damage Effects 0.000 abstract description 3
- 230000003071 parasitic effect Effects 0.000 abstract description 3
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- 238000009413 insulation Methods 0.000 abstract 1
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にスタティック型記
憶素子の構造に関する。
憶素子の構造に関する。
従来、この種のスタティック型記憶素子は、第４図に示
すような等何回路で示すことができる。
すような等何回路で示すことができる。
すなわち、Ｎチャンネルトランジスタ（以下、特にこと
わらない限りトランジスタはＮチャネルエンハンスメン
ト型ＭＯ８）ランジスタとする）Ｔｌ、Ｔｚ及び高抵抗
几１．Ｒ２からなるフリップフロップ回路が記憶保持用
に用いらｎ、トランジスタＴ３．Ｔ４がデータ線との入
出力を制御する構造となっていた− 〔発明が解決しようとする問題点〕 上述した従来のスタティック型記憶素子は、α粒子が入
射てると、保持情報が破壊される８それがあった。これ
を図面を用いて説明する。
わらない限りトランジスタはＮチャネルエンハンスメン
ト型ＭＯ８）ランジスタとする）Ｔｌ、Ｔｚ及び高抵抗
几１．Ｒ２からなるフリップフロップ回路が記憶保持用
に用いらｎ、トランジスタＴ３．Ｔ４がデータ線との入
出力を制御する構造となっていた− 〔発明が解決しようとする問題点〕 上述した従来のスタティック型記憶素子は、α粒子が入
射てると、保持情報が破壊される８それがあった。これ
を図面を用いて説明する。
第３図は、第４図中のＮチャネルトランジスタＴ１の縦
断面図である。Ｐ型半導体基板２１の一主表面にＮ型の
ソース半導体層２６．ソース電極２９、Ｎ型のドレイン
半導体層２５．ドレイン電極２８、ゲート電極２７が形
成されている。ドレイン半導体層２５に正電位が保持さ
ｎている状態でα粒子が入射すると、ドレイン半導体層
２５とＰ型半導体基板２１との間のＰＮ接合中に発生し
た正孔−電子対中の電子がドレイン半導体層２５に流入
し、一時的にドレイン半導体層２５の電位を引き下げる
。この電位降下量ΔＶは第４図のトランジスタＴＩのド
レインに接続する接点Ｆの全寄生容量Ｃと流入した電荷
量Ｑの比（ΔＶ＝Ｑ／Ｃ）で見積らルる。通常、装置の
高集化にともない接点下の容量Ｃは小さくなるが、電荷
量Ｑはほぼ一定であるため、′１位降下量ΔＶ＝Ｑ／Ｃ
は、高集積化により、太き（なり、情報破壊の確率が高
（なるという欠点がある。
断面図である。Ｐ型半導体基板２１の一主表面にＮ型の
ソース半導体層２６．ソース電極２９、Ｎ型のドレイン
半導体層２５．ドレイン電極２８、ゲート電極２７が形
成されている。ドレイン半導体層２５に正電位が保持さ
ｎている状態でα粒子が入射すると、ドレイン半導体層
２５とＰ型半導体基板２１との間のＰＮ接合中に発生し
た正孔−電子対中の電子がドレイン半導体層２５に流入
し、一時的にドレイン半導体層２５の電位を引き下げる
。この電位降下量ΔＶは第４図のトランジスタＴＩのド
レインに接続する接点Ｆの全寄生容量Ｃと流入した電荷
量Ｑの比（ΔＶ＝Ｑ／Ｃ）で見積らルる。通常、装置の
高集化にともない接点下の容量Ｃは小さくなるが、電荷
量Ｑはほぼ一定であるため、′１位降下量ΔＶ＝Ｑ／Ｃ
は、高集積化により、太き（なり、情報破壊の確率が高
（なるという欠点がある。
本発明の記憶素子は情報を保持するフリップフロップ回
路の接点が正電位の時は、トランジスタを介して正電圧
の電源に接続し、接地電位の時は従来法と等価の接続と
なるような正電圧の電源線とトランジスタとを半導体基
板中に有している。
路の接点が正電位の時は、トランジスタを介して正電圧
の電源に接続し、接地電位の時は従来法と等価の接続と
なるような正電圧の電源線とトランジスタとを半導体基
板中に有している。
本発明の記憶装置の一実施態様として、７リツプフロツ
プ回路により記憶情報を保持するスタティック型の記憶
素子を挙げることができる。ここで、第１のＭＯＳ）ラ
ンジスタのソースｔａｈ接地され、ゲート電極は第２の
ＭＯＳ）ランジスタのドレイン電極と接続し、ドレイン
電極は第２のＭＯＳ）ランジスメのゲート１Ｃ毬及び第
３のＭＯＳトランジスタのソース／ドレイン電極の一方
及び第３のＭＯＳトランジスタのゲート電極及び第１の
高抵抗体の一端に接続して第１の接点を形成し、第１の
高抵抗体の第１の接点に接続しない他端は第１の電源線
に接続し、第３のＭＯＳ）ランジスタの第１の接点に接
続しない方のソース／ドレイン電極は第２の電源線に接
続し、第２のＭＯＳ）ランジスタのソース電標は接地さ
れ、ドレイン電極は上記接続の他に第４のＭＯＳ）ラン
ジスタのソース／ドレイン電極の一方、第４のＭＯＳ）
ランジスタのゲート電極及び第２の高抵抗体の一端に接
続して第２の接点を形成し、第２の高抵抗体の第２の接
点に接続しない他端は第１の電源線に接続し、第４のＭ
ＯＳ）ランジスタの第２の接点に接続しない方のソース
／ドレイン電極は第２の電源線に接続し、上記第３のＭ
ＯＳ）ランジスタの第１の接点に接続するソース／ドレ
イン電極は、半導体基層の一主表面に設けられた第１の
ＭＯＳトランジスタのドレイン半導体層と同一の半導体
層であり、第３のＭＯＳ）ランジスタの他のソース／ド
レイン電極は半導体基層中に設けられた埋め込み半導体
層であり、第３のＭＯＳ）ランジスタのゲート電極は第
１のＭＯＳ）ランジスタのドレイン半導体層とオーミッ
ク接続し、半導体基層及び半導体基層中に設けられた埋
め込み半導体層である第３のＭＯＳトランジスタのソー
ス／ドレイン電極とゲート絶縁膜を介して相対し、上記
第４のＭＯＳトランジスタの第２の接点に接続するソー
ス／ドレイン電極は半導体基層の一主表面に設ゆられた
第２のＭＯＳ）ランジスタのドレイン半導体層と同一の
半導体層であり、第４のＭＯＳトランジスタの他のソー
ス／ドレイン電極は半導体基層中に設けられた埋め込み
半導体層であり。
プ回路により記憶情報を保持するスタティック型の記憶
素子を挙げることができる。ここで、第１のＭＯＳ）ラ
ンジスタのソースｔａｈ接地され、ゲート電極は第２の
ＭＯＳ）ランジスタのドレイン電極と接続し、ドレイン
電極は第２のＭＯＳ）ランジスメのゲート１Ｃ毬及び第
３のＭＯＳトランジスタのソース／ドレイン電極の一方
及び第３のＭＯＳトランジスタのゲート電極及び第１の
高抵抗体の一端に接続して第１の接点を形成し、第１の
高抵抗体の第１の接点に接続しない他端は第１の電源線
に接続し、第３のＭＯＳ）ランジスタの第１の接点に接
続しない方のソース／ドレイン電極は第２の電源線に接
続し、第２のＭＯＳ）ランジスタのソース電標は接地さ
れ、ドレイン電極は上記接続の他に第４のＭＯＳ）ラン
ジスタのソース／ドレイン電極の一方、第４のＭＯＳ）
ランジスタのゲート電極及び第２の高抵抗体の一端に接
続して第２の接点を形成し、第２の高抵抗体の第２の接
点に接続しない他端は第１の電源線に接続し、第４のＭ
ＯＳ）ランジスタの第２の接点に接続しない方のソース
／ドレイン電極は第２の電源線に接続し、上記第３のＭ
ＯＳ）ランジスタの第１の接点に接続するソース／ドレ
イン電極は、半導体基層の一主表面に設けられた第１の
ＭＯＳトランジスタのドレイン半導体層と同一の半導体
層であり、第３のＭＯＳ）ランジスタの他のソース／ド
レイン電極は半導体基層中に設けられた埋め込み半導体
層であり、第３のＭＯＳ）ランジスタのゲート電極は第
１のＭＯＳ）ランジスタのドレイン半導体層とオーミッ
ク接続し、半導体基層及び半導体基層中に設けられた埋
め込み半導体層である第３のＭＯＳトランジスタのソー
ス／ドレイン電極とゲート絶縁膜を介して相対し、上記
第４のＭＯＳトランジスタの第２の接点に接続するソー
ス／ドレイン電極は半導体基層の一主表面に設ゆられた
第２のＭＯＳ）ランジスタのドレイン半導体層と同一の
半導体層であり、第４のＭＯＳトランジスタの他のソー
ス／ドレイン電極は半導体基層中に設けられた埋め込み
半導体層であり。
第４のＭＯＳ）ランジスタのゲート電極は第２のＭＯＳ
トランジスタのドレイン半導体層とオーミック接続し、
半導体基層及び半導体基層中に設けられた埋め込み半導
体層である第４のＭＯＳ）ランジスタのソース／ドレイ
ン電極とゲート絶縁膜を介して相対することを特徴とす
る。
トランジスタのドレイン半導体層とオーミック接続し、
半導体基層及び半導体基層中に設けられた埋め込み半導
体層である第４のＭＯＳ）ランジスタのソース／ドレイ
ン電極とゲート絶縁膜を介して相対することを特徴とす
る。
さらに半導体基層はＮ型半導体基板表面に達するＰ型ウ
ェルもしくはＰ凰半導体基板であり、ドレイン半導体層
及び埋め込み半導体層はＮ型半導体層であることをｆｉ
−徴とする。
ェルもしくはＰ凰半導体基板であり、ドレイン半導体層
及び埋め込み半導体層はＮ型半導体層であることをｆｉ
−徴とする。
また、半導体基層はＰ型半導体基板表面に達丁Ｎをウェ
ルもしくはＮ型半導体基板であり、ドレイン半導体層及
び埋め込み半導体層はＰ梨半導体であってもよい。
ルもしくはＮ型半導体基板であり、ドレイン半導体層及
び埋め込み半導体層はＰ梨半導体であってもよい。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の縦断面図であり。
第２図はその等価回路である。まず第２図の等価回路を
用いて本発明の基本的な技術思想を説明する。
用いて本発明の基本的な技術思想を説明する。
第２図でトランジスタＴｌｌのソース１を極は接地され
、ドレイン電極は高抵抗Ｒ１１，データ転送用トランジ
スタＴ２１のソース／ドレイン電極の一方（を位関係で
、どちらともな９うるので以下この名称を用いる）、ト
ランジスタＴｗｚのゲート電極及び本発明により新たに
設けられたトランジスタＴ３１のゲート電極及びソース
／ドレイン・電極の−方と接続され、接点Ａを形成して
いる。このとき高抵抗体Ｂ−１１の接点Ａに接続されて
いない端は。
、ドレイン電極は高抵抗Ｒ１１，データ転送用トランジ
スタＴ２１のソース／ドレイン電極の一方（を位関係で
、どちらともな９うるので以下この名称を用いる）、ト
ランジスタＴｗｚのゲート電極及び本発明により新たに
設けられたトランジスタＴ３１のゲート電極及びソース
／ドレイン・電極の−方と接続され、接点Ａを形成して
いる。このとき高抵抗体Ｂ−１１の接点Ａに接続されて
いない端は。
正電位Ｖｃｃ を持つ電源接点ＣＣに接続しており。
トランジスタＴ３１の接点人に接続していないソース／
ドレイン電極は正電位Ｖｏをもつ電源接点りと接続して
いる。このときＶｏはＶｔ≦Ｖｏ≦Ｖｃｃ−７丁（ＶＴ
はトランジスタの閾値電圧）である。
ドレイン電極は正電位Ｖｏをもつ電源接点りと接続して
いる。このときＶｏはＶｔ≦Ｖｏ≦Ｖｃｃ−７丁（ＶＴ
はトランジスタの閾値電圧）である。
同様にトランジスタＴｌ２Ｏソース電極は接地され、ド
レイン電極は高抵抗体Ｂｘｚ、データ転送用トランジス
タＴ２２のソース／ドレイン電極の一方、トランジスタ
Ｔ１１のゲート電極、及びトランジスタＴ３ｘのゲート
電極及びソースドレイン′屯極の一方と接続され、接点
Ｂを形成している。このとき高抵抗体几１２の接点Ｂに
接続されていない端は、正電位Ｖｃｃをもつ電源接点Ｃ
に接続しており、トランジスタｒｓ２の接点Ｂに接続し
ていないソース／ドレイン電極は前述の正電位Ｖｏンも
つ−Ｖ＆源接点Ｅに接続している。ここで、従来に比べ
てトランジスタＴｓｔ 、 Ｔａｇが付加さ詐ているが
、このトランジスタは第１図に示す如（半導体基板中に
形成することによって面積の増大をまね（ことな（形成
できる。
レイン電極は高抵抗体Ｂｘｚ、データ転送用トランジス
タＴ２２のソース／ドレイン電極の一方、トランジスタ
Ｔ１１のゲート電極、及びトランジスタＴ３ｘのゲート
電極及びソースドレイン′屯極の一方と接続され、接点
Ｂを形成している。このとき高抵抗体几１２の接点Ｂに
接続されていない端は、正電位Ｖｃｃをもつ電源接点Ｃ
に接続しており、トランジスタｒｓ２の接点Ｂに接続し
ていないソース／ドレイン電極は前述の正電位Ｖｏンも
つ−Ｖ＆源接点Ｅに接続している。ここで、従来に比べ
てトランジスタＴｓｔ 、 Ｔａｇが付加さ詐ているが
、このトランジスタは第１図に示す如（半導体基板中に
形成することによって面積の増大をまね（ことな（形成
できる。
第１図は、第２図のトランジスタＴｔｌ及びＴ３１の縦
断面構造を示している。すなわちＰ型半導体基板１の一
生表面にＮ型のソース半導体／１６、Ｎ型のドレイン半
導体層５、ゲートを極７が形成され、これらは第２図の
トランジスタＴｌｌに対応している。さらにＮ型のドレ
イン半導体５とオーミック接続されたＮ型の半導体層４
が、Ｐ型半導体基板１及びＮ型埋め込み半導体層２とゲ
ート絶縁膜３を介してＰ型半導体基板１中に延在する。
断面構造を示している。すなわちＰ型半導体基板１の一
生表面にＮ型のソース半導体／１６、Ｎ型のドレイン半
導体層５、ゲートを極７が形成され、これらは第２図の
トランジスタＴｌｌに対応している。さらにＮ型のドレ
イン半導体５とオーミック接続されたＮ型の半導体層４
が、Ｐ型半導体基板１及びＮ型埋め込み半導体層２とゲ
ート絶縁膜３を介してＰ型半導体基板１中に延在する。
これはＮ型のドレイン半導体層５が第２図のトランジス
タＴ３１の接点Ａ側のソース／ドレイン電極、Ｎ型の半
導体層４がトランジスタＴ３１のゲート電極、Ｎ型埋め
込み半導体層２が接点りに対応している。
タＴ３１の接点Ａ側のソース／ドレイン電極、Ｎ型の半
導体層４がトランジスタＴ３１のゲート電極、Ｎ型埋め
込み半導体層２が接点りに対応している。
このような構成をとることにより、たとえば第２図の接
点人に正電位が、接点Ｂに接地電位Ｖｓｓが保持されて
いた場合に、トランジスタＴ３１がオン状態なので接点
への寄生容量Ｃの中にトランジスタＴ３１のゲート電極
部からみた容量が加わり、α粒子による電位降下を小さ
くすることができる。
点人に正電位が、接点Ｂに接地電位Ｖｓｓが保持されて
いた場合に、トランジスタＴ３１がオン状態なので接点
への寄生容量Ｃの中にトランジスタＴ３１のゲート電極
部からみた容量が加わり、α粒子による電位降下を小さ
くすることができる。
以上説明したように本発明は、Ｐ型半導体基板中に、フ
リップフロップ回路の正電位保持接点の電位保償トラン
ジスタを付加することにより１面積の増大をまねくこと
なしに、α粒子に対して記憶情報の破壊がおこらないよ
うにできる効果がある。
リップフロップ回路の正電位保持接点の電位保償トラン
ジスタを付加することにより１面積の増大をまねくこと
なしに、α粒子に対して記憶情報の破壊がおこらないよ
うにできる効果がある。
また本実施例ではＰ型半導体基板を用いたが同様の構成
でＮ型半導体基板、Ｐウェル、Ｎウェル等を用いてもよ
いのはいうまでもない。
でＮ型半導体基板、Ｐウェル、Ｎウェル等を用いてもよ
いのはいうまでもない。
第１図は本発明の一実施例の縦断面図、第２図は本発明
の記憶素子の等価回路図、第３図は従来の記憶素子の断
面図、第４図は従来の記憶素子の等価回路図である。 １．２１・・・・・・Ｐ型半導体基板、２・−・・・・
Ｎ型埋め込み半導体層、３・・・・・・ゲート絶縁膜、
４・・・・・・Ｎ型の半導体層、５，２５・・・・・・
Ｎ型のドレイン半導体層、６，２６・・・・・・Ｎ型の
ソース半導体層、７゜２７・・・・・・ゲート電極、２
８・・・・・・ドレイン電極、２９・・・・・・ソース
電極、１０，３０・−・・・・フィールド絶縁膜。 代理人 弁理士 内 原 ヨ 第１図 第２図 第３図（従来伊１） 第４図（第３図の等イ西ロ路）
の記憶素子の等価回路図、第３図は従来の記憶素子の断
面図、第４図は従来の記憶素子の等価回路図である。 １．２１・・・・・・Ｐ型半導体基板、２・−・・・・
Ｎ型埋め込み半導体層、３・・・・・・ゲート絶縁膜、
４・・・・・・Ｎ型の半導体層、５，２５・・・・・・
Ｎ型のドレイン半導体層、６，２６・・・・・・Ｎ型の
ソース半導体層、７゜２７・・・・・・ゲート電極、２
８・・・・・・ドレイン電極、２９・・・・・・ソース
電極、１０，３０・−・・・・フィールド絶縁膜。 代理人 弁理士 内 原 ヨ 第１図 第２図 第３図（従来伊１） 第４図（第３図の等イ西ロ路）
Claims (1)
- フリップフロプ回路を記憶セルとして有する半導体記憶
装置において、前記フリップフロップ回路の真補出力節
点に電位保償用回路を半導体基板内に設けたことを特徴
とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61057506A JPS62214593A (ja) | 1986-03-14 | 1986-03-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61057506A JPS62214593A (ja) | 1986-03-14 | 1986-03-14 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62214593A true JPS62214593A (ja) | 1987-09-21 |
Family
ID=13057616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61057506A Pending JPS62214593A (ja) | 1986-03-14 | 1986-03-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62214593A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212690A (ja) * | 1988-03-31 | 1990-01-17 | Internatl Business Mach Corp <Ibm> | データ記憶セル |
| KR20020015940A (ko) * | 2000-08-23 | 2002-03-02 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 기억 장치 |
| US6535417B2 (en) * | 2000-07-31 | 2003-03-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor storage device |
-
1986
- 1986-03-14 JP JP61057506A patent/JPS62214593A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212690A (ja) * | 1988-03-31 | 1990-01-17 | Internatl Business Mach Corp <Ibm> | データ記憶セル |
| US6535417B2 (en) * | 2000-07-31 | 2003-03-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor storage device |
| KR100418233B1 (ko) * | 2000-07-31 | 2004-02-11 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
| KR20020015940A (ko) * | 2000-08-23 | 2002-03-02 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 기억 장치 |
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