KR20020015940A - 반도체 기억 장치 - Google Patents

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KR20020015940A
KR20020015940A KR1020010044218A KR20010044218A KR20020015940A KR 20020015940 A KR20020015940 A KR 20020015940A KR 1020010044218 A KR1020010044218 A KR 1020010044218A KR 20010044218 A KR20010044218 A KR 20010044218A KR 20020015940 A KR20020015940 A KR 20020015940A
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transistor
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KR1020010044218A
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오카다요시노리
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

본 발명은 SRAM 메모리셀에 소프트 에러 대책을 강구한 반도체 기억 장치를 얻는 것으로, NMOS 트랜지스터 NM1과 PMOS 트랜지스터 PM1에 의해 구성되는 인버터 INV1과, NMOS 트랜지스터 NM2와 PMOS 트랜지스터 PM2에 의해 구성되는 인버터 INV2의 상보 접속에 의해서 SRAM의 메모리셀을 구성하고, 기억 노드 NA에 PMOS 트랜지스터 P1의 드레인과 PMOS 트랜지스터 P2의 게이트를 접속하고, 기억 노드 NB에 PMOS 트랜지스터 P2의 드레인과 PMOS 트랜지스터 P1의 게이트를 접속한다. 이것에 의해, 그들 PMOS 트랜지스터의 게이트 용량분과 드레인 용량분의 용량값을 기억 노드 NA 및 NB에 부가한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE APPARATUS}
본 발명은 SRAM(Static Random Access Memory)형의 메모리셀을 구비한 반도체 기억 장치에 관한 것으로, 특히 소프트 에러 내성의 향상을 도모한 반도체 기억 장치에 관한 것이다.
최근, 전자기기의 경량, 박형, 소형화와 함께 그들 기기의 기능을 고속으로 실현하고자 하는 요망이 강해지고 있다. 이러한 전자기기에 있어서, 이제는 마이크로 컴퓨터를 탑재하는 것은 불가결하며, 그 마이크로 컴퓨터의 구성에 있어서는대용량이고, 고속인 메모리의 실장은 필수로 되어 있다. 또한, 퍼스널 컴퓨터가 급속한 보급과 고성능화에 의해 더욱 고속인 처리를 실현하기 위해, 캐시 메모리의 대용량화가 요구되고 있다. 즉, CPU가 제어 프로그램 등의 실행 시에 사용하는 RAM에 대해서 고속화와 대용량화가 요구되고 있다.
RAM으로서는 일반적으로 DRAM(Dynamic RAM)과 SRAM이 사용되고 있지만, 상기 한 캐시 메모리와 같이 고속의 처리가 필요한 부분에는 통상 SRAM이 사용되고 있다. SRAM은 그 메모리셀의 구조로서, 4개의 트랜지스터 및 2개의 고저항 소자로 구성되는 고저항 부하형과, 6개의 트랜지스터로 구성되는 CMOS형이 알려져 있다. 특히, CMOS형 SRAM은 데이터 유지 시의 누설 전류가 매우 작기 때문에 신뢰성이 높아 현재 주류를 이루고 있다.
도 55는 종래의 CMOS형 SRAM 메모리셀의 회로도이다. 특히, 도 55의 메모리셀은 기억을 유지하기 위한 회로부만을 나타내고, 기억 상태의 판독 및 기록을 실행하기 위한 액세스용 MOS 트랜지스터의 기재를 생략하고 있다. 도 55에 도시하는 바와 같이, 메모리셀은 입력 단자와 출력 단자를 상보적으로 접속한 2개의 인버터 INV1 및 INV2에 의해서 나타낼 수 있다.
또한, 도 56은 인버터 INV1 및 INV2의 내부 회로, 즉 CMOS 인버터 회로를 도시한 회로도이다. 도 56에 도시하는 바와 같이, 인버터 INV1 및 INV2는 모두 1개의 PMOS 트랜지스터 PM1과 1개의 NMOS 트랜지스터 NM1에 의해 구성된다. 그리고, PMOS 트랜지스터 PM1의 소스는 전원선 VDD에 접속되고, NMOS 트랜지스터 NM1의 소스는 접지선 GND에 접속된다. 또한, 쌍방의 드레인끼리를 접속하는 것에 의해 그 접속점에 있어서 출력 단자 OUT를 형성하고, 쌍방의 게이트끼리를 접속하는 것에 의해 그 접속점에서 입력 단자 IN을 형성하고 있다. 즉, PMOS 트랜지스터 PM1을 부하 트랜지스터로 하고, NMOS 트랜지스터 NM1을 구동 트랜지스터로 한 소위 CMOS 구성에 의해서 인버터 기능이 실현되고 있다.
여기서, 도 56에 도시한 CMOS 인버터 회로의 동작에 대해서 설명한다. 도 56에 있어서, 입력 단자 IN에 논리 레벨 "H"의 전위, 즉 VDD전위가 인가되면, PMOS 트랜지스터 PM1은 OFF 상태로 되고 NMOS 트랜지스터 NM1은 ON 상태로 된다.
따라서, 출력 단자 OUT는 NMOS 트랜지스터 NM1을 거쳐서 접지선에 전기적으로 접속되고, 그 전위는 논리 레벨 "L"의 전위, 즉 GND 전위로 된다. 반대로, 입력 단자 IN에 논리 레벨 "L"의 전위, 즉 GND 전위가 인가되면, PMOS 트랜지스터 PM1은 ON 상태로 되고 NMOS 트랜지스터 NM1은 OFF 상태로 된다. 따라서, 출력 단자 OUT는 PMOS 트랜지스터 PM1을 거쳐서 전원선에 전기적으로 접속되고, 그 전위는 논리 레벨 "H"의 전위, 즉 VDD전위로 된다. 이와 같이, CMOS 인버터 회로는 입력과 출력의 논리가 상보인 관계로 된다.
다음에, 도 55에 도시한 종래의 메모리셀에 대해서 설명한다. 인버터 INV1의 입력 단자와 인버터 INV2의 출력 단자는 서로 접속되고, 인버터 INV1의 출력 단자와 인버터 INV2의 입력 단자는 서로 접속되어 있기 때문에, 도중의 기억 노드 NA 및 NB는 서로 상보인 관계로 된다.
예를 들어, 기억 노드 NA가 논리 레벨 "H"의 전위 상태인 것으로 하면, 기억 노드 NB는 논리 레벨 "L"의 전위 상태로 되어 안정하다. 또한, 반대로 기억 노드 NA가 논리 레벨 "L"의 전위 상태인 것으로 하면, 기억 노드 NB는 논리 레벨 "H"의 전위 상태로 되어 안정하다. 이와 같이, 인버터에 의해서 구성된 메모리셀은 2개의 기억 노드 NA 및 NB의 상태가 "H" 상태인지 "L" 상태인지에 따라서 다른 2개의 안정한 논리 상태를 갖고, 그 논리 상태를 1비트의 기억 데이터로서 유지하는 것이다.
이와 같이, CMOS 인버터 회로로 구성한 반도체 기억 장치는 매우 안정성이 좋아 내(耐)노이즈에 대해서는 지금까지 문제로는 되지 않았다. 그런데, 상기한 바와 같은 메모리셀을 다수 집적시킨 대용량 메모리로 되면 1비트당의 메모리셀 면적이 미소하게 되기 때문에, 전리성(電離性)의 방사선이 미치는 것에 의해 발생하는 전하에 영향을 받게 된다. 즉, 방사선이 조사되는 것에 의해, 메모리셀의 기억 상태가 불안정하게 되어 기억 데이터의 반전과 같은 오동작이 발생할 가능성이 높아진다.
이러한 현상은 소프트 에러라고 불리며, 전리성의 방사선으로서는 패키지 재료나 배선 재료로부터 나오는 α선이 원인으로 되고 있다. 특히, 소프트 에러는 전원 전압이 낮아짐에 따라 발생하기 쉬워지기 때문에, 최근의 저전원 구동화를 도모한 반도체 기억 장치에서는 이 소프트 에러에 대한 내성을 증가시키는 것이 중요한 과제로 되고 있다.
그래서, 기억 노드의 용량값을 증가시킴으로써, 소프트 에러 내성을 증가시킨 각종 반도체 기억 장치가 제안되고 있다. 예를 들어, 일본 특허 공개 공보 평성 제9-270469호에 개시된 「반도체 메모리 장치」에 따르면, 기억 노드(즉, CMOS 인버터 회로를 구성하는 부하 트랜지스터의 게이트와, 구동 트랜지스터의 게이트간의 접속부)와 반도체 기판 사이에 얇은 활성 영역을 개재시킴으로써, 캐패시터를 형성하고, 이것에 의해 기억 노드부의 용량값을 증가시키고 있다.
한편, SRAM용 메모리셀, 액세스용 트랜지스터 및 몇 개의 캐패시터로 구성된 비휘발성 반도체 기억 장치가 알려져 있고, 상기한 기억 노드부의 용량값은 이 비휘발성 반도체 기억 장치에 있어서도 중요한 문제로 된다.
이 비휘발성 반도체 기억 장치에 따르면, 다수 캐패시터의 용량 분할에 의해 전위를 정하여 기록을 실행하고, 기억 노드에 접속되는 캐패시터의 용량값의 대소 관계에 의해 전원 ON 시의 판독을 실행하므로, 캐패시터의 적절한 설계가 곤란하다는 문제를 갖고 있었다. 그래서, 일본 특허 공개 공보 평성 제62-33392호에 개시된 「반도체 비휘발성 메모리 장치」는 SRAM 메모리셀의 기억 노드에 캐패시터 대신에 플로팅 게이트를 갖는 MOS 트랜지스터의 게이트를 접속함으로써, 비휘발성 메모리부를 구성하여 캐패시터의 삭감을 도모하고 있다.
그러나, 반도체 기억 장치의 한층 더한 대용량화 및 고집적화의 요망에 따라서 메모리셀 구성 요소의 미세화를 진행시키는 것이 필요하게 되고, 이 때문에 기억 노드부의 용량값은 점점 더 작아져 소프트 에러가 발생하기 쉬워진다는 문제가생기고 있다.
그러한 문제에 대해서, 상기한 일본 특허 공개 공보 평성 제9-270469호에 개시된 「반도체 메모리 장치」등에 나타나는 종래의 메모리셀은 기억 노드부의 용량값을 증가시키기 위해서 특정 반도체 레이아웃 패턴을 채용해야 하고, 금후의 메모리셀의 고집적화에 따라 변경되는 레이아웃 패턴에 대응하기 위해서는 그 설계 행정이 복잡하게 되어 반드시 유연한 해결책이라고는 할 수 없었다.
또한, 상기한 일본 특허 공개 공보 소화 제62-33392호에 개시된 「반도체 비휘발성 메모리 장치」에서는, SRAM 메모리셀의 기억 노드에 접속한 MOS 트랜지스터는 비휘발성 메모리부를 구성하기 위한 것으로서, 플로팅 게이트를 구비하기 위한 레이아웃에 의해 형성되는 것이 필요하며, 또한, α선 조사에 의해서 그 플로팅 게이트의 기억 유지 상태가 변화되는 사태를 부정할 수 없다. 즉, 이 「반도체 비휘발성 메모리 장치」는 비휘발성 메모리 기능과 소프트 에러 대책을 함께 실현하는 것은 불가능하고, 또한 그것을 의도한 것이 아니다.
본 발명의 목적은 상기 문제점을 해결하기 위해 이루어진 것으로서, SRAM 메모리셀에 설계·제조 행정이 확립된 PMOS 트랜지스터 또는 NMOS 트랜지스터를 마련하고, 그 추가한 MOS 트랜지스터의 게이트를 기억 노드에 접속함으로써, 기억 노드부의 용량값의 증가, 즉 소프트 에러 대책을 실현한 반도체 기억 장치를 제공하는 것이다.
도 1은 실시예 1에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 회로도,
도 2는 실시예 1에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 다른 예의 회로도,
도 3은 실시예 2에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 회로도,
도 4는 실시예 2에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 다른 예의 회로도,
도 5는 실시예 2에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀에 있어서, 액세스용 NMOS 트랜지스터 대신에, 액세스용 PMOS 트랜지스터를 접속한 경우를 도시한 회로도,
도 6은 실시예 2에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 다른 예에 있어서, 액세스용 NMOS 트랜지스터 대신에, 액세스용 PMOS 트랜지스터를 접속한 경우를 도시한 회로도,
도 7은 실시예 3에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 회로도,
도 8은 실시예 3에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 다른 예의 회로도,
도 9는 실시예 3에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀에 있어서, 기억 노드 각각에 액세스용 트랜지스터로서 2개의 PMOS 트랜지스터를 접속한 경우를 도시한 회로도,
도 10은 실시예 3에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 다른 예에 있어서, 기억 노드 각각에 액세스용 트랜지스터로서 2개의 PMOS 트랜지스터를 접속한 경우를 도시한 회로도,
도 11은 실시예 4에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 회로도,
도 12는 실시예 4에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 다른 예의 회로도,
도 13은 실시예 5에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 회로도,
도 14는 실시예 5에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 다른 예의 회로도,
도 15는 실시예 6에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 회로도,
도 16은 실시예 6에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 다른 예의 회로도,
도 17은 실시예 7에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도,
도 18은 실시예 7에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 19는 실시예 7에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 20은 실시예 7에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 21은 실시예 7에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 22는 콘택트 홀이나 비아홀 등의 각종 기호를 설명하기 위한 설명도,
도 23은 실시예 8에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 24는 실시예 9에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도,
도 25는 실시예 9에 따른 반도체 기억 장치의 메모리셀의 레이아웃도,
도 26은 실시예 9에 따른 반도체 기억 장치의 메모리셀의 레이아웃도,
도 27은 실시예 9에 따른 반도체 기억 장치의 메모리셀의 레이아웃도,
도 28은 실시예 9에 따른 반도체 기억 장치의 메모리셀의 레이아웃도,
도 29는 실시예 10에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도,
도 30은 실시예 10에 따른 반도체 기억 장치의 메모리셀의 레이아웃도,
도 31은 실시예 10에 따른 반도체 기억 장치의 메모리셀의 레이아웃도,
도 32는 실시예 11에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도,
도 33은 실시예 11에 따른 반도체 기억 장치의 메모리셀의 레이아웃도,
도 34는 실시예 11에 따른 반도체 기억 장치의 메모리셀의 레이아웃도,
도 35는 실시예 12에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도,
도 36은 실시예 12에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 37은 실시예 12에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 38은 실시예 12에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 39는 실시예 12에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 40은 실시예 13에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도,
도 41은 실시예 13에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 42는 실시예 13에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 43은 실시예 13에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 44는 실시예 13에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 45는 실시예 14에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도,
도 46은 실시예 14에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 47은 실시예 14에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 48은 실시예 14에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 49는 실시예 14에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 50은 실시예 15에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도,
도 51은 실시예 15에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 52는 실시예 15에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 53은 실시예 15에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 54는 실시예 15에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도,
도 55는 종래의 CMOS형 SRAM 메모리셀의 회로도,
도 56은 종래의 CMOS 인버터회로를 도시한 회로도.
도면의 주요 부분에 대한 부호의 설명
INV1, INV2 : 인버터 NA, NB : 기억 노드
NC : 내부 노드
NM1∼NM4, NM11, NM12, NM21, NM22, NM31, NM32, N1∼N6 : NMOS 트랜지스터
PM1, PM2, PM11, PM12, PM21, PM22, PM31, PM32, P1, P2 : PMOS 트랜지스터
NW : N웰 영역 PW1 : 제 1 P웰 영역
PW2 : 제 2 P웰 영역 FL11∼36 : 확산 영역
AL11∼27, AL31∼48, AL51∼54 : 금속 배선층
상술한 과제를 해결하여 목적을 달성하기 위해서, 본 발명에 따른 반도체 기억 장치에서는, 소스가 접지선에 접속된 제 1 NMOS 트랜지스터와, 소스가 접지선에 접속되고, 드레인이 상기 제 1 NMOS 트랜지스터의 게이트에 접속되어 그 접속점을 제 1 노드로 하고, 게이트가 상기 제 1 NMOS 트랜지스터의 드레인에 접속되어 그 접속점을 제 2 노드로 한 제 2 NMOS 트랜지스터와, 드레인을 상기 제 1 노드에 접속하고 게이트를 상기 제 2 노드에 접속한 제 1 PMOS 트랜지스터와, 드레인을 상기 제 2 노드에 접속하고 게이트를 상기 제 1 노드에 접속한 제 2 PMOS 트랜지스터를 구비한 것을 특징으로 한다.
본 발명에 따르면, 제 1 NMOS 트랜지스터와 제 2 NMOS 트랜지스터 각각의 드레인에 예를 들어 다이오드 접속된 MOS 트랜지스터 등의 부하 트랜지스터를 접속함으로써, SRAM의 메모리셀을 구성했을 때, 기억 노드로 되는 제 1 노드에 제 1 PMOS 트랜지스터의 드레인과 제 2 PMOS 트랜지스터의 게이트가 접속되고, 기억 노드로 되는 제 2 노드에 제 2 PMOS 트랜지스터의 드레인과 제 1 PMOS 트랜지스터의 게이트가 접속되므로, 그들 게이트 용량분과 드레인 용량분의 용량값을 각 기억 노드에 부가할 수 있다.
다음의 발명에 따른 반도체 기억 장치에서는, 상기 발명에 있어서, 소스가 전원선에 접속되고 드레인이 상기 제 1 NMOS 트랜지스터의 드레인에 접속되고 게이트가 상기 제 2 NMOS 트랜지스터의 드레인에 접속된 제 3 PMOS 트랜지스터와, 소스가 전원선에 접속되고 드레인이 상기 제 2 NMOS 트랜지스터의 드레인에 접속되고게이트가 상기 제 1 NMOS 트랜지스터의 드레인에 접속된 제 4 PMOS 트랜지스터를 구비한 것을 특징으로 한다.
본 발명에 따르면, 제 1 NMOS 트랜지스터와 제 3 PMOS 트랜지스터에 의해 구성되는 인버터와, 제 2 NMOS 트랜지스터와 제 4 PMOS 트랜지스터에 의해 구성되는 인버터의 상보 접속에 의해서 SRAM의 메모리셀이 구성되고, 기억 노드로 되는 제 1 노드에 제 1 PMOS 트랜지스터의 드레인과 제 2 PMOS 트랜지스터의 게이트가 접속되고, 기억 노드로 되는 제 2 노드에 제 2 PMOS 트랜지스터의 드레인과 제 1 PMOS 트랜지스터의 게이트가 접속되므로, 그들 게이트 용량분과 드레인 용량분의 용량값을 각 기억 노드에 부가할 수 있다.
다음의 발명에 따른 반도체 기억 장치에서는, 상기 발명에 있어서, 상기 제 1 PMOS 트랜지스터의 드레인과 상기 제 3 PMOS 트랜지스터의 드레인은 제 1 p+확산 영역을 공유하여 형성되고, 상기 제 2 PMOS 트랜지스터의 드레인과 상기 제 4 PMOS 트랜지스터의 드레인은 제 2 p+확산 영역을 공유하여 형성된 것을 특징으로 한다.
본 발명에 따르면, 제 1 PMOS 트랜지스터와 제 3 PMOS 트랜지스터 사이에 있어서, 그들 드레인의 형성과 쌍방의 접속을 공통의 p+확산 영역에서 형성하고, 또한, 제 2 PMOS 트랜지스터와 제 4 PMOS 트랜지스터 사이에 있어서 그들 드레인의 형성과 쌍방의 접속을 공통의 p+확산 영역에서 형성하고 있으므로, 기억 동작에 관여하지 않는 제 1 PMOS 트랜지스터 및 제 2 PMOS 트랜지스터가 부가된 경우라도 그들 PMOS 트랜지스터가 점유하는 면적을 축소시킬 수 있다.
다음의 발명에 따른 반도체 기억 장치에서는 상기 제 1 PMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터의 소스끼리를 접속한 것을 특징으로 한다.
본 발명에 따르면, 기억 노드로 되는 제 1 및 제 2 노드에 부가되는 제 1 PMOS 트랜지스터와 제 2 PMOS 트랜지스터에 있어서 그들의 소스끼리를 접속하므로, 기억 노드의 기억 상태에 따라서 제 1 PMOS 트랜지스터 또는 제 2 PMOS 트랜지스터가 ON 상태로 되었을 때 기억 노드에 ON 상태로 된 한쪽의 PMOS 트랜지스터의 소스 용량을 부가할 수 있다.
다음의 발명에 따른 반도체 기억 장치에서는, 상기 발명에 있어서, 상기 제 1 PMOS 트랜지스터의 소스와 상기 제 2 PMOS 트랜지스터의 소스는 공통의 p+확산 영역에서 형성된 것을 특징으로 한다.
본 발명에 따르면, 제 1 PMOS 트랜지스터와 제 2 PMOS 트랜지스터 사이에 있어서 그들 소스의 형성과 쌍방의 접속을 공통의 p+확산 영역에서 형성하므로, 제 1 PMOS 트랜지스터 및 제 2 PMOS 트랜지스터가 점유하는 면적을 축소시킬 수 있다.
다음의 발명에 따른 반도체 기억 장치에서는, 상기 발명에 있어서, 상기 제 1 PMOS 트랜지스터는 소스와 드레인을 서로 접속하고, 상기 제 2 PMOS 트랜지스터는 소스와 드레인을 서로 접속한 것을 특징으로 한다.
본 발명에 따르면, 제 1 PMOS 트랜지스터는 소스와 드레인을 서로 접속하고, 제 2 PMOS 트랜지스터는 소스와 드레인을 서로 접속하고 있으므로, 기억 노드로 되는 제 1 노드에 제 1 PMOS 트랜지스터의 소스 용량 및 드레인 용량과, 제 2 PMOS 트랜지스터의 게이트 용량을 부가시킬 수 있고, 기억 노드로 되는 제 2 노드에 제 2 PMOS 트랜지스터의 소스 용량 및 드레인 용량과, 제 1 PMOS 트랜지스터의 게이트 용량을 부가할 수 있다.
다음의 발명에 따른 반도체 기억 장치에서는, 상기 발명에 있어서, 상기 제 1 및/또는 상기 제 2 PMOS 트랜지스터 대신에 각각 NMOS 트랜지스터를 구비한 것을 특징으로 한다.
본 발명에 따르면, 기억 노드에 용량값을 부가시키기 위해서 추가된 제 1 및 제 2 PMOS 트랜지스터를 NMOS 트랜지스터로 할 수도 있다.
다음의 발명에 따른 반도체 기억 장치에서는, 상기 발명에 있어서, 상기 제 1 노드 및 상기 제 2 노드의 적어도 한쪽에 드레인을 접속하고, 또한 해당 노드에 유지된 기억 데이터의 판독 또는 해당 노드로의 기억 데이터의 기록을 실행하기 위한 NMOS 트랜지스터 또는 PMOS 트랜지스터를 적어도 1개 구비한 것을 특징으로 한다.
본 발명에 따르면, 기억 노드로 되는 제 1 노드 및 제 2 노드에 기억 데이터의 판독 및 기록을 실행하기 위한 액세스용 NMOS 트랜지스터를 1개씩 접속한 경우의 SRAM 메모리셀이나, 또 그 액세스용 NMOS 트랜지스터를 2개씩 접속함으로써, 2포트 SRAM을 구성한 경우의 SRAM 메모리셀에 대해서도 상기한 제 1 및 제 2 PMOS 트랜지스터 등을 추가함으로써, 그 게이트 용량분 등의 용량값을 기억 노드에 부가시킬 수 있다.
다음의 발명에 따른 반도체 기억 장치에서는, 상기 발명에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 PMOS 트랜지스터는 동일한 N웰 영역에 형성된 것을 특징으로 한다.
본 발명에 따르면, 제 1, 제 2, 제 3 및 제 4 PMOS 트랜지스터는 동일한 N웰 영역에 형성되므로, 그들 PMOS 트랜지스터의 드레인이나 소스의 형성과 PMOS 트랜지스터끼리의 접속을 달성하는 공유 확산 영역을 마련하는 것이 용이해진다.
다음의 발명에 따른 반도체 기억 장치에서는, 상기 발명에 있어서, 상기 제 1, 제 2, 제 3 및 제 4 PMOS 트랜지스터와 상기 제 1 및 제 2 NMOS 트랜지스터는 CMOS 게이트 어레이에 배치된 MOS 트랜지스터인 것을 특징으로 한다.
본 발명에 따르면, 제 1 NMOS 트랜지스터 및 제 3 PMOS 트랜지스터에 의해 구성되는 인버터와 제 2 NMOS 트랜지스터 및 제 4 PMOS 트랜지스터에 의해 구성되는 인버터의 상보 접속에 의해서 SRAM의 메모리셀을 구성하고, 기억 노드로 되는 제 1 노드에 제 1 PMOS 트랜지스터의 드레인과 제 2 PMOS 트랜지스터의 게이트를 접속하고, 기억 노드로 되는 제 2 노드에 제 2 PMOS 트랜지스터의 드레인과 제 1 PMOS 트랜지스터의 게이트를 접속함으로써, 그들 게이트 용량분과 드레인 용량분의 용량값을 각 기억 노드에 부가한 구성을 CMOS 게이트 어레이에 의해서 실현할 수 있다.
다음의 발명에 따른 반도체 기억 장치에서는 제 1 워드선과, 제 2 워드선과, 제 1 정상(正相) 비트선과, 제 1 역상(逆相) 비트선과, 제 2 정상 비트선과, 제 2 역상 비트선과, 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터에 의해 구성되는제 1 CMOS 인버터와, 제 2 NMOS 트랜지스터 및 제 2 PMOS 트랜지스터에 의해 구성되고, 입력 단자가 제 1 노드로서 상기 제 1 CMOS 인버터의 출력 단자에 접속되고, 출력 단자가 제 2 노드로서 상기 제 1 CMOS 인버터의 입력 단자에 접속된 제 2 CMOS 인버터와, 게이트가 상기 제 1 워드선에 접속되고, 드레인이 상기 제 1 정상 비트선에 접속되고, 소스가 상기 제 1 노드에 접속된 제 3 NMOS 트랜지스터와, 게이트가 상기 제 1 워드선에 접속되고, 드레인이 상기 제 1 역상 비트선에 접속되고, 소스가 상기 제 2 노드에 접속된 제 4 NMOS 트랜지스터와, 게이트가 상기 제 2 워드선에 접속되고, 드레인이 상기 제 2 정상 비트선에 접속되고, 소스가 상기 제 1 노드에 접속된 제 5 NMOS 트랜지스터와, 게이트가 상기 제 2 워드선에 접속되고, 드레인이 상기 제 2 역상 비트선에 접속되고 소스가 상기 제 2 노드에 접속된 제 6 NMOS 트랜지스터와, 소스 및 드레인이 상기 제 1 노드에 접속되고 게이트가 상기 제 2 노드에 접속된 제 7 NMOS 트랜지스터와, 소스 및 드레인이 상기 제 2 노드에 접속되고 게이트가 상기 제 1 노드에 접속된 제 8 NMOS 트랜지스터를 구비하되, 상기 제 1 및 제 2 PMOS 트랜지스터는 공통의 N웰 영역에 형성되고, 상기 제 1, 제 3, 제 5 및 제 7 NMOS 트랜지스터는 공통의 제 1 P웰 영역에 형성되고, 상기 제 2, 제 4, 제 6 및 제 8 NMOS 트랜지스터는 공통의 제 2 P웰 영역에 형성된 것을 특징으로 한다.
본 발명에 따르면, 제 1, 제 3, 제 5 및 제 7 NMOS 트랜지스터 사이에 있어서, 그들의 드레인이나 소스의 형성과 접속을 달성하는 공유 확산 영역을 마련하는 것이 용이해지고, 제 2, 제 4, 제 6 및 제 8 NMOS 트랜지스터 사이에 있어서도, 그들의 드레인이나 소스의 형성과 접속을 달성하는 공유 확산 영역을 마련하는 것이 용이해진다.
다음의 발명에 따른 반도체 기억 장치에서는, 상기 발명에 있어서, 상기 제 7 NMOS 트랜지스터는 상기 제 1 NMOS 트랜지스터 및 상기 제 1 PMOS 트랜지스터와 직교하는 방향에 배치되고, 상기 제 8 NMOS 트랜지스터는 상기 제 2 NMOS 트랜지스터 및 상기 제 2 PMOS 트랜지스터와 직교하는 방향에 배치된 것을 특징으로 한다.
본 발명에 따르면, 제 7 NMOS 트랜지스터와 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터 각각의 드레인의 형성과 접속을 달성하는 공유 확산 영역을 마련하는 것이 용이해지고, 또한 제 8 NMOS 트랜지스터와 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터 각각의 드레인의 형성과 접속을 달성하는 공유 확산 영역을 마련하는 것이 용이해진다.
다음의 발명에 따른 반도체 기억 장치에서는, 상기 발명에 있어서, 상기 제 1 NMOS 트랜지스터의 드레인을 형성하는 n+확산 영역과 상기 제 3 및 제 5 NMOS 트랜지스터의 소스를 형성하는 n+확산 영역은 상기 제 7 NMOS 트랜지스터로 분할되고, 그들 n+확산 영역의 한쪽에 상기 제 7 NMOS 트랜지스터의 드레인이 형성되고, n+확산 영역의 다른쪽에 상기 제 7 NMOS 트랜지스터의 소스가 형성되고, 상기 제 2 NMOS 트랜지스터의 드레인을 형성하는 n+확산 영역과 상기 제 4 및 제 6 NMOS 트랜지스터의 소스를 형성하는 n+확산 영역은 상기 제 8 NMOS 트랜지스터로 분할되고,그들 n+확산 영역의 한쪽에 상기 제 8 NMOS 트랜지스터의 드레인이 형성되고, n+확산 영역의 다른쪽에 상기 제 8 NMOS 트랜지스터의 소스가 형성된 것을 특징으로 한다.
본 발명에 따르면, 제 1 NMOS 트랜지스터의 드레인과 제 3 및 제 5 NMOS 트랜지스터의 소스를 각각 형성하는 공통의 n+확산 영역 상에 제 7 NMOS 트랜지스터를 형성하는 것이 가능해지고, 또한, 제 2 NMOS 트랜지스터의 드레인과 제 4 및 제 6 NMOS 트랜지스터의 소스를 각각 형성하는 공통의 n+확산 영역 상에 제 8 NMOS 트랜지스터를 형성하는 것이 가능해진다.
다음의 발명에 따른 반도체 기억 장치에서는, 상기 발명에 있어서, 상기 제 7 NMOS 트랜지스터의 게이트는 상기 제 1 NMOS 트랜지스터의 게이트와 직교하는 방향으로 배치됨과 동시에 상기 제 1 NMOS 트랜지스터의 게이트에 접속되고, 상기 제 8 NMOS 트랜지스터의 게이트는 상기 제 2 NMOS 트랜지스터의 게이트와 직교하는 방향으로 배치됨과 동시에 상기 제 2 NMOS 트랜지스터의 게이트에 접속된 것을 특징으로 한다.
본 발명에 따르면, 제 7 NMOS 트랜지스터와 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터 각각의 드레인의 형성과 접속을 달성하는 공유 확산 영역에 대해서, 제 7 NMOS 트랜지스터와 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터 각각의 게이트를 마련하는 것이 용이해지고, 또한, 제 8 NMOS 트랜지스터와 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터 각각의 드레인의 형성과 접속을 달성하는 공유확산 영역에 대해서, 제 8 NMOS 트랜지스터와 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터 각각의 게이트를 마련하는 것이 용이해진다.
다음의 발명에 따른 반도체 기억 장치에서는, 상기 발명에 있어서, 상기 제 1 NMOS 트랜지스터와 상기 제 1 PMOS 트랜지스터와 상기 제 7 NMOS 트랜지스터 각각의 게이트는 1개의 제 1 폴리실리콘 배선층에 의해 형성되고, 상기 제 2 NMOS 트랜지스터와 상기 제 2 PMOS 트랜지스터와 상기 제 8 NMOS 트랜지스터 각각의 게이트는 1개의 제 2 폴리실리콘 배선층에 의해 형성된 것을 특징으로 한다.
본 발명에 따르면, 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터와 제 7 NMOS 트랜지스터 각각의 게이트를 1개의 제 1 폴리실리콘 배선층에 의해 접속할 수 있고, 또한, 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터와 제 8 NMOS 트랜지스터 각각의 게이트를 1개의 제 2 폴리실리콘 배선층에 의해 접속할 수 있다.
(실시예)
이하에, 본 발명에 따른 반도체 기억 장치의 실시예를 도면에 근거하여 상세하게 설명한다. 또, 본 실시예에 의해 본 발명이 한정되는 것은 아니다.
(실시예 1)
우선, 실시예 1에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 1에 따른 반도체 기억 장치는 서로의 소스가 접속된 2개의 PMOS 트랜지스터를 마련하고, 각각의 PMOS 트랜지스터는 드레인을 2개의 기억 노드 중의 한쪽에 접속하고,또한 게이트를 2개의 기억 노드 중의 다른쪽에 접속하는 것을 특징으로 하고 있다.
도 1은 실시예 1에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 회로도이다. 실시예 1에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀은 종래의 메모리셀과 마찬가지로 상보적으로 접속된 2개의 인버터 INV1 및 INV2에 의해 구성된다.
따라서, 인버터 INV1의 입력 단자와 인버터 INV2의 출력 단자를 접속하는 접속선에 있어서 기억 노드 NA가 형성되어 있다. 또한, 인버터 INV2의 입력 단자와 인버터 INV1의 출력 단자를 접속하는 접속선에 있어서 기억 노드 NB가 형성되어 있다.
또한, 본 실시예에 따른 반도체 기억 장치에서는 상기한 2개의 인버터 INV1 및 INV2에 부가해서 소스를 서로 접속하여 내부 노드 NC를 형성하는 2개의 PMOS 트랜지스터 P1 및 P2가 부가되어 있다. 특히, PMOS 트랜지스터 P1은 드레인을 기억 노드 NA에 접속하고, 또한 게이트를 기억 노드 NB에 접속하고 있다. 또한, PMOS 트랜지스터 P2는 드레인을 기억 노드 NB에 접속하고, 또한 게이트를 기억 노드 NA에 접속하고 있다.
다음에, 실시예 1에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀, 즉 도 1에 도시한 SRAM 메모리셀의 동작에 대해서 설명한다. 우선, 기억 노드 NA가 논리 레벨 "H"의 전위 상태인 경우에는 기억 노드 NB는 논리 레벨 "L"의 전위 상태로 되어 안정하다. 또한, 반대로 기억 노드 NA가 논리 레벨 "L"의 전위 상태인 경우에는 기억 노드 NB는 논리 레벨 "H"의 전위 상태로 되어 안정하다. 이와 같이,인버터 INV1 및 INV2에 의해서 구성된 메모리셀은 2개의 기억 노드 NA 및 NB의 논리 상태가 "H" 상태인지 "L" 상태인지에 따라서 다른 2개의 안정된 논리 상태를 갖고, 그 논리 상태를 1비트의 기억 데이터로서 유지한다.
여기서, 기억 노드 NA에는 PMOS 트랜지스터 P2의 게이트가 접속되어 있기 때문에, PMOS 트랜지스터 P2는 기억 노드 NA의 논리 상태에 따라서 ON 또는 OFF가 결정된다. 또한, 기억 노드 NB에는 PMOS 트랜지스터 P1의 게이트가 접속되어 있기 때문에, PMOS 트랜지스터 P1은 기억 노드 NB의 논리 상태에 따라서 ON 또는 OFF가 결정된다.
예컨대, 기억 노드 NA가 논리 레벨 "H"의 전위 상태인 경우, 즉 기억 노드 NB가 논리 레벨 "L"의 전위 상태인 경우에는 PMOS 트랜지스터 P1은 ON 상태로 되고, PMOS 트랜지스터 P2는 OFF 상태로 된다. 따라서, 기억 노드 NA는 PMOS 트랜지스터 P1의 소스 전위에 따라 변동하게 되지만, PMOS 트랜지스터 P1의 소스는 OFF 상태로 된 PMOS 트랜지스터 P2의 소스에 접속되어 있기 때문에 전하의 공급을 받는 일은 없다.
반대로, 기억 노드 NA가 논리 레벨 "L"의 전위 상태인 경우, 즉 기억 노드 NB가 논리 레벨 "H"의 전위 상태인 경우에는 PMOS 트랜지스터 P1은 OFF 상태로 되고, PMOS 트랜지스터 P2는 ON 상태로 된다. 따라서, 기억 노드 NB는 PMOS 트랜지스터 P2의 소스 전위에 따라 변동하게 되지만, PMOS 트랜지스터 P2의 소스는 OFF 상태로 된 PMOS 트랜지스터 P1의 소스에 접속되어 있기 때문에 전하의 공급을 받는 일은 없다.
즉, 이들 PMOS 트랜지스터 P1 및 P2의 ON/OFF의 상태 변화는 기억 노드 NA 및 NB의 2개의 안정된 기억 상태에 영향을 미치는 일은 없다.
한편으로, 기억 노드 NA에 PMOS 트랜지스터 P1의 드레인과 PMOS 트랜지스터 P2의 게이트가 접속됨으로써 그들 드레인 용량 및 게이트 용량이 기억 노드 NA에 부가되게 된다. 또한, PMOS 트랜지스터 P1이 ON 상태인 경우에는 PMOS 트랜지스터 P1 및 P2 각각의 소스 용량까지 기억 노드 NA에 부가되게 된다.
마찬가지로, 기억 노드 NB에 PMOS 트랜지스터 P2의 드레인과 PMOS 트랜지스터 P1의 게이트가 접속됨으로써 그들 드레인 용량 및 게이트 용량이 기억 노드 NB에 부가되게 된다. 또한, PMOS 트랜지스터 P2가 ON 상태인 경우에는 PMOS 트랜지스터 P1 및 P2 각각의 소스 용량까지 기억 노드 NB에 부가되게 된다. 즉, 기억 노드 NA 및 NB 부분의 용량값은 종래의 SRAM 메모리셀에 비해서 커진다.
이상에서 설명한 바와 같이, 실시예 1에 따른 반도체 기억 장치에 의하면, SRAM 메모리셀에 2개의 PMOS 트랜지스터 P1 및 P2를 마련하고, PMOS 트랜지스터 P1의 드레인과 PMOS 트랜지스터 P2의 게이트를 기억 노드 NA에 접속하고, PMOS 트랜지스터 P2의 드레인과 PMOS 트랜지스터 P1의 게이트를 기억 노드 NB에 접속하고 있으므로, 기억 노드 NA에 PMOS 트랜지스터 P1의 드레인 용량분과 PMOS 트랜지스터 P2의 게이트 용량분의 용량값을 부가할 수 있고, 기억 노드 NB에 PMOS 트랜지스터 P2의 드레인 용량분과 PMOS 트랜지스터 P1의 게이트 용량분의 용량값을 부가할 수 있다. 이것에 의해, α선 등에 기인한 외적 요인에 의한 기억 데이터의 반전 등과 같은 오동작이 거의 발생하지 않게 되어, 소프트 에러 내성의 향상을 도모할 수 있다.
또한, PMOS 트랜지스터 P1의 소스와 PMOS 트랜지스터 P2의 소스가 서로 접속되어 있으므로, 논리 상태 "H"를 나타낸 기억 노드 NA 또는 NB에는 PMOS 트랜지스터 P1과 PMOS 트랜지스터 P2 각각의 소스 용량분의 용량값을 부가할 수 있다. 즉, 소프트 에러 내성을 한층더 도모할 수 있다.
또한, 새롭게 마련되는 PMOS 트랜지스터 P1 및 P2는 그 설계·제조 공정이 확립되어 있기 때문에, 기억 용량이 다른 반도체 기억 장치에 따라서 각종 레이아웃 패턴을 채용할 수 있다. 또한, PMOS 트랜지스터 P1 및 P2는 인버터 INV1 및 INV2를 구성하는 각 MOS 트랜지스터와 함께 동일한 마스크 패턴을 이용하여 동일한 제조 공정에서 형성할 수 있으므로, 복잡한 설계·제조 공정을 추가시키는 일없이 기억 노드 NA 및 NB의 용량값을 증가시키는 것이 가능해진다.
또, 다른 예로서, 새롭게 부가하는 2개의 PMOS 트랜지스터 P1 및 P2 대신에 NMOS 트랜지스터를 접속해도 좋다. 도 2는 실시예 1에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 다른 예의 회로도이다. 도 2에 도시하는 바와 같이, 소스를 서로 접속해서 내부 노드 NC를 형성하는 2개의 NMOS 트랜지스터 N1 및 N2가 새롭게 부가되어 있다. 특히, NMOS 트랜지스터 N1은 드레인을 기억 노드 NA에 접속하고, 또한 게이트를 기억 노드 NB에 접속하고 있다. 또한, NMOS 트랜지스터 N2는 드레인을 기억 노드 NB에 접속하고, 또한 게이트를 기억 노드 NA에 접속하고 있다. 이 경우도 상기 마찬가지의 효과를 얻을 수 있다.
(실시예 2)
다음에, 실시예 2에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 2에 따른 반도체 기억 장치는 실시예 1에 나타낸 반도체 기억 장치의 SRAM 메모리셀에 있어서 기억 노드 NA 및 NB에 액세스용 트랜지스터를 마련하고, 기억 데이터의 판독 동작과 기록 동작이 가능하도록 한 것을 특징으로 하고 있다.
도 3은 도 1에 도시한 SRAM 메모리셀에 액세스용 트랜지스터를 접속한 경우를 도시한 회로도이다. 따라서, 도 3에 있어서, 도 1과 공통되는 부분에는 동일 부호를 붙이고 그 설명을 생략한다. 또한, 도 1에 있어서, 접속 단자 BL11 및 BL12는 비트선과의 접속 단자를 나타내며, 접속 단자 WL11 및 WL12는 워드선과의 접속 단자를 나타내고 있다.
따라서, 실시예 2에 따른 반도체 기억 장치에서는 도 3에 도시하는 바와 같이, 실시예 1의 SRAM 메모리셀에 있어서 기억 노드 NA에 소스를 접속하고 드레인에 접속 단자 BL11을 접속하고 게이트에 접속 단자 WL11을 접속한 액세스용 NMOS 트랜지스터 N3이 마련된다.
다음에, 도 3에 도시한 SRAM 메모리셀의 동작에 대해서 설명한다. 우선, 워드선과의 접속 단자 WL11이 논리 상태 "L"인 경우에는 NMOS 트랜지스터 N3은 OFF 상태이며, 기억 노드 NA는 데이터의 판독·기록 단자에 대응하는 비트선과의 접속 단자 BL11과 전기적으로 차단되어 있다. 즉, 기억 데이터를 유지하고 있는 상태에 있다.
여기서, 워드선과의 접속 단자 WL11이 외부로부터의 신호에 의해서 논리 상태 "L"에서 논리 상태 "H"로 천이되면, NMOS 트랜지스터 N3은 OFF 상태에서 ON 상태로 되고, 기억 노드 NA는 접속 단자 BL11과 전기적으로 접속된다. 가령, 외부로부터 접속 단자 BL11로 기록 전압이 인가되고 있지 않으면, 기억 노드 NA에 있어서 유지된 데이터는 NMOS 트랜지스터 N3을 거쳐서 접속 단자 BL11로 전파된다. 즉, 데이터의 판독 동작이 실행된다.
한편, 접속 단자 WL11이 논리 상태 "H"이고 외부로부터 접속 단자 BL11로 기록 전압이 인가되고 있으면, 즉 도시하지 않는 외부 회로에 의해서 L 또는 H로 강하게 구동되고 있으면, 기록 전압은 NMOS 트랜지스터 N3을 거쳐서 기억 노드 NA로 전파되고, 기억 노드 NA는 기록 전압에 상당하는 논리 상태로 재기록(rewrite)된다. 이것에 의해, 데이터의 기록 동작이 실행된다. 그리고, 접속 단자 WL11이 외부로부터의 신호에 의해서 논리 상태 "H"에서 논리 상태 "L"로 천이되면, 재차 기억 노드 NA는 유지 상태로 되돌아간다.
이상에서 설명한 바와 같이, 실시예 2에 따른 반도체 기억 장치에 의하면, 실시예 1에 있어서 기억 노드 NA에 액세스용 NMOS 트랜지스터 N3을 마련하고 있으므로, 실시예 1에 의한 효과, 즉 소프트 에러 내성을 향상시킨 반도체 기억 장치에 대해서 데이터의 판독 동작 및 기록 동작을 실행할 수 있다.
또, 도 3에 있어서 점선으로 나타내는 바와 같이, 기억 노드 NB에도 액세스용 NMOS 트랜지스터 N4를 마련해도 좋다. 즉, 기억 노드 NB에 NMOS 트랜지스터 N4의 소스를 접속하고, 그 드레인에 비트선과의 접속 단자 BL12를 접속하고, 그 게이트에 워드선과의 접속 단자 WL12를 접속한다. 이 액세스용 NMOS 트랜지스터 N4의동작은 상기한 NMOS 트랜지스터 N3의 동작과 동일하므로, 여기서는 그 설명을 생략한다.
통상, SRAM으로서의 동작은 접속 단자 WL11 및 WL12는 공통으로 접속되고 접속 단자 BL11 및 BL12는 상보 관계로 되는 비트선쌍으로서 동작시키는 일이 많지만, 액세스용 NMOS 트랜지스터 N3 및 N4 각각을 독립적으로 동작시킬 수도 있다.
또, 다른 예로서, 도 4는 도 2에 도시한 SRAM 메모리셀에 액세스용 트랜지스터를 접속한 경우를 도시한 회로도이다. 도 4에 도시하는 바와 같이, 용량을 부가하기 위해서 NMOS 트랜지스터를 추가한 경우에 있어서도 액세스용 NMOS 트랜지스터 N3 및 N4를 접속함으로써, 데이터의 판독 동작 및 기록 동작을 실행할 수 있다.
또한, 액세스용 MOS 트랜지스터로서 PMOS 트랜지스터를 이용해도 좋다. 도 5 및 도 6은 도 3 및 도 4에 있어서 액세스용 NMOS 트랜지스터 N3 및 N4 대신에 액세스용 PMOS 트랜지스터 P3 및 P4를 부가한 경우를 도시한 회로도이다. 도 5 및 도 6에 도시한 회로도에 있어서도 실시예 1의 효과에 따른 소프트 에러 내성의 향상과 데이터의 판독 동작 및 기록 동작을 함께 실현할 수 있다.
(실시예 3)
다음에, 실시예 3에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 3에 따른 반도체 기억 장치는 실시예 1에 나타낸 반도체 기억 장치의 SRAM 메모리셀에 있어서 기억 노드 NA 및 NB에 각각 액세스용 트랜지스터를 2개씩 마련하고, 기억 데이터의 판독 동작과 기록 동작이 가능하도록 한 소위 2포트 SRAM을 구성한 것을특징으로 하고 있다.
도 7 및 도 8은 도 1 및 도 2에 도시한 기억 노드 NA 및 NB에 있어서 각각 2개의 액세스용 트랜지스터를 접속한 경우를 도시한 회로도이다. 따라서, 도 7 및 도 8에 있어서, 도 1 및 도 2와 공통되는 부분에는 동일 부호를 붙이고 그 설명을 생략한다. 또한, 도 7 및 도 8에 있어서, 접속 단자 BL11, BL12, BL21 및 BL22는 비트선과의 접속 단자를 나타내며, 접속 단자 WL11, WL12, WL21 및 WL22는 워드선과의 접속 단자를 나타내고 있다.
따라서, 실시예 3에 따른 반도체 기억 장치에서는 도 7 및 도 8에 도시하는 바와 같이, 실시예 1의 SRAM 메모리셀에 있어서 기억 노드 NA에 소스를 접속하고 드레인에 접속 단자 BL11을 접속하고 게이트에 접속 단자 WL11을 접속한 액세스용 NMOS 트랜지스터 N3과, 기억 노드 NA에 소스를 접속하고 드레인에 접속 단자 BL21을 접속하고 게이트에 접속 단자 WL21을 접속한 액세스용 NMOS 트랜지스터 N5가 마련된다.
다음에, 도 7 및 8에 도시한 SRAM 메모리셀의 동작에 대해서 설명한다. 우선, 워드선과의 접속 단자 WL11과 WL21이 논리 상태 "L"인 경우에는 NMOS 트랜지스터 N3 및 N5는 OFF 상태이며, 기억 노드 NA는 데이터의 판독·기록 단자에 대응하는 비트선과의 접속 단자 BL11 및 BL21과 전기적으로 차단되어 있다. 즉, 기억 데이터를 유지하고 있는 상태에 있다.
여기서, 워드선과의 접속 단자 WL11 또는 WL21이 외부로부터의 신호에 의해서 논리 상태 "L"에서 논리 상태 "H"로 천이되면, NMOS 트랜지스터 N3 또는 N5는OFF 상태에서 ON 상태로 되고, 기억 노드 NA는 접속 단자 BL11 또는 BL21과 전기적으로 접속된다. 가령, 외부로부터 접속 단자 BL11 또는 BL21로 기록 전압이 인가되고 있지 않으면, 기억 노드 NA에서 유지된 데이터는 NMOS 트랜지스터 N3 또는 N5를 거쳐서 접속 단자 BL11 또는 BL21로 전파된다. 즉, 데이터의 판독 동작이 실행된다.
한편, 접속 단자 WL11 또는 WL21이 논리 상태 "H"이고 외부로부터 접속 단자 BL11 또는 BL21로 기록 전압이 인가되고 있으면, 즉 도시하지 않는 외부 회로에 의해서 L 또는 H로 강하게 구동되고 있으면, 기록 전압은 NMOS 트랜지스터 N3 또는 N5를 거쳐서 기억 노드 NA로 전파되고, 기억 노드 NA는 기록 전압에 상당하는 논리 상태로 재기록된다. 즉, 데이터의 기록 동작이 실행된다. 그리고, 접속 단자 WL11 또는 WL21이 외부로부터의 신호에 의해서 논리 상태 "H"에서 논리 상태 "L"로 천이되면, 재차 기억 노드 NA는 유지 상태로 되돌아간다.
이상에서 설명한 바와 같이, 실시예 3에 따른 반도체 기억 장치에 의하면, 실시예 1에 있어서 기억 노드 NA에 2개의 액세스용 NMOS 트랜지스터 N3 및 N5를 마련하고 있으므로, 실시예 1에 따른 효과를 얻을 수 있는 반도체 기억 장치, 즉 소프트 에러 내성을 향상시킨 2포트 SRAM 구성의 반도체 기억 장치에 대해서, 데이터의 판독 동작 및 기록 동작을 실행할 수 있다.
또, 도 7 및 8에 있어서 점선으로 나타내는 바와 같이, 기억 노드 NB에도 액세스용 NMOS 트랜지스터 N4 및 N6을 마련해도 좋다. 즉, 기억 노드 NB에 NMOS 트랜지스터 N4의 소스를 접속하고, 그 드레인에 비트선과의 접속 단자 BL12를 접속하고, 그 게이트에 워드선과의 접속 단자 WL12를 접속한다. 또한, 기억 노드 NB에 NMOS 트랜지스터 N6의 소스를 접속하고, 그 드레인에 비트선과의 접속 단자 BL22를 접속하고, 그 게이트에 워드선과의 접속 단자 WL22를 접속한다. 이들 액세스용 NMOS 트랜지스터 N4 및 N6의 동작은 상기한 NMOS 트랜지스터 N3 및 N5의 동작과 동일하므로, 여기서는 그 설명을 생략한다.
또한, 액세스용 MOS 트랜지스터로서 PMOS 트랜지스터를 이용해도 좋다. 도 9 및 도 10은, 도 7 및 도 8에 있어서, 액세스용 NMOS 트랜지스터 N3, N4, N5 및 N6 대신에 액세스용 PMOS 트랜지스터 P3, P4, P5 및 P6을 부가한 경우를 도시한 회로도이다. 도 9 및 도 10에 도시하는 회로도에 있어서도 실시예 1의 효과에 의한 소프트 에러 내성의 향상과 2포트 SRAM 구성에 의한 데이터의 판독 동작 및 기록 동작을 실현할 수 있다.
(실시예 4)
다음에, 실시예 4에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 4에 따른 반도체 기억 장치는 소스와 드레인이 접속된 2개의 PMOS 트랜지스터를 마련하고, 각각의 PMOS 트랜지스터는 드레인을 2개의 기억 노드의 한쪽에 접속하고, 또한 게이트를 2개의 기억 노드의 다른쪽에 접속하는 것을 특징으로 하고 있다.
도 11은 실시예 4에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 회로도이다. 실시예 4에 따른 반도체 기억 장치는 그 SRAM 메모리셀에 있어서 PMOS 트랜지스터 P1의 소스 및 드레인이 서로 접속되고, PMOS 트랜지스터 P2의 소스 및드레인이 서로 접속되어 있는 점이 실시예 1과 다르다. 다른 구성은 실시예 1에 있어서 설명한 바와 동일하므로, 여기서는 그 설명을 생략한다.
다음에, 도 11에 도시한 SRAM 메모리셀의 동작에 대해서 실시예 1과 다른 점을 설명한다. 기억 노드 NA에는 PMOS 트랜지스터 P2의 게이트가 접속되어 있기 때문에, PMOS 트랜지스터 P2는 기억 노드 NA의 논리 상태에 따라 ON 또는 OFF가 결정된다. 또한, 기억 노드 NB에는 PMOS 트랜지스터 P1의 게이트가 접속되어 있기 때문에, PMOS 트랜지스터 P1은 기억 노드 NB의 논리 상태에 따라 ON 또는 OFF가 결정된다. 그러나, 이들 PMOS 트랜지스터 P1 및 P2의 ON/OFF의 상태 변화는 기억 노드 NA 및 NB의 2개의 안정된 기억 상태에 영향을 미치는 일은 없다.
예컨대, 기억 노드 NA가 논리 상태 "H"로서 안정되어 있는 경우에는 PMOS 트랜지스터 P1은 OFF 상태로 되고, PMOS 트랜지스터 P2는 ON 상태로 된다. 여기서, PMOS 트랜지스터 P2는 소스 및 드레인을 서로 접속하고 있기 때문에 그 ON 상태에 관계없이 PMOS 트랜지스터 P2의 소스 및 드레인은 기억 노드 NB와 동일 전위로 되어 논리 상태 "L"을 나타낸다. 즉, 기억 노드 NA 및 NB는 PMOS 트랜지스터 P2의 ON 상태에 의해 영향을 받지 않는다.
이 때, PMOS 트랜지스터 P1도 또한 소스 및 드레인을 서로 접속하고 있기 때문에, 그 OFF 상태에 관계없이 PMOS 트랜지스터 P1의 소스 및 드레인은 기억 노드 NA와 동일 전위로 되어 논리 상태 "H"를 나타낸다. 즉, 기억 노드 NA 및 NB는 PMOS 트랜지스터 P1의 OFF 상태에 의해 영향을 받지 않는다.
반대로, 기억 노드 NA가 논리 상태 "L"로서 안정되어 있는 경우에는 PMOS 트랜지스터 P1은 ON 상태로 되고, PMOS 트랜지스터 P2는 OFF 상태로 된다. 여기서, PMOS 트랜지스터 P1은 소스 및 드레인을 서로 접속하고 있기 때문에, 그 ON 상태에 관계없이 PMOS 트랜지스터 P1의 소스 및 드레인은 기억 노드 NB와 동일 전위로 되어 논리 상태 "H"를 나타낸다. PMOS 트랜지스터 P2도 또한 소스 및 드레인을 서로 접속하고 있기 때문에, 그 OFF 상태에 관계없이 PMOS 트랜지스터 P2의 소스 및 드레인은 기억 노드 NA와 동일 전위로 되어 논리 상태 "L"을 나타낸다.
따라서, PMOS 트랜지스터 P1 및 P2의 ON/OFF 상태의 변화는 기억 노드 NA 및 NB의 2개의 안정된 기억 상태에 영향을 미치는 일은 없다. 한편으로, 기억 노드 NA에 PMOS 트랜지스터 P2의 게이트와 PMOS 트랜지스터 P1의 드레인 및 소스가 접속되는 것에 의해, PMOS 트랜지스터 P2의 게이트 용량과 PMOS 트랜지스터 P1의 드레인 용량 및 소스 용량이 기억 노드 NA에 부가되게 된다. 마찬가지로, 기억 노드 NB에 PMOS 트랜지스터 P1의 게이트와 PMOS 트랜지스터 P2의 드레인 및 소스가 접속되는 것에 의해, PMOS 트랜지스터 P1의 게이트 용량과 PMOS 트랜지스터 P2의 드레인 용량 및 소스 용량이 기억 노드 NB에 부가되게 된다. 즉, 기억 노드 NA 및 NB 부분의 용량값은 종래의 SRAM 메모리셀에 비해서 커진다.
이상에서 설명한 바와 같이, 실시예 4에 따른 반도체 기억 장치에 의하면, SRAM 메모리셀의 기억 노드 NA에 새롭게 마련한 PMOS 트랜지스터 P1의 드레인 및 소스와 PMOS 트랜지스터 P2의 게이트를 접속함으로써, 기억 노드 NA의 용량값을 증가시키고, 기억 노드 NB에 새롭게 마련한 PMOS 트랜지스터 P2의 드레인 및 소스와 PMOS 트랜지스터 P1의 게이트를 접속함으로써, 기억 노드 NB의 용량값을 증가시키고 있기 때문에, 실시예 1에 따른 효과와 동일한 효과를 얻을 수 있다.
또, 다른 예로서, 새롭게 부가하는 2개의 PMOS 트랜지스터 P1 및 P2 대신에 NMOS 트랜지스터를 접속해도 좋다. 도 12는 실시예 4에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 다른 예의 회로도이다. 도 12에 도시하는 바와 같이, 드레인과 소스를 접속한 2개의 NMOS 트랜지스터 N1 및 N2가 새롭게 부가되어 있다. 특히, NMOS 트랜지스터 N1은 드레인을 기억 노드 NA에 접속하고, 또한 게이트를 기억 노드 NB에 접속하고 있다. 또한, NMOS 트랜지스터 N2는 드레인을 기억 노드 NB에 접속하고, 또한 게이트를 기억 노드 NA에 접속하고 있다. 이 경우도 상기와 동일한 효과를 얻을 수 있다.
또한, 이 실시예 4에 있어서도 실시예 2 및 3과 마찬가지로 복수의 액세스용 MOS 트랜지스터를 접속함으로써, 기록 동작 및 판독 동작을 실현할 수 있다.
(실시예 5)
다음에, 실시예 5에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 5에 따른 반도체 기억 장치는 실시예 4에 도시한 2개의 PMOS 트랜지스터에 있어서 소스를 개방 상태로 한 것을 특징으로 하고 있다.
도 13은 실시예 5에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 회로도이다. 도 13에 도시하는 바와 같이, 실시예 5에 따른 반도체 기억 장치는 그 SRAM 메모리셀에 있어서, 기억 노드 NA에 PMOS 트랜지스터 P1의 드레인과 PMOS 트랜지스터 P2의 게이트가 접속되고, 기억 노드 NB에 PMOS 트랜지스터 P2의 드레인과PMOS 트랜지스터 P1의 게이트가 접속되고, PMOS 트랜지스터 P1 및 P2 각각의 소스는 개방되어 있다. 다른 구성은 실시예 4에 있어서 설명한 바와 마찬가지이므로, 여기서는 그 설명을 생략한다.
도 13에 도시한 SRAM 메모리셀도 또한 실시예 4와 마찬가지로 PMOS 트랜지스터 P1 및 P2의 ON/OFF 상태의 변화는 기억 노드 NA 및 NB의 2개의 안정된 기억 상태에 영향을 미치는 일은 없다. 단, 기억 노드 NA에는 PMOS 트랜지스터 P2의 게이트 용량과 PMOS 트랜지스터 P1의 드레인 용량이 부가되게 된다. 마찬가지로, 기억 노드 NB에는 PMOS 트랜지스터 P1의 게이트 용량과 PMOS 트랜지스터 P2의 드레인 용량이 부가된다. 즉, 기억 노드 NA 및 NB 부분의 용량값은 종래의 SRAM 메모리셀에 비해서 커진다.
이상에서 설명한 바와 같이, 실시예 5에 따른 반도체 기억 장치에 의하면, SRAM 메모리셀의 기억 노드 NA에 새롭게 마련한 PMOS 트랜지스터 P1의 드레인과 PMOS 트랜지스터 P2의 게이트를 접속함으로써 기억 노드 NA의 용량값을 증가시키고, 기억 노드 NB에 새롭게 마련한 PMOS 트랜지스터 P2의 드레인과 PMOS 트랜지스터 P1의 게이트를 접속함으로써 기억 노드 NB의 용량값을 증가시키고 있기 때문에, 실시예 1에 따른 효과와 동일한 효과를 얻을 수 있다.
또, 다른 예로서, 새롭게 부가하는 2개의 PMOS 트랜지스터 P1 및 P2 대신에 NMOS 트랜지스터를 접속해도 좋다. 도 14는 실시예 5에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 다른 예의 회로도이다. 도 14에 도시하는 바와 같이, 2개의 NMOS 트랜지스터 N1 및 N2가 새롭게 부가되어 있다. 특히, NMOS 트랜지스터N1은 드레인을 기억 노드 NA에 접속하고, 게이트를 기억 노드 NB에 접속하고, 또한 소스를 개방 상태로 하고 있다. 또한, NMOS 트랜지스터 N2는 드레인을 기억 노드 NB에 접속하고, 게이트를 기억 노드 NB에 접속하고, 또한 소스를 개방 상태로 하고 있다. 이 경우도 상기와 마찬가지의 효과를 얻을 수 있다.
(실시예 6)
다음에, 실시예 6에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 6에 따른 반도체 기억 장치는 실시예 4 및 5에 있어서 새롭게 부가하는 2개의 MOS 트랜지스터를 서로 다른 극성으로 한 것을 특징으로 하고 있다.
도 15는 실시예 6에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 다른 예의 회로도이다. 특히, 도 15는 도 11에 도시한 PMOS 트랜지스터 P2 대신에 NMOS 트랜지스터 N1이 접속된 경우를 도시한 도면이다. 또한, 도 16은 실시예 6에 따른 반도체 기억 장치를 구성하는 SRAM 메모리셀의 다른 예의 회로도이다. 특히, 도 16은 도 13에 도시한 PMOS 트랜지스터 P2 대신에 NMOS 트랜지스터 N1이 접속된 경우를 도시한 도면이다.
이와 같이, 기억 노드 NA 및 NB에 부가하는 MOS 트랜지스터의 극성이 서로 다르도록 그들 MOS 트랜지스터를 선택해도, 실시예 4 및 5에서와 마찬가지의 효과를 얻을 수 있다.
(실시예 7)
다음에, 실시예 7에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 7은 실시예 2에 있어서 설명한 도 3의 구체적인 레이아웃 구성을 설명하는 것이다.
도 17은 실시예 7에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도이다. 도 17에 있어서, PMOS 트랜지스터 PM1과 NMOS 트랜지스터 NM1은 제 1 CMOS 인버터를 구성하고, 또한, PMOS 트랜지스터 PM2와 NMOS 트랜지스터 NM2는 제 2 CMOS 트랜지스터를 구성하고 있고, 이들 CMOS 인버터 사이에 있어서 입출력 단자가 교차 접속되어 있다.
즉, 이들 MOS 트랜지스터 PM1, PM2, NM1 및 NM2에 의해서 플립플롭 회로가 구성되고, 도 17 중 상기한 제 1 CMOS 인버터의 출력점이고 또한 제 2 CMOS 인버터의 입력점이기도 한 기억 노드 NA와, 제 2 CMOS 인버터의 출력점이고 또한 제 1 CMOS 인버터의 입력점이기도 한 기억 노드 NB에 있어서 논리 상태의 기록 및 판독이 가능해진다.
그리고, 도 17에 있어서, 소스를 서로 접속하여 내부 노드 NC를 형성하는 2개의 PMOS 트랜지스터 P1 및 P2가 부가되어 있다. 특히, PMOS 트랜지스터 P1은 드레인을 기억 노드 NA에 접속하고, 또한 게이트를 기억 노드 NB에 접속하고 있다. 또한, PMOS 트랜지스터 P2는 드레인을 기억 노드 NB에 접속하고, 또한 게이트를 기억 노드 NA에 접속하고 있다.
또한, NMOS 트랜지스터 N3 및 N4는 각각 액세스용 MOS 트랜지스터로서 기능한다. NMOS 트랜지스터 N3은 게이트를 워드선 WL에 접속하고, 소스를 상기한 기억노드 NA에 접속하고, 또한 드레인을 정상 비트선 BL11에 접속하고 있다. 또한, NMOS 트랜지스터 N4는 게이트를 워드선 WL에 접속하고, 소스를 기억 노드 NB에 접속하고, 또한 게이트를 역상 비트선 BL12에 접속하고 있다.
즉, 도 17에 도시한 회로도는 도 3의 워드선 단자 WL11 및 WL12를 공통의 워드선 WL에 의해 접속한 상태를 나타낸다. 따라서, 도 17에 도시한 워드선 WL, 정상 비트선 BL11 및 역상 비트선 BL12의 선택에 의해 기억값의 판독 및 기록을 가능하게 하고 있다.
도 18∼도 21은 실시예 7에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도이다. 특히, 도 18∼도 21은 그 순서대로 적층되는 레이어를 도시한 도면이다. 또한, 도 22는 도 18∼도 21에 도시한 콘택트 홀이나 비아홀 등의 각종 기호를 설명하기 위한 설명도이다. 또, 이들 각종 기호는 이하에 있어서 설명하는 다른 실시예에 있어서 공통으로 이용하는 것으로 한다.
우선, 도 18은 반도체 기판 중에 형성된 웰 영역, 그 웰 영역에 형성된 확산 영역 및 그들의 상면에 형성된 폴리실리콘 배선층을 포함하는 레이어를 도시한 도면이다.
실시예 6에 따른 반도체 기억 장치의 메모리셀에서는 도 18에 도시하는 바와 같이, 반도체 기판 상의 평면 방향에 있어서 N웰 영역 NW 및 P웰 영역 PW가 인접하도록 형성되어 있다. 또, 도시하고 있지 않지만, N웰 영역 NW와 P웰 영역 PW 사이에는 분리 영역이 존재한다.
또한, N웰 영역 NW에는 P형 불순물을 주입하는 P+소스 드레인 영역 PSD가 형성되고, P웰 영역 PW에는 N+소스 드레인 영역 NSD가 형성된다. 그리고, P+소스 드레인 영역 PSD에 있어서 도 17에 도시한 PMOS 트랜지스터 PM1, PM2, P1 및 P2가 형성되고, N+소스 드레인 영역 NSD에 있어서 도 17에 도시한 NMOS 트랜지스터 NM1, NM2, N3 및 N4가 형성된다.
이하에, 도 18∼도 21에 도시한 각 레이어의 구조에 대해서 순서대로 설명한다. 우선, 도 18에 도시한 레이어에 있어서, P+소스 드레인 영역 PSD와 N+소스 드레인 영역 NSD에 걸쳐서 N웰 영역 NW와 P웰 영역 PW의 경계선(이하, 웰 경계선이라고 함)에 대해서 수직인 방향으로 연장해서 병렬 배치된 2개의 폴리실리콘 배선층 PL11 및 PL12가 형성된다.
또한, 도 18에 도시하는 바와 같이, P웰 영역 PW 상에 상기 웰 경계선에 대해 수직인 방향으로 연장해서 병렬 배치된 2개의 폴리실리콘 배선층 PL13 및 PL14가 형성된다.
그리고, P+소스 드레인 영역 PSD 상에 위치하는 2개의 병진(竝進)된 폴리실리콘 배선층 PL11 부분을 각각 사이에 두는 위치에 P형 불순물의 주입에 의해서 p+확산 영역 FL11∼FL13이 형성된다. 이것에 의해, 폴리실리콘 배선층 PL11을 게이트 전극으로 한 PMOS 트랜지스터 PM1 및 P1이 형성된다. 또한, P+소스 드레인 영역 PSD 상에 위치하는 2개의 병진된 폴리실리콘 배선층 PL12 부분을 각각 사이에 두는 위치에 P형 불순물의 주입에 의해서 p+확산 영역 FL11, FL14 및 FL15가 형성된다. 이것에 의해, 폴리실리콘 배선층 PL12를 게이트 전극으로 한 PMOS 트랜지스터 P2 및 PM2가 형성된다.
특히, 이들 PMOS 트랜지스터 PM1, PM2, P1 및 P2는 폴리실리콘 배선층 PL11 및 PL12가 병렬 배치되어 있기 때문에, p+확산 영역 FL11∼FL15를 상기 웰 경계선과 평행한 방향으로 또한 일직선 상에 배치할 수 있고, 이것에 의해 p+확산 영역 FL11, FL13 및 FL14를 인접한 PMOS 트랜지스터에 있어서 공유하는 것이 가능하게 되어 있다.
도 17의 회로도에 따르면, p+확산 영역 FL11의 공유는 PMOS 트랜지스터 P1과 P2의 소스끼리의 접속을 달성하여 내부 노드 NC를 형성하고, p+확산 영역 FL13의 공유는 PMOS 트랜지스터 PM1과 P1의 드레인끼리의 접속을 달성하고, p+확산 영역 FL14의 공유는 PMOS 트랜지스터 PM2와 P2의 드레인끼리의 접속을 달성하고 있다. 이들 공유에 의해, PMOS 트랜지스터의 점유 면적의 축소화가 도모되고 있다.
또한, N+소스 드레인 영역 NSD 상에 위치하는 폴리실리콘 배선층 PL11 부분을 사이에 두는 위치에 N형 불순물의 주입에 의해서 n+확산 영역 FL21 및 FL23이 형성된다. 이것에 의해, 폴리실리콘 배선층 PL11을 게이트 전극으로 한 NMOS 트랜지스터 NM1이 형성된다. 또한, N+소스 드레인 영역 NSD 상에 위치하는 폴리실리콘 배선층 PL12 부분을 사이에 두는 위치에 N형 불순물의 주입에 의해서 n+확산 영역 FL21 및 FL24가 형성된다. 이것에 의해, 폴리실리콘 배선층 PL12를 게이트 전극으로 한 NMOS 트랜지스터 NM2가 형성된다.
또한, N+소스 드레인 영역 NSD 상에 위치하는 폴리실리콘 배선층 PL13을 사이에 두는 위치에 N형 불순물의 주입에 의해서 n+확산 영역 FL22 및 FL23이 형성된다. 이것에 의해, 폴리실리콘 배선층 PL13을 게이트 전극으로 한 NMOS 트랜지스터 N3이 형성된다. 또한, N+소스 드레인 영역 NSD 상에 위치하는 폴리실리콘 배선층 PL14를 사이에 두는 위치에 N형 불순물의 주입에 의해서 n+확산 영역 FL24 및 FL25가 형성된다. 이것에 의해, 폴리실리콘 배선층 PL14를 게이트 전극으로 한 NMOS 트랜지스터 N4가 형성된다.
이들 NMOS 트랜지스터 NM1, NM2, N3 및 N4에 있어서도 상기한 PMOS 트랜지스터의 형성과 마찬가지로, 폴리실리콘 배선층 PL11, PL12, PL13 및 PL14가 병렬 배치되어 있기 때문에, n+확산 영역 FL21∼FL25를 상기 웰 경계선과 평행한 방향으로 또한 일직선 상에 배치할 수 있다. 이것에 의해, n+확산 영역 FL21, FL23 및 FL24를 인접한 NMOS 트랜지스터에 있어서 공유하는 것이 가능하게 되어 있다.
도 17의 회로도에 따르면, n+확산 영역 FL21의 공유는 NMOS 트랜지스터 NM1과 NM2의 소스끼리의 접속을 달성하고, n+확산 영역 FL23의 공유는 NMOS 트랜지스터 NM1의 드레인과 NMOS 트랜지스터 N3의 소스의 접속을 달성하고, p+확산 영역 FL24의 공유는 NMOS 트랜지스터 NM2의 드레인과 NMOS 트랜지스터 N4의 소스의 접속을 달성하고 있다. 이들 공유에 의해, NMOS 트랜지스터의 점유 면적의 축소화가 도모되고 있다.
또, 도 18에 도시하는 바와 같이, 폴리실리콘 배선층 PL11, PL12, PL13 및 PL14, p+확산 영역 FL12, FL13, FL14 및 FL15 및 n+확산 영역 FL21∼FL25에는 각각 1개씩 상층과의 전기적 접속을 달성하기 위한 콘택트 홀이 마련되어 있다.
다음에, 도 18에 도시한 레이어의 상층에 위치하는 레이어에 대해서 설명한다. 도 19는 도 18에 도시한 레이어 상에 형성되는 제 1 금속 배선층을 포함하는 레이어를 도시한 도면이다. 도 19에 도시한 레이어에는 하층의 p+확산 영역 FL13, n+확산 영역 FL23 및 폴리실리콘 배선층 PL12를 전기적으로 접속하기 위한 제 1 금속 배선층 AL11이 형성된다. 이 제 1 금속 배선층 AL11은 도 17의 회로도에 따르면 PMOS 트랜지스터 PM1의 드레인과, NMOS 트랜지스터 NM1의 드레인과, PMOS 트랜지스터 P1의 드레인과, PMOS 트랜지스터 P2의 게이트와, PMOS 트랜지스터 PM2의 게이트와, NMOS 트랜지스터 NM2의 게이트와, NMOS 트랜지스터 N3의 소스의 접속을 달성한다.
또한, 하층의 p+확산 영역 FL14, n+확산 영역 FL24 및 폴리실리콘 배선층 PL11을 전기적으로 접속하기 위한 제 1 금속 배선층 AL12가 형성된다. 이 제 2 금속 배선층 AL12는 도 17의 회로도에 따르면 PMOS 트랜지스터 PM2의 드레인과, NMOS 트랜지스터 NM2의 드레인과, PMOS 트랜지스터 P2의 드레인과, PMOS 트랜지스터 P1의 게이트와, PMOS 트랜지스터 PM1의 게이트와, NMOS 트랜지스터 NM1의 게이트와, NMOS 트랜지스터 N4의 소스의 접속을 달성한다.
또한, 도 19에 도시한 레이어에는 하층의 p+확산 영역 FL12의 접속점을 이동시키기 위한 제 1 금속 배선층 AL15와, p+확산 영역 FL15의 접속점을 이동시키기 위한 제 1 금속 배선층 AL16과, 하층의 n+확산 영역 FL22의 접속점을 이동시키기 위한 제 1 금속 배선층 AL17과, n+확산 영역 FL25의 접속점을 이동시키기 위한 제 1 금속 배선층 AL18이 형성된다.
다음에, 도 19에 도시한 레이어의 상층에 위치하는 레이어에 대해서 설명한다. 도 20은 도 19에 도시한 레이어 상에 형성되는 제 2 금속 배선층을 포함하는 레이어를 도시한 도면이다. 도 20에 도시한 레이어에는 도 19에 도시한 제 1 금속 배선층 AL15를 경유하여 p+확산 영역 FL12에 전원 전위 VDD를 인가하고 또한 제 1 금속 배선층 AL16을 경유하여 p+확산 영역 FL15에 전원 전위 VDD를 인가하기 위한제 2 금속 배선층 AL21이 형성된다. 즉, 이 제 2 금속 배선층 AL21은 전원선으로서 기능하고, 도 17의 회로도에 따르면 PMOS 트랜지스터 PM1 및 PM2의 소스와 전원의 접속을 달성한다.
또한, 도 19에 도시한 콘택트 홀+비아홀을 경유하여, n+확산 영역 FL21에 접지 전위 GND를 인가하기 위한 제 2 금속 배선층 AL24가 형성된다. 즉, 이 제 2 금속 배선층 AL24는 접지선으로서 기능하고, 도 17의 회로도에 따르면 NMOS 트랜지스터 NM1 및 NM2의 각 소스의 접지를 달성한다.
또한, 도 20에 도시한 레이어에는 도 19에 도시한 제 1 금속 배선층 AL18을 경유하여 하층의 n+확산 영역 FL25에 접속되어 역상 비트선 BL12로서 기능하는 제 2 금속 배선층 AL22와, 제 1 금속 배선층 AL17을 경유하여 n+확산 영역 FL22에 접속되어 정상 비트선 BL11로서 기능하는 제 2 금속 배선층 AL23과, 도 19에 도시한 콘택트 홀+비아홀을 경유하여 하층의 폴리실리콘 배선층 PL13 및 PL14를 서로 접속하는 제 2 금속 배선층 AL25가 형성된다.
즉, 이들 제 2 금속 배선층 AL22 및 AL23은 도 17의 회로도에 있어서 액세스용 NMOS 트랜지스터 N4의 드레인과 역상 비트선 BL12의 접속 및 액세스용 NMOS 트랜지스터 N3의 드레인과 정상 비트선 BL11의 접속을 달성한다.
특히, 이들 제 2 금속 배선층 AL21∼AL25는 상기한 웰 경계선과 평행한 방향으로 연장되는 직선 형상으로서 형성할 수 있다. 이것은 1개의 메모리셀 내에 있어서 정상 비트선 BL11 및 역상 비트선 BL12의 각 길이를 보다 짧게 한 것을 의미한다.
다음에, 도 20에 도시한 레이어의 상층에 위치하는 레이어에 대해서 설명한다. 도 21은 도 20에 도시한 레이어 상에 형성되는 제 3 금속 배선층을 포함하는 레이어를 도시한 도면이다. 도 21에 도시한 레이어에는 하층의 제 2 금속 배선층 AL25를 경유하여 폴리실리콘 배선층 PL13 및 PL14를 접속하고, 또한 워드선 WL로서 기능하는 제 3 금속 배선층 AL31이 형성된다. 즉, 이 제 3 금속 배선층 AL31은 도 17의 회로도에 있어서 NMOS 트랜지스터 N3 및 N4의 게이트와 워드선 WL의 접속을 달성한다.
이상에서 설명한 바와 같이, 실시예 7에 따른 반도체 기억 장치에 의하면, 기억 노드 NA 및 NB의 용량값을 증가시키기 위한 PMOS 트랜지스터 P1 및 P2는 그들 PMOS 트랜지스터 P1 및 P2의 소스끼리가 p+확산 영역 FL11을 공유하여 접속된다. 또한, PMOS 트랜지스터 P1의 드레인과 PMOS 트랜지스터 PM1의 드레인의 접속, 즉 기억 노드 NA와 PMOS 트랜지스터 P1의 접속이 p+확산 영역 FL13을 공유함으로써 달성된다. 또한, PMOS 트랜지스터 P2의 드레인과 PMOS 트랜지스터 PM2의 드레인의 접속, 즉 기억 노드 NB와 PMOS 트랜지스터 P2의 접속이 p+확산 영역 FL14를 공유함으로써 달성된다. 이상으로부터, 새롭게 부가되는 PMOS 트랜지스터 P1 및 P2의 점유 면적을 작게 할 수 있고, 이것에 의해 메모리셀 어레이의 집적도를 높일 수 있게 된다.
(실시예 8)
다음에, 실시예 8에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 8은 도 17에 도시한 회로를 CMOS 게이트 어레이에 의해서 실현한 레이아웃 구성을 설명하는 것이다.
도 23은 실시예 8에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도이다. 도 23은 특히 PMOS 트랜지스터와 NMOS 트랜지스터의 조로 이루어지는 셀 중 4개를 도시한 도면이다. 도 23에 있어서, PMOS 트랜지스터 영역에서는 p+확산 영역 FL12∼FL14가 소스 또는 드레인을 형성하고, 또한 인접하는 PMOS 트랜지스터와 그들 소스 또는 드레인을 공유하고 있다. 즉, 이 p+확산 영역 FL12∼FL14의 공유에 의해 4개의 PMOS 트랜지스터가 소스 또는 드레인끼리를 접속한 상태로 배치되어 있다.
마찬가지로, 도 23에 있어서, NMOS 트랜지스터 영역에서는 n+확산 영역 FL22∼FL24가 소스 또는 드레인을 형성하고, 또한 인접하는 PMOS 트랜지스터와 그들 소스 또는 드레인을 공유하고 있다. 즉, 이 n+확산 영역 FL22∼FL24의 공유에 의해 4개의 NMOS 트랜지스터가 소스 또는 드레인끼리를 접속한 상태로 배치되어 있다.
여기서, 도 23 상의 4개의 PMOS 트랜지스터를 좌측부터 순서대로 도 17에 도시한 4개의 PMOS 트랜지스터 PM2, P2, P1 및 PM1에 대응시키고, 또한, 도 23 상의4개의 NMOS 트랜지스터를 좌측부터 순서대로 도 17에 도시한 4개의 NMOS 트랜지스터 N3, NM2, NM1 및 N4에 대응시킨다.
즉, 도 23에 있어서, PMOS 트랜지스터 PM2는 p+확산 영역 FL11 및 FL12를 각각 소스 및 드레인으로 하고, 폴리실리콘 배선층 PL11에 의해 게이트가 형성되어 있다. 또한, PMOS 트랜지스터 P2는 p+확산 영역 FL12 및 FL13을 각각 드레인 및 소스로 하고, 폴리실리콘 배선층 PL12에 의해 게이트가 형성되어 있다. 또한, PMOS 트랜지스터 P1은 p+확산 영역 FL13 및 FL14를 각각 소스 및 드레인으로 하고, 폴리실리콘 배선층 PL13에 의해 게이트가 형성되어 있다. 또한, PMOS 트랜지스터 PM1은 p+확산 영역 FL14 및 FL15를 각각 드레인 및 소스로 하고, 폴리실리콘 배선층 PL14에 의해 게이트가 형성되어 있다.
마찬가지로, 도 23에 있어서, NMOS 트랜지스터 N3은 n+확산 영역 FL21 및 FL22를 각각 드레인 및 소스로 하고, 폴리실리콘 배선층 PL21에 의해 게이트가 형성되어 있다. 또한, NMOS 트랜지스터 NM2는 n+확산 영역 FL22 및 FL23을 각각 드레인 및 소스로 하고, 폴리실리콘 배선층 PL22에 의해 게이트가 형성되어 있다. 또한, NMOS 트랜지스터 NM1은 n+확산 영역 FL23 및 FL24를 각각 소스 및 드레인으로 하고, 폴리실리콘 배선층 PL23에 의해 게이트가 형성되어 있다. 또한, NMOS 트랜지스터 N4는 n+확산 영역 FL24 및 FL25를 각각 소스 및 드레인으로 하고, 폴리실리콘 배선층 PL24에 의해 게이트가 형성되어 있다.
이와 같이 MOS 트랜지스터를 대응시킨 CMOS 게이트 어레이에 대해서, 기능 블럭으로서 도 23에 도시하는 바와 같이, 금속 배선에 의해 폴리실리콘 배선층 PL11, PL12 및 PL22와 확산 영역 FL14 및 FL24를 서로 접속하고, 폴리실리콘 배선층 PL13, PL23 및 PL14와 확산 영역 FL12 및 FL22를 서로 접속한다. 또한, p+확산 영역 FL11 및 FL15를 전원선 VDD에 접속하고, n+확산 영역 FL23을 접지선 GND에 접속하고, 폴리실리콘 배선층 PL21 및 PL24를 워드선 WL에 접속하고, n+확산 영역 FL21을 정상 비트선 BL11에 접속하고, n+확산 영역 FL25를 역상 비트선 BL12에 접속한다.
이것에 의해, 도 17의 회로를 CMOS 게이트 어레이에 의해서 실현할 수 있다. 특히, 종래의 SRAM 메모리셀 구성, 즉 도 17에 있어서 PMOS 트랜지스터 P1 및 P2를 삭제한 회로 구성을 CMOS 게이트 어레이에 의해 실현하고자 한 경우에, 절연을 위한 MOS 트랜지스터를 포함해서 8개의 MOS 트랜지스터를 사용할 필요가 있었지만, 본 실시예에서는 기억 노드에 용량을 부가시키기 위한 PMOS 트랜지스터 P1 및 P2가 추가된 경우라도 사용하는 MOS 트랜지스터는 8개이며, 이 수는 종래와 마찬가지이다.
이상에서 설명한 바와 같이, 실시예 8에 따른 반도체 기억 장치에 의하면, 기억 노드 NA 및 NB의 용량값을 증가시키기 위한 PMOS 트랜지스터 P1 및 P2가 부가된 SRAM 메모리셀 구성을 CMOS 게이트 어레이에 의해서 실현할 수 있고, 특히, PMOS 트랜지스터 P1 및 P2의 부가에 의해서도 종래의 SRAM 메모리셀 구성을 CMOS 게이트 어레이에 의해서 실현한 경우에 비해 사용하는 MOS 트랜지스터의 수에 변화는 없기 때문에 회로 규모의 증대를 방지할 수 있다.
(실시예 9)
다음에, 실시예 9에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 9는 실시예 3에 있어서 설명한 도 9의 2포트 SRAM 메모리셀 구성의 구체적인 레이아웃 구성을 설명하는 것이다.
도 24는 실시예 9에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도이다. 도 24에 있어서, PMOS 트랜지스터 PM1과 NMOS 트랜지스터 NM1 및 NM3은 제 1 CMOS 인버터를 구성하고, 또한, PMOS 트랜지스터 PM2와 NMOS 트랜지스터 NM2 및 NM4는 제 2 CMOS 인버터를 구성하고 있고, 이들 CMOS 인버터 사이에 있어서 입출력 단자가 교차 접속되어 있다.
즉, 이들 MOS 트랜지스터 PM1, PM2, NM1, NM2, NM3 및 NM4에 의해서 플립플롭 회로가 구성되고, 도 24 중 상기한 제 1 CMOS 인버터의 출력점이고 또한 제 2 CMOS 인버터의 입력점이기도 한 기억 노드 NA 및 제 2 CMOS 인버터의 출력점이고 또한 제 1 CMOS 인버터의 입력점이기도 한 기억 노드 NB에 있어서 논리 상태의 기록 및 판독이 가능해진다.
그리고, 도 24에 있어서, 소스를 서로 접속하여 내부 노드 NC를 형성하는 2개의 PMOS 트랜지스터 P1 및 P2가 부가되어 있다. 특히, PMOS 트랜지스터 P1은 드레인을 기억 노드 NA에 접속하고, 또한 게이트를 기억 노드 NB에 접속하고 있다. 또한, PMOS 트랜지스터 P2는 드레인을 기억 노드 NB에 접속하고, 또한 게이트를 기억 노드 NA에 접속하고 있다.
또한, NMOS 트랜지스터 N3, N4, N5 및 N6은 각각 액세스용 MOS 트랜지스터로서 기능하고, NMOS 트랜지스터 N3은 게이트를 제 1 워드선 WL1에 접속하고, 소스를 상기한 기억 노드 NA에 접속하고, 또한 드레인을 제 1 정상 비트선 BL11에 접속하고 있다. 또한, NMOS 트랜지스터 N5는 게이트를 제 2 워드선 WL2에 접속하고, 소스를 기억 노드 NA에 접속하고, 또한 게이트를 제 2 정상 비트선 BL21에 접속하고 있다.
또한, NMOS 트랜지스터 N4는 게이트를 제 1 워드선 WL1에 접속하고, 소스를 상기한 기억 노드 NB에 접속하고, 또한 드레인을 제 1 역상 비트선 BL12에 접속하고 있다. 또한, NMOS 트랜지스터 N6은 게이트를 제 2 워드선 WL2에 접속하고, 소스를 기억 노드 NB에 접속하고, 또한 드레인을 제 2 역상 비트선 BL22에 접속하고 있다.
즉, 도 24에 도시한 회로도는 도 3의 워드선 단자 WL11 및 WL12를 공통의 제 1 워드선 WL1에 의해 접속하고, 워드선 단자 WL21 및 WL22를 공통의 제 2 워드선 WL2에 의해 접속한 상태를 나타낸다. 따라서, 제 1 워드선 WL1, 제 1 정상 비트선 BL11 및 제 1 역상 비트선 BL12의 선택에 의해 제 1 포트에 의한 기억값의 판독을 가능하게 하고, 제 2 워드선 WL2, 제 2 정상 비트선 BL21 및 제 2 역상 비트선BL22의 선택에 의해 제 2포트에 의한 기억값의 판독을 가능하게 하고 있다.
도 25∼도 28은 실시예 9에 따른 반도체 기억 장치의 메모리셀의 레이아웃도이다. 우선, 도 25는 반도체 기판 중에 형성된 웰 영역, 그 웰 영역에 형성된 확산 영역 및 그들의 상면에 형성된 폴리실리콘 배선층을 포함하는 레이어를 도시한 도면이다.
실시예 9에 따른 반도체 기억 장치의 메모리셀에서는 도 25에 도시하는 바와 같이, 반도체 기판 상의 평면 방향에 있어서 제 1 P웰 영역 PW1, N웰 영역 NW, 제 2 P웰 영역 PW2가 이 순서대로 배치되도록 각각 형성되어 있다. 즉, N웰 영역 NW의 양측에 2개의 P웰 영역 PW1 및 PW2가 분할되어 배치되어 있다.
특히, 이들 웰 영역은 제 1 P웰 영역 PW1과 N웰 영역 NW의 경계선(이하, 제 1 웰 경계선이라고 함)과 제 2 P웰 영역 PW2와 N웰 영역 NW의 경계선(이하, 제 2 웰 경계선이라고 함)이 평행하게 되도록 형성된다. 또, 도시되어 있지 않지만, N웰 영역 NW와 제 1 P웰 영역 PW1 사이 및 N웰 영역 NW와 제 2 P웰 영역 PW2 사이에는 각각 분리 영역이 존재한다.
또한, P웰 영역 PW1에는 N+소스 드레인 영역 NSD1이 형성되고, N웰 영역 NW에는 P형 불순물을 주입하는 P+소스 드레인 영역 PSD가 형성되고, P웰 영역 PW2에는 N+소스 드레인 영역 NSD2가 형성된다.
그리고, N+소스 드레인 영역 NSD1에 있어서 도 24에 도시한 NMOS 트랜지스터 NM3, NM4, N5 및 N6이 형성되고, P+소스 드레인 영역 PSD에 있어서 도 24에 도시한 PMOS 트랜지스터 PM1, PM2, P1 및 P2가 형성되고, N+소스 드레인 영역 NSD2에 있어서 도 24에 도시한 NMOS 트랜지스터 NM1, NM2, N3 및 N4가 형성된다.
이하에 도 25∼도 28에 도시한 각 레이어의 구조에 대해서 순서대로 설명한다. 우선, 도 25에 도시한 레이어에 있어서 N+소스 드레인 영역 NSD1과 P+소스 드레인 영역 PSD와 N+소스 드레인 영역 NSD2에 걸쳐서 상기 제 1 및 제 2 웰 경계선에 대해서 수직인 방향으로 연장해서 병렬 배치된 2개의 폴리실리콘 배선층 PL11 및 PL12가 형성된다.
또한, 도 25에 도시하는 바와 같이, P웰 영역 PW1 상에 상기 제 1 웰 경계선과 수직인 방향으로 연장해서 병렬 배치된 2개의 폴리실리콘 배선층 PL13 및 PL14가 형성되고, P웰 영역 PW2 상에 상기 제 2 웰 경계선과 수직인 방향으로 연장해서 병렬 배치된 2개의 폴리실리콘 배선층 PL15 및 PL16이 형성된다.
그리고, P+소스 드레인 영역 PSD 상에 위치하는 2개의 병진된 폴리실리콘 배선층 PL11 부분을 각각 사이에 두는 위치에 P형 불순물의 주입에 의해서 p+확산 영역 FL21∼FL23이 형성된다. 이것에 의해, 폴리실리콘 배선층 PL11을 게이트 전극으로 한 PMOS 트랜지스터 PM1 및 P1이 형성된다. 또한, P+소스 드레인 영역 PSD 상에 위치하는 2개의 병진된 폴리실리콘 배선층 PL12 부분을 각각 사이에 두는 위치에 P형 불순물의 주입에 의해서 p+확산 영역 FL21, FL24 및 FL25가 형성된다. 이것에 의해, 폴리실리콘 배선층 PL12를 게이트 전극으로 한 PMOS 트랜지스터 P2 및 PM2가 형성된다.
특히, 이들 PMOS 트랜지스터 PM1, PM2, P1 및 P2는 폴리실리콘 배선층 PL11 및 PL12가 병렬 배치되어 있기 때문에, p+확산 영역 FL21∼FL25를 상기 제 1 및 제 2 웰 경계선과 평행한 방향으로 또한 일직선 상에 배치할 수 있고, 이것에 의해 p+확산 영역 FL21, FL23 및 FL24를 인접한 PMOS 트랜지스터에 있어서 공유하는 것이 가능하게 되어 있다.
도 24의 회로도에 따르면, p+확산 영역 FL21의 공유는 PMOS 트랜지스터 P1과 P2의 소스끼리의 접속을 달성하여 내부 노드 NC를 형성하고, p+확산 영역 FL23의 공유는 PMOS 트랜지스터 PM1과 P1의 드레인끼리의 접속을 달성하고, p+확산 영역 FL24의 공유는 PMOS 트랜지스터 PM2와 P2의 드레인끼리의 접속을 달성하고 있다. 이들 공유에 의해, PMOS 트랜지스터의 점유 면적의 축소화가 도모되고 있다.
또한, N+소스 드레인 영역 NSD1 상에 위치하는 폴리실리콘 배선층 PL11 부분을 사이에 두는 위치에 N형 불순물의 주입에 의해서 n+확산 영역 FL11 및 FL13이 형성된다. 이것에 의해, 폴리실리콘 배선층 PL11을 게이트 전극으로 한 NMOS 트랜지스터 NM3이 형성된다. 또한, N+소스 드레인 영역 NSD1 상에 위치하는 폴리실리콘 배선층 PL12 부분을 사이에 두는 위치에 N형 불순물의 주입에 의해서 n+확산 영역 FL11 및 FL14가 형성된다. 이것에 의해, 폴리실리콘 배선층 PL12를 게이트 전극으로 한 NMOS 트랜지스터 NM4가 형성된다.
또한, N+소스 드레인 영역 NSD1 상에 위치하는 폴리실리콘 배선층 PL13을 사이에 두는 위치에 N형 불순물의 주입에 의해서 n+확산 영역 FL12 및 FL13이 형성된다. 이것에 의해, 폴리실리콘 배선층 PL13을 게이트 전극으로 한 NMOS 트랜지스터 N5가 형성된다. 또한, N+소스 드레인 영역 NSD1 상에 위치하는 폴리실리콘 배선층 PL14를 사이에 두는 위치에 N형 불순물의 주입에 의해서 n+확산 영역 FL14 및 FL15가 형성된다. 이것에 의해, 폴리실리콘 배선층 PL14를 게이트 전극으로 한 NMOS 트랜지스터 N6이 형성된다.
이들 NMOS 트랜지스터 NM3, NM4, N5 및 N6에 있어서도 상기한 PMOS 트랜지스터의 형성과 마찬가지로 폴리실리콘 배선층 PL11, PL12, PL13 및 PL14가 병렬 배치되어 있기 때문에, n+확산 영역 FL11∼FL15를 상기 웰 경계선과 평행한 방향으로 또한 일직선 상에 배치할 수 있다. 이것에 의해 n+확산 영역 FL11, FL13 및 FL14를 인접한 NMOS 트랜지스터에 있어서 공유하는 것이 가능하게 되어 있다.
도 24의 회로도에 따르면, n+확산 영역 FL11의 공유는 NMOS 트랜지스터 NM3과 NM4의 소스끼리의 접속을 달성하고, n+확산 영역 FL13의 공유는 NMOS 트랜지스터 NM3의 드레인과 NMOS 트랜지스터 N5의 소스의 접속을 달성하고, p+확산 영역 FL14의 공유는 NMOS 트랜지스터 NM4의 드레인과 NMOS 트랜지스터 N6의 소스의 접속을 달성하고 있다. 이들 공유에 의해, NMOS 트랜지스터의 점유 면적의 축소화가 도모되고 있다.
또한, N+소스 드레인 영역 NSD2 상에 위치하는 폴리실리콘 배선층 PL11 부분을 사이에 두는 위치에 N형 불순물의 주입에 의해서 n+확산 영역 FL31 및 FL33이 형성된다. 이것에 의해, 폴리실리콘 배선층 PL11을 게이트 전극으로 한 NMOS 트랜지스터 NM1이 형성된다. 또한, N+소스 드레인 영역 NSD2 상에 위치하는 폴리실리콘 배선층 PL12 부분을 사이에 두는 위치에 N형 불순물의 주입에 의해서 n+확산 영역 FL31 및 FL34가 형성된다. 이것에 의해, 폴리실리콘 배선층 PL12를 게이트 전극으로 한 NMOS 트랜지스터 NM2가 형성된다.
또한, N+소스 드레인 영역 NSD2 상에 위치하는 폴리실리콘 배선층 PL15를 사이에 두는 위치에 N형 불순물의 주입에 의해서 n+확산 영역 FL32 및 FL33이 형성된다. 이것에 의해, 폴리실리콘 배선층 PL15를 게이트 전극으로 한 NMOS 트랜지스터 N3이 형성된다. 또한, N+소스 드레인 영역 NSD2 상에 위치하는 폴리실리콘 배선층 PL16을 사이에 두는 위치에 N형 불순물의 주입에 의해서 n+확산 영역 FL34 및 FL35가 형성된다. 이것에 의해, 폴리실리콘 배선층 PL16을 게이트 전극으로 한 NMOS 트랜지스터 N4가 형성된다.
이들 NMOS 트랜지스터 NM1, NM2, N3 및 N4에 있어서도 상기한 PMOS 트랜지스터의 형성과 마찬가지로 폴리실리콘 배선층 PL11, PL12, PL13 및 PL14가 병렬 배치되어 있기 때문에, n+확산 영역 FL31∼FL35를 상기 웰 경계선과 평행한 방향으로 또한 일직선 상에 배치할 수 있다. 이것에 의해, n+확산 영역 FL31, FL33 및 FL34를 인접한 NMOS 트랜지스터에 있어서 공유하는 것이 가능하게 되어 있다.
도 24의 회로도에 따르면, n+확산 영역 FL31의 공유는 NMOS 트랜지스터 NM1과 NM2의 소스끼리의 접속을 달성하고, n+확산 영역 FL33의 공유는 NMOS 트랜지스터 NM1의 드레인과 NMOS 트랜지스터 N3의 소스의 접속을 달성하고, p+확산 영역 FL34의 공유는 NMOS 트랜지스터 NM2의 드레인과 NMOS 트랜지스터 N4의 소스의 접속을 달성하고 있다. 이들 공유에 의해, NMOS 트랜지스터의 점유 면적의 축소화가 도모되고 있다.
또, 도 25에 도시하는 바와 같이, 폴리실리콘 배선층 PL11, PL12, PL13, PL14, PL15 및 PL16과, p+확산 영역 FL22∼FL25와, n+확산 영역 FL11∼FL15 및FL31∼FL35에는 각각 1개씩 상층과의 전기적 접속을 달성하기 위한 콘택트 홀이 마련되어 있다.
다음에, 도 25에 도시한 레이어의 상층에 위치하는 레이어에 대해서 설명한다. 도 26은 도 25에 도시한 레이어 상에 형성되는 제 1 금속 배선층을 포함하는 레이어를 도시한 도면이다. 도 26에 도시한 레이어에는 하층의 n+확산 영역 FL13 및 FL33과 p+확산 영역 FL23과 폴리실리콘 배선층 PL12를 전기적으로 접속하기 위한 제 1 금속 배선층 AL11이 형성된다. 이 제 1 금속 배선층 AL11은 도 24의 회로도에 따르면, PMOS 트랜지스터 PM1의 드레인과, NMOS 트랜지스터 NM1의 드레인과, NMOS 트랜지스터 NM3의 드레인과, PMOS 트랜지스터 P1의 드레인과, PMOS 트랜지스터 P2의 게이트와, PMOS 트랜지스터 PM2의 게이트와, NMOS 트랜지스터 NM2의 게이트와, NMOS 트랜지스터 N3의 소스와, NMOS 트랜지스터 N5의 소스의 접속을 달성한다.
또한, 하층의 n+확산 영역 FL14 및 FL34와 p+확산 영역 FL24와 폴리실리콘 배선층 PL11을 전기적으로 접속하기 위한 제 1 금속 배선층 AL12가 형성된다. 이 제 1 금속 배선층 AL12는 도 24의 회로도에 따르면 PMOS 트랜지스터 PM2의 드레인과, NMOS 트랜지스터 NM2의 드레인과, NMOS 트랜지스터 NM4의 드레인과, PMOS 트랜지스터 P2의 드레인과, PMOS 트랜지스터 P1의 게이트와, PMOS 트랜지스터 PM1의 게이트와, NMOS 트랜지스터 NM1의 게이트와, NMOS 트랜지스터 N4의 소스와, NMOS 트랜지스터 N6의 소스의 접속을 달성하고 있다.
또한, 도 26에 도시한 레이어에는 하층의 p+확산 영역 FL12의 접속점을 이동시키기 위한 제 1 금속 배선층 AL13과, p+확산 영역 FL11의 접속점을 이동시키기 위한 제 1 금속 배선층 AL14와, 하층의 n+확산 영역 FL15의 접속점을 이동시키기 위한 제 1 금속 배선층 AL15와, n+확산 영역 FL32의 접속점을 이동시키기 위한 제 1 금속 배선층 AL16과, n+확산 영역 FL31의 접속점을 이동시키기 위한 제 1 금속 배선층 AL17과, n+확산 영역 FL35의 접속점을 이동시키기 위한 제 1 금속 배선층 AL18이 형성된다.
다음에, 도 26에 도시한 레이어의 상층에 위치하는 레이어에 대해서 설명한다. 도 27은 도 26에 도시한 레이어 상에 형성되는 제 2 금속 배선층을 포함하는 레이어를 도시한 도면이다. 도 27에 도시한 레이어에는 도 26에 도시한 콘택트 홀+비아홀을 거쳐서 p+확산 영역 FL22 및 FL25에 전원 전위 VDD를 인가하기 위한 제 2 금속 배선층 AL25가 형성된다. 즉, 이 제 2 금속 배선층 AL25는 전원선으로서 기능하고, 도 24의 회로도에 따르면 PMOS 트랜지스터 PM1 및 PM2의 소스와 전원의 접속을 달성한다.
또한, 도 26에 도시한 제 1 금속 배선층 AL14를 경유하여 n+확산 영역 FL11에 접지 전위 GND를 인가하기 위한 제 2 금속 배선층 AL23이 형성된다. 즉, 이 제2 금속 배선층 AL23은 접지선으로서 기능하고, 도 24의 회로도에 따르면 NMOS 트랜지스터 NM3 및 NM4의 각 소스의 접지를 달성한다.
또한, 도 26에 도시한 제 1 금속 배선층 AL17을 경유하여 n+확산 영역 FL31에 접지 전위 GND를 인가하기 위한 제 2 금속 배선층 AL27이 형성된다. 즉, 이 제 2 금속 배선층 AL27은 접지선으로서 기능하고, 도 24의 회로도에 따르면 NMOS 트랜지스터 NM1 및 NM2의 각 소스의 접지를 달성한다.
또한, 도 27에 도시한 레이어에는 도 26에 도시한 제 1 금속 배선층 AL15를 경유하여 하층의 n+확산 영역 FL15에 접속되어 제 2 역상 비트선 BL22로서 기능하는 제 2 금속 배선층 AL22와, 제 1 금속 배선층 AL13을 경유하여 n+확산 영역 FL12에 접속되어 제 2 정상 비트선 BL21로서 기능하는 제 2 금속 배선층 AL24와, 도 26에 도시한 제 1 금속 배선층 AL18을 경유하여 하층의 n+확산 영역 FL35에 접속되어 제 1 역상 비트선 BL12로서 기능하는 제 2 금속 배선층 AL26과, 제 1 금속 배선층 AL16을 경유하여 n+확산 영역 FL32에 접속되어 제 1 정상 비트선 BL11로서 기능하는 제 2 금속 배선층 AL28이 형성된다.
또한, 도 26에 도시한 콘택트 홀+비아홀을 경유하여 하층의 폴리실리콘 배선층 PL13 및 PL14를 서로 접속하는 제 2 금속 배선층 AL21과, 도 26에 도시한 콘택트 홀+비아홀을 경유하여 하층의 폴리실리콘 배선층 PL15 및 PL16을 서로 접속하는 제 2 금속 배선층 AL29가 형성된다.
즉, 이들 제 2 금속 배선층 AL22 및 AL24는 도 24의 회로도에 있어서 액세스용 NMOS 트랜지스터 N6의 드레인과 제 2 역상 비트선 BL22의 접속과 액세스용 NMOS 트랜지스터 N5의 드레인과 제 2 정상 비트선 BL21의 접속을 달성한다. 또한, 이들 제 2 금속 배선층 AL26 및 AL28은 도 24의 회로도에 있어서 액세스용 NMOS 트랜지스터 N4의 드레인과 제 1 역상 비트선 BL12의 접속 및 액세스용 NMOS 트랜지스터 N3의 드레인과 제 1 정상 비트선 BL11의 접속을 달성한다.
특히, 이들 제 2 금속 배선층 AL21∼AL29는 상기한 제 1 및 제 2 웰 경계선과 평행한 방향으로 연장하는 직선 형상으로 형성할 수 있다. 이것은 1개의 메모리셀 내에 있어서 제 1 정상 비트선 BL11, 제 1 역상 비트선 BL12, 제 2 정상 비트선 BL21 및 제 2 역상 비트선 BL22의 각 길이를 더욱 짧게 한 것을 의미한다.
다음에, 도 27에 도시한 레이어의 상층에 위치하는 레이어에 대해서 설명한다. 도 28은 도 27에 도시한 레이어 상에 형성되는 제 3 금속 배선층을 포함하는 레이어를 도시한 도면이다. 도 28에 도시한 레이어에는 하층의 제 2 금속 배선층 AL29를 경유하여 폴리실리콘 배선층 PL15 및 PL16을 접속하고, 또한 제 1 워드선 WL1로서 기능하는 제 3 금속 배선층 AL31이 형성된다. 즉, 이 제 3 금속 배선층 AL31은 도 24의 회로도에 있어서 NMOS 트랜지스터 N3 및 N4의 게이트와 제 1 워드선 WL1의 접속을 달성한다.
또한, 도 28에 도시한 레이어에는 하층의 제 2 금속 배선층 AL21을 경유하여 폴리실리콘 배선층 PL13 및 PL14를 접속하고, 또한 제 2 워드선 WL2로서 기능하는 제 3 금속 배선층 AL32가 형성된다. 즉, 이 제 3 금속 배선층 AL32는 도 24의 회로도에 있어서 NMOS 트랜지스터 N5 및 N6의 게이트와 제 2 워드선 WL2의 접속을 달성한다.
이상에서 설명한 바와 같이, 실시예 9에 따른 반도체 기억 장치에 의하면, 기억 노드 NA 및 NB의 용량값을 증가시키기 위한 PMOS 트랜지스터 P1 및 P2는 그들 PMOS 트랜지스터 P1 및 P2의 소스끼리가 p+확산 영역 FL21을 공유하여 접속된다. 또한, PMOS 트랜지스터 P1의 드레인과 PMOS 트랜지스터 PM1의 드레인의 접속, 즉 기억 노드 NA와 PMOS 트랜지스터 P1의 접속이 p+확산 영역 FL23을 공유함으로써 달성된다. 또한, PMOS 트랜지스터 P2의 드레인과 PMOS 트랜지스터 PM2의 드레인의 접속, 즉 기억 노드 NB와 PMOS 트랜지스터 P2의 접속이 p+확산 영역 FL24를 공유함으로써 달성된다. 이상의 것으로부터, 새롭게 부가하는 PMOS 트랜지스터 P1 및 P2의 점유면적을 작게 할 수 있고, 이것에 의해 메모리셀 어레이의 집적도를 높일 수 있게 된다.
(실시예 10)
다음에, 실시예 10에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 10은 실시예 9에 있어서 설명한 2포트 SRAM 메모리셀 구성의 회로도의 다른 예를 설명하는 것이다.
도 29는 실시예 10에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도이다. 실시예 10의 SRAM 메모리셀은 도 29에 도시하는 바와 같이, 도 24에 도시한 회로도에 있어서 NMOS 트랜지스터 NM1의 드레인이 액세스용 NMOS 트랜지스터 N5의 소스에만 접속되고, NMOS 트랜지스터 NM2의 드레인이 액세스용 NMOS 트랜지스터 N6의 소스에만 접속되어 있는 점이 실시예 9와 다르다. 또한, 반대로, 액세스용 NMOS 트랜지스터 N5는 NMOS 트랜지스터 NM1의 드레인에만 접속되고, 액세스용 NMOS 트랜지스터 N6은 NMOS 트랜지스터 NM2의 드레인에만 접속되어 있다. 또, 다른 접속 구성은 도 24와 마찬가지이므로, 여기서는 그 설명을 생략한다.
단, 도 29에 도시한 2포트 SRAM 메모리셀에서는 도 24의 회로와는 달리 제 2 워드선 WL2, 제 2 정상 비트선 BL21 및 제 2 역상 비트선 BL22에 의해 구성되는 제 2포트는 판독 전용 포트로 된다. 이 제 2포트에서는 기록 동작이 불가능한 반면, 메모리셀 내부에 NMOS 트랜지스터 NM3 및 NM4에 따른 버퍼가 구비되어 있기 때문에, 판독 동작 시에 메모리셀내의 유지 데이터가 파괴될 염려가 없어진다는 이점이 있다.
도 30 및 도 31은 실시예 8에 따른 반도체 기억 장치의 메모리셀의 레이아웃도이다. 우선, 도 30은 도 25에 대응하는 레이어를 나타내며, 도 25에 도시한 n+확산 영역 FL13 상의 콘택트 홀 GC1과 n+확산 영역 FL14 상의 콘택트 홀 GC2가 배제된 점만이 다르다. 다른 레이아웃 구성은 도 25와 마찬가지이므로, 여기서는 그 설명을 생략한다.
또한, 도 31은 도 26에 대응하는 레이어를 나타내며, 도 26에 도시한 제 1 금속 배선층 AL11 상의 콘택트 홀 GC1과 제 1 금속 배선층 AL12 상의 콘택트 홀GC2가 배제된 점만이 다르다. 다른 레이아웃 구성은 도 26과 마찬가지이므로, 여기서는 그 설명을 생략한다. 또, 도 31에 도시한 레이어의 상층에 위치하는 레이어는 도 27 및 도 28과 마찬가지이므로, 그들에 관해서도 설명을 생략한다.
이상에서 설명한 바와 같이, 실시예 10에 따른 반도체 기억 장치에 의하면, 실시예 9에 도시한 2포트 SRAM 메모리셀 구성에 있어서 제 2포트를 판독 전용으로 구성하는 것에 의해서도 실시예 9에 따른 효과를 얻을 수 있다.
(실시예 11)
다음에, 실시예 11에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 11은 실시예 10에 있어서 설명한 2포트 SRAM 메모리셀 구성의 회로도의 다른 예를 설명하는 것이다.
도 32는 실시예 11에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도이다. 실시예 11의 SRAM 메모리셀은 도 32에 도시하는 바와 같이, 도 29에 도시한 회로도에 있어서 액세스용 NMOS 트랜지스터 N5의 게이트를 제 2 워드선 WL2에 접속하고, 액세스용 NMOS 트랜지스터 N6의 게이트가 제 3 워드선 WL3에 접속함으로써, 3포트 SRAM 메모리셀을 구성하고 있는 것을 특징으로 하고 있다. 또, 다른 접속 구성은 도 29와 마찬가지이므로, 여기서는 그 설명을 생략한다.
즉, 도 32에 있어서, 제 2 워드선 WL2와 제 2 비트선 BL20에 의해 판독 전용 제 2포트가 구성되고, 제 3 워드선 WL3과 제 3 비트선 BL30에 의해 판독 전용 제 3 포트가 구성된다.
이 실시예 11에 따른 반도체 기억 장치의 메모리셀의 레이아웃도는 하층부터 순서대로 도 30 및 도 31과 마찬가지이므로, 여기서는 그들의 설명을 생략한다. 도 33 및 도 34는 실시예 11에 따른 반도체 기억 장치의 메모리셀의 레이아웃도이다. 우선, 도 33은 도 30의 상층에 위치하는 도 27에 대응하는 레이어를 도시하고 있다. 도 33은 도 27에 도시한 제 2 금속 배선층 AL21을 제 2 금속 배선층 AL20과 제 2 금속 배선층 AL21'로 분할하고, 제 2 금속 배선층 AL20 상에 새롭게 콘택트 홀 GC4를 형성하고 있는 점이 도 27과 다르다.
또한, 도 33은 도 27에 도시한 제 2 금속 배선층 AL29 상의 콘택트 홀 GC3이 배제되고 그 제 2 금속 배선층 AL29 상에 새롭게 콘택트 홀 GC5가 형성된 점이 다르다. 다른 레이아웃 구성은 도 27과 마찬가지이므로, 여기서는 그 설명을 생략한다.
또한, 도 34는 도 28에 대응하는 레이어를 도시한 레이아웃도이다. 도 34에 도시한 레이어에는 하층의 제 2 금속 배선층 AL29를 경유하여 폴리실리콘 배선층 PL15 및 PL16을 접속하고, 또한, 제 1 워드선 WL1로서 기능하는 제 3 금속 배선층 AL32가 형성된다. 즉, 이 제 3 금속 배선층 AL32는 도 32의 회로도에 있어서 NMOS 트랜지스터 N3 및 N4의 게이트와 제 1 워드선 WL1의 접속을 달성한다.
또한, 도 34에 도시한 레이어에는 하층의 제 2 금속 배선층 AL20을 경유하여 폴리실리콘 배선층 PL13과 제 2 워드선 WL2를 접속하는 제 3 금속 배선층 AL31이 형성된다. 즉, 이 제 3 금속 배선층 AL31은 도 32의 회로도에 있어서 NMOS 트랜지스터 N5의 게이트와 제 2 워드선 WL2의 접속을 달성한다.
또한, 도 34에 도시한 레이어에는 하층의 제 2 금속 배선층 AL21'을 경유하여 폴리실리콘 배선층 PL14와 제 2 워드선 WL3을 접속하는 제 3 금속 배선층 AL33이 형성된다. 즉, 이 제 3 금속 배선층 AL33은 도 32의 회로도에 있어서 NMOS 트랜지스터 N6의 게이트와 제 3 워드선 WL3의 접속을 달성한다.
이상에서 설명한 바와 같이, 실시예 11에 따른 반도체 기억 장치에 의하면, 실시예 8에 도시한 2포트 SRAM 메모리셀 구성에 있어서 판독 전용 포트를 구성하는 액세스용 NMOS 트랜지스터 N5 및 N6을 각각 개개의 워드선에 할당함으로써 3포트 SRAM 메모리셀 구성으로 한 경우에도 실시예 10에 의한 효과를 얻을 수 있다.
(실시예 12)
다음에, 실시예 12에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 12는 연상 메모리(CAM) 셀 구성의 회로도의 예를 설명하는 것이다.
도 35는 실시예 12에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도이다. 실시예 12의 SRAM 메모리셀은 도 35에 도시하는 바와 같이, 도 32에 도시한 회로도에 있어서 비트선 BL20 및 BL30을 접지선에 접속하고, NMOS 트랜지스터 NM1 및 NM2의 소스를 서로 접속하고, 또한 매치선 ML에 접속한 것을 특징으로 하고 있다. 또, 도 32의 제 1 워드선 WL1, 제 2 워드선 WL2 및 제 3 워드선 WL3은 도 35에 있어서는 순서대로 워드선 WL, 제 1 탐색(search)선 SL11 및 제 2 탐색선 SL12라고 한다. 다른 접속 구성은 도 32와 마찬가지이므로, 여기서는 그 설명을 생략한다.
다음에, 간단히 CAM 셀의 동작에 대해서 설명한다. 단지, 기록 동작과 판독동작에 대해서는 통상의 6CMOS형 SRAM의 경우와 마찬가지이므로 설명을 생략한다. 여기서는 검색 모드에서의 동작에 대해서 설명한다. 우선, 기억 데이터와 비교할 데이터를 외부로부터 탐색선 SL11 및 SL12에 인가한다.
기억 데이터가 "1", 즉 기억 노드 NA의 논리 상태가 "H"이고, 기억 노드 NB의 논리 상태가 "L"인 경우를 고려한다. 통상의 상태에서는 매치선 ML은 "H"로 프리차지되어 있거나 또는 부하 저항을 거쳐서 전원 전위 VDD레벨로 유지되어 있다. 또한, 탐색선 SL11 및 SL12는 모두 외부의 드라이버 회로에 의해서 "L" 레벨로 되어 있다. 따라서, NMOS 트랜지스터 N5 및 N6은 모두 OFF 상태로 되고, NMOS 트랜지스터 NM2는 ON 상태로 되고, NMOS 트랜지스터 NM1은 OFF 상태로 된다.
검색 모드로 되면 매치선 ML의 프리차지가 중단되고, 전원 전위 VDD로 약하게 유지된다. 다음에, 비교 데이터를 외부 드라이버 회로로부터 탐색선 SL11 및 SL12에 인가한다. 그래서, 비교 데이터로서 기억 데이터와 동일한 "1"을 인가한다. 그 경우, 탐색선 SL11에 "1", 탐색선 SL12에 "0"을 인가한다. 그렇게 하면, NMOS 트랜지스터 N5만 OFF 상태에서 ON 상태로 이행되지만, NMOS 트랜지스터 NM1은 OFF 상태이기 때문에 매치선 ML은 전원 전위 VDD를 유지한 채로 변화되지 않는다.
반대로, 기억 데이터와 반대의 데이터 "0"을 비교 데이터로서 인가한 경우를 고려한다. 이 경우, NMOS 트랜지스터 N6만 OFF 상태에서 ON 상태로 이행되고 NMOS 트랜지스터 NM2는 ON 상태이므로, 매치선 ML은 워드선 WL과 동일 열에 배선되고, 동일 열에서 1개라도 미스(miss) 매치가 존재하면, 매치선 ML은 접지 전위 GND 레벨로 인입된다.
반대로 동일 열에서 기억 데이터와 비교 데이터가 모두 일치한 경우는 매치선 ML은 전원 전위 VDD레벨로 유지되고, 검색 결과가 일치했다는 플래그를 세운다. 이상과 같이, 매치선 ML의 출력 결과에 따라서 일치와 불일치를 판정하는 기능을 갖는 메모리셀이 CAM 셀이라고 불린다.
다음에, 실시예 12에 따른 반도체 기억 장치의 레이아웃 구성에 대해서 설명한다. 도 36∼도 39는 실시예 12에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도로서, 하층에서부터 순서대로 적층되는 레이어를 도시한 도면이다. 이들 도 36∼도 39에 있어서, FL11∼FL15 및 FL31∼FL35는 n+확산 영역을 나타내고, PL11∼PL16은 폴리실리콘 배선층을 나타내고, FL21∼FL25는 p+확산 영역을 나타내고, AL11∼AL18은 제 1 금속 배선층을 나타내고, AL21∼AL29는 제 2 금속 배선층을 나타내고, AL31 및 AL32는 제 3 금속 배선층을 나타내고 있다. 또, 각 레이어끼리의 접속 관계는 상술한 실시예와 마찬가지의 순서에 따라 설명되므로, 여기서는 그들의 설명을 생략한다.
이상에서 설명한 바와 같이, 실시예 12에 따른 반도체 기억 장치에 의하면, CAM 셀 구성으로 한 경우에도 소프트 에러 내성의 향상과 함께 실시예 7에서 얻어진 효과를 얻을 수 있다.
(실시예 13)
다음에, 실시예 13에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 13은 2비트 분량의 2포트 SRAM 메모리셀 구성의 회로도의 예를 설명하는 것이다.
도 40은 실시예 13에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도이다. 실시예 13의 SRAM 메모리셀은 도 40에 도시하는 바와 같이, 도 17에 도시한 회로도를 각각 공통의 워드선 WWL에 접속된 기억 회로 1 및 기억 회로 2로서 2조 구비하고 있다.
또한, 도 40에 도시한 SRAM 메모리셀은 PMOS 트랜지스터 PM31과 NMOS 트랜지스터 NM31의 상보 접속으로 구성되는 인버터와, PMOS 트랜지스터 PM32와 NMOS 트랜지스터 NM32의 상보 접속으로 구성되는 인버터와, 각각의 인버터의 출력 단자에 접속된 액세스용 NMOS 트랜지스터 N31 및 N32를 구비하고 있다. 또, NMOS 트랜지스터 N31 및 N32의 게이트는 공통의 판독 워드선 RWL에 접속되어 있다. 이와 같이 구성함으로써, 2비트 분량의 2포트 SRAM 메모리셀을 실현하고 있다.
다음에, 실시예 13에 따른 반도체 기억 장치의 레이아웃 구성에 대해서 설명한다. 도 41∼도 44는 실시예 11에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도로서, 하층에서부터 순서대로 적층되는 레이어를 도시한 도면이다. 이들 도 41∼도 44에 있어서, 도 40에 도시한 각 MOS 트랜지스터와의 대응관계는 동일 부호로 나타내며, AL11∼AL27은 제 1 금속 배선층을 나타내고, AL31∼AL48은 제 2 금속 배선층을 나타내고, AL51∼AL54는 제 3 금속 배선층을 나타내고 있다. 또, 각 레이어끼리의 접속 관계는 상술한 실시예와 마찬가지의 순서에 따라 설명되므로, 여기서는 그들의 설명을 생략한다.
이상에서 설명한 바와 같이, 실시예 13에 따른 반도체 기억 장치에 의하면, 2비트 분량의 2포트 SRAM 메모리셀 구성으로 한 경우에도 소프트 에러 내성의 향상과 함께 실시예 7에서 얻어진 효과를 얻을 수 있다.
(실시예 14)
다음에, 실시예 14에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 14는 1개의 기록/판독 포트와 2개의 판독 전용 포트를 구비한 3포트 SRAM 메모리셀 구성의 회로도의 예를 설명하는 것이다.
도 45는 실시예 14에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도이다. 실시예 14의 SRAM 메모리셀은 도 45에 도시하는 바와 같이, 도 17에 도시한 회로도를 구비하고 있다. 또한, 도 45에 도시한 SRAM 메모리셀은 PMOS 트랜지스터 PM21과 NMOS 트랜지스터 NM21의 상보 접속으로 구성되는 인버터와, PMOS 트랜지스터 PM22와 NMOS 트랜지스터 NM22의 상보 접속으로 구성되는 인버터와, 각각의 인버터의 출력 단자에 접속된 액세스용 NMOS 트랜지스터 N5 및 N6을 구비하고 있다. 또, NMOS 트랜지스터 N5의 게이트는 판독 워드선 RWL1에 접속되고, NMOS 트랜지스터 N6의 게이트는 판독 워드선 RWL2에 접속되어 있다.
또한, 상기 인버터 각각의 입력 단자는 도 17에 도시한 회로도에 상당하는 부분의 기억 노드 NB에 접속되어 있다. 이와 같이 구성함으로써, 워드선 WWL에 의한 하나의 기록/판독 동작과 2개의 판독 워드선 RWL1 및 RWL2에 의한 판독 동작을실행하는 3포트 SRAM 메모리셀 구성을 실현하고 있다.
다음에, 실시예 14에 따른 반도체 기억 장치의 레이아웃 구성에 대해서 설명한다. 도 46∼도 49는 실시예 14에 따른 반도체 기억 장치의 SRAM 메모리셀의 레이아웃도로서, 하층에서부터 순서대로 적층되는 레이어를 도시한 도면이다. 이들 도 46∼도 49에 있어서, 도 45에 도시한 각 MOS 트랜지스터와의 대응 관계는 동일 부호로 나타내며, AL11∼AL22는 제 1 금속 배선층을 나타내고, AL31∼AL43은 제 2 금속 배선층을 나타내고, AL51∼AL54는 제 3 금속 배선층을 나타내고 있다. 또, 각 레이어끼리의 접속 관계는 상술한 실시예와 마찬가지의 순서에 따라 설명되므로, 여기서는 그들의 설명을 생략한다.
이상에서 설명한 바와 같이, 실시예 14에 따른 반도체 기억 장치에 의하면, 1개의 기록/판독 포트와 2개의 판독 전용 포트를 구비한 3포트 SRAM 메모리셀 구성으로 한 경우에도 소프트 에러 내성의 향상과 함께 실시예 7에서 얻어진 효과를 얻을 수 있다.
(실시예 15)
다음에, 실시예 15에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 15는 실시예 4에 있어서 설명한 도 12의 SRAM 메모리셀 구성에 2조의 액세스용 NMOS 트랜지스터를 마련하여 2포트 SRAM 메모리 구성으로 한 경우의 구체적인 레이아웃 구성을 설명하는 것이다.
도 50은 실시예 14에 따른 반도체 기억 장치의 SRAM 메모리셀의 회로도이다.도 50에 있어서, PMOS 트랜지스터 PM1과 NMOS 트랜지스터 NM1 및 NM3은 제 1 CMOS 인버터를 구성하고, 또한, PMOS 트랜지스터 PM2와 NMOS 트랜지스터 NM2 및 NM4는 제 2 CMOS 트랜지스터를 구성하고 있고, 이들 CMOS 인버터 사이에 있어서 입출력 단자가 교차 접속되어 있다.
즉, 이들 MOS 트랜지스터 PM1, PM2, NM1, NM2, NM3 및 NM4에 의해서 플립플롭 회로가 구성되고, 도 50 중 상기한 제 1 CMOS 인버터의 출력점이고 또한 제 2 CMOS 인버터의 입력점이기도 한 기억 노드 NA와 제 2 CMOS 인버터의 출력점이고 또한 제 1 CMOS 인버터의 입력점이기도 한 기억 노드 NB에 있어서, 논리 상태의 기록 및 판독이 가능하게 된다.
또한, NMOS 트랜지스터 N3, N4, N5 및 N6은 각각 액세스용 MOS 트랜지스터로서 기능하고, NMOS 트랜지스터 N3은 게이트를 제 1 워드선 WL1에 접속하고, 소스를 상기한 기억 노드 NA에 접속하고, 또한 드레인을 제 1 정상 비트선 BL11에 접속하고 있다. 또한, NMOS 트랜지스터 N5는 게이트를 제 2 워드선 WL2에 접속하고, 소스를 기억 노드 NA에 접속하고, 또한 게이트를 제 2 정상 비트선 BL21에 접속하고 있다.
또한, NMOS 트랜지스터 N4는 게이트를 제 1 워드선 WL1에 접속하고, 소스를 상기한 기억 노드 NB에 접속하고, 또한 드레인을 제 1 역상 비트선 BL12에 접속하고 있다. 또한, NMOS 트랜지스터 N6은 게이트를 제 2 워드선 WL2에 접속하고, 소스를 기억 노드 NB에 접속하고, 또한 드레인을 제 2 역상 비트선 BL22에 접속하고 있다.
즉, 도 50에 도시한 회로도는 도 3의 워드선 단자 WL11 및 WL12를 공통의 제 1 워드선 WL1에 의해 접속하고, 워드선 단자 WL21 및 WL22를 공통의 제 2 워드선 WL2에 의해 접속한 상태를 나타낸다. 따라서, 제 1 워드선 WL1, 제 1 정상 비트선 BL11 및 제 1 역상 비트선 BL12의 선택에 의해 제 1 포트에 의한 기억값의 판독을 가능하게 하고, 제 2 워드선 WL2, 제 2 정상 비트선 BL21 및 제 2 역상 비트선 BL22의 선택에 의해 제 2포트에 의한 기억값의 판독을 가능하게 하고 있다.
그리고, 도 50에 있어서, 소스와 드레인을 접속한 2개의 NMOS 트랜지스터 N1 및 N2가 부가되어 있다. 특히, NMOS 트랜지스터 N1은 드레인을 기억 노드 NA에 접속하고, 또한 게이트를 기억 노드 NB에 접속하고 있다. 또한, NMOS 트랜지스터 N2는 드레인을 기억 노드 NB에 접속하고, 또한 게이트를 기억 노드 NA에 접속하고 있다.
도 51∼도 54는 실시예 14에 따른 반도체 기억 장치의 메모리셀의 레이아웃도이다. 우선, 도 51은 반도체 기판 중에 형성된 웰 영역, 그 웰 영역에 형성된 확산 영역 및 그들의 상면에 형성된 폴리실리콘 배선층을 포함하는 레이어를 도시하고 있다.
실시예 15에 따른 반도체 기억 장치의 메모리셀에서는 도 51에 도시하는 바와 같이, 반도체 기판 상의 평면 방향에 있어서 제 1 P웰 영역 PW1, N웰 영역 NW, 제 2 P웰 영역 PW2가 이 순서대로 배치되도록 각각 형성되어 있다. 즉, N웰 영역 NW의 양측에 2개의 P웰 영역 PW1 및 PW2가 분할되어 배치되어 있다.
특히, 이들 웰 영역은 제 1 P웰 영역 PW1과 N웰 영역 NW의 경계선(이하, 제1 웰 경계선이라고 함) 및 제 2 P웰 영역 PW2와 N웰 영역 NW의 경계선(이하, 제 2 웰 경계선이라고 함)이 평행하게 되도록 형성된다. 또, 도시하고 있지 않지만, N웰 영역 NW와 제 1 P웰 영역 PW1 사이 및 N웰 영역 NW와 제 2 P웰 영역 PW2 사이에는 각각 분리 영역이 존재한다.
또한, P웰 영역 PW1에는 N+소스 드레인 영역 NSD1이 형성되고, N웰 영역 NW에는 P형 불순물을 주입하는 P+소스 드레인 영역 PSD가 형성되고, P웰 영역 PW2에는 N+소스 드레인 영역 NSD2가 형성된다.
그리고, N+소스 드레인 영역 NSD1에 있어서 도 50에 도시한 NMOS 트랜지스터 NM1, NM3, N1, N3 및 N5가 형성되고, P+소스 드레인 영역 PSD에 있어서 도 50에 도시한 PMOS 트랜지스터 PM1 및 PM2가 형성되고, N+소스 드레인 영역 NSD2에 있어서 도 50에 도시한 NMOS 트랜지스터 NM2, NM4, N2, N4 및 N6이 형성된다.
이하에 도 51∼도 54에 도시한 각 레이어의 구조에 대해서 순서대로 설명한다. 우선, 제 1 P웰 영역 PW1에 상기한 제 1 웰 경계선에 대해서 수직인 방향으로 연장해서 병렬 배치된 2개의 폴리실리콘 배선층 PL13 및 PL14가 형성되고, 마찬가지로 제 2 P웰 영역 PW2에 상기한 제 2 웰 경계선에 대해서 수직인 방향으로 연장해서 병렬 배치된 2개의 폴리실리콘 배선층 PL15 및 PL16이 형성된다.
또한, N웰 영역 NW로부터 제 1 P웰 영역 PW1에 걸쳐서 훅 형상(hook-like)의폴리실리콘 배선층 PL12가 제 1 웰 경계선과 수직인 방향으로 또한 그 훅 단부(hooked section)가 제 1 P웰 영역 PW1에 위치하도록 형성된다. 특히, 그 훅 단부는 도 50에 도시하는 바와 같이, 폴리실리콘 배선층 PL12의 훅 단부를 구성하는 2개의 병진축(주축과 꺾임 축(return axis))이 각각 상기한 2개의 폴리실리콘 배선층 PL13 및 PL14의 축과 일치하는 것과 같은 형상이다. 도 51에 있어서는 폴리실리콘 배선층 PL12의 주축이 폴리실리콘 배선층 PL14와 일치하고 있다. 한편, 폴리실리콘 배선층 PL12의 다른쪽 단부는 상기한 제 2 웰 경계선 상에 위치한다.
마찬가지로, N웰 영역 NW로부터 제 2 P웰 영역 PW2에 걸쳐서 훅 형상의 폴리실리콘 배선층 PL11이 제 2 웰 경계선과 수직인 방향으로 또한 그 훅 단부가 제 2 P웰 영역 PW2에 위치하도록 형성된다. 그리고, 그 훅 단부는 도 51에 도시하는 바와 같이, 폴리실리콘 배선층 PL11의 훅 단부를 구성하는 2개의 병진축이 각각 상기한 2개의 폴리실리콘 배선층 PL15 및 PL16의 축과 일치하는 것과 같은 형상이다. 도 51에 있어서는 폴리실리콘 배선층 PL11의 주축이 폴리실리콘 배선층 PL15와 일치하고 있다. 한편, 폴리실리콘 배선층 PL11의 다른쪽 단부는 상기한 제 1 웰 경계선 상에 위치한다.
그리고, 제 1 P웰 영역 PW1에 있어서 폴리실리콘 배선층 PL13을 사이에 두는 위치에 N형 불순물의 주입에 의해 n+확산 영역 FL11 및 FL12가 형성된다. 이것에 의해, 폴리실리콘 배선층 PL13을 게이트 전극으로 한 NMOS 트랜지스터 N3이 형성된다. 또한, 폴리실리콘 배선층 PL14를 사이에 두는 위치에 n+확산 영역 FL11 및FL13이 형성된다. 이것에 의해, 폴리실리콘 배선층 PL14를 게이트 전극으로 한 NMOS 트랜지스터 N5가 형성된다.
특히, 이들 NMOS 트랜지스터 N3 및 N5는 폴리실리콘 배선층 PL13 및 PL14가 병렬 배치되어 있기 때문에, n+확산 영역 FL11∼FL13을 제 1 웰 경계선과 평행한 방향으로 또한 일직선 상에 배치할 수 있고, 이것에 의해 n+확산 영역 FL11을 NMOS 트랜지스터 N3 및 N5에 있어서 공유하는 것이 가능하게 되어 있다. 이 n+확산 영역 FL11의 공유는 도 50의 회로도에 따르면 NMOS 트랜지스터 N3과 N5의 소스끼리의 접속을 달성하고, 또한 NMOS 트랜지스터 N3 및 N5의 점유 면적의 축소화에 기여하고 있다.
또한, 제 1 P웰 영역 PW1에는 폴리실리콘 배선층 PL12의 훅 단부의 주축을 사이에 두는 위치에 N형 불순물의 주입에 의해 n+확산 영역 FL15 및 FL16이 형성된다. 이것에 의해, 폴리실리콘 배선층 PL12의 주축을 게이트 전극으로 한 NMOS 트랜지스터 NM3이 형성된다. 또한, 폴리실리콘 배선층 PL12의 훅 단부의 꺾임 축을 사이에 두는 위치에 n+확산 영역 FL14 및 FL16이 형성되는 것에 의해, 폴리실리콘 배선층 PL12의 꺾임 축을 게이트 전극으로 한 NMOS 트랜지스터 NM1이 형성된다. 즉, 폴리실리콘 배선층 PL12의 훅 단부는 도 50의 회로도에 따르면 NMOS 트랜지스터 NM1과 NM3의 게이트끼리의 접속을 달성하고 있다. 단, n+확산 영역 FL16은 상기한 n+확산 영역 FL11과 함께 형성된다.
이들 NMOS 트랜지스터 NM1 및 NM3에 대해서도 상기한 NMOS 트랜지스터 N3 및 N5와 마찬가지로 폴리실리콘 배선층 PL12의 훅 단부의 주축과 꺾임 축이 병렬 배치되어 있기 때문에, n+확산 영역 FL14∼FL16을 제 1 웰 경계선과 평행한 방향으로 또한 일직선 상에 배치할 수 있고, 이것에 의해 n+확산 영역 FL16을 NMOS 트랜지스터 NM1 및 NM3에 있어서 공유하는 것이 가능하게 되어 있다. 이 n+확산 영역 FL16의 공유는 도 50의 회로도에 따르면 NMOS 트랜지스터 NM1과 NM3의 드레인끼리의 접속을 달성하고, 또한 NMOS 트랜지스터 NM1과 NM3의 점유 면적의 축소화에 기여하고 있다.
또한, 여기서 폴리실리콘 배선층 PL12의 꺾임 부분(bent section)은 필연적으로 n+확산 영역 FL11 및 n+확산 영역 FL16을 각각 소스 및 드레인으로 한 NMOS 트랜지스터 N1의 게이트를 구성한다. 이것에 의해, 기억 노드 NA의 용량값을 증가시키기 위해서 새롭게 부가된 NMOS 트랜지스터 N1의 소스를 NMOS 트랜지스터 N3 및 N5의 소스와 공유할 수 있고, 또한 NMOS 트랜지스터 N1의 드레인을 NMOS 트랜지스터 NM1 및 NM3의 드레인과 공유할 수 있다. 즉, NMOS 트랜지스터 N1의 점유 면적의 축소화가 도모되고 있다.
또한, 도시하는 바와 같이, 폴리실리콘 배선층 PL14와 폴리실리콘 배선층 PL12의 주축은 동일 직선 상에 위치하며, 폴리실리콘 배선층 PL13과 폴리실리콘 배선층 PL12의 꺾임 축도 동일 직선 상에 위치하고 있으므로, NMOS 트랜지스터 NM1 및 NM3과 NMOS 트랜지스터 N3 및 N5의 배치 간격을 작게 할 수 있어 제 1 P웰 영역 PW1에 있어서 이들 5개의 NMOS 트랜지스터의 점유 면적의 축소화가 실현되고 있다.
한편, 제 2 P웰 영역 PW2에 있어서도 마찬가지로 폴리실리콘 배선층 PL15를 사이에 두는 위치에 N형 불순물의 주입에 의해 n+확산 영역 FL31 및 FL32가 형성되는 것에 의해서, 폴리실리콘 배선층 PL15를 게이트 전극으로 한 NMOS 트랜지스터 N4가 형성된다. 또한, 폴리실리콘 배선층 PL16을 사이에 두는 위치에 n+확산 영역 FL31 및 FL33이 형성되는 것에 의해, 폴리실리콘 배선층 PL16을 게이트 전극으로 한 NMOS 트랜지스터 N6이 형성된다.
이들 NMOS 트랜지스터 N4 및 N6도 또한 폴리실리콘 배선층 PL15 및 PL16이 병렬 배치되어 있기 때문에, n+확산 영역 FL31∼FL33을 제 2 웰 경계선과 평행한 방향으로 또한 동일 직선 상에 배치할 수 있고, 이것에 의해 n+확산 영역 FL31을 NMOS 트랜지스터 N4 및 N6에 있어서 공유하는 것이 가능하게 되어 있다. 이 n+확산 영역 FL31의 공유는 도 50의 회로도에 따르면 NMOS 트랜지스터 N4 및 N6의 소스끼리의 접속을 달성하고, 또한 NMOS 트랜지스터 N4 및 N6의 점유 면적의 축소화에 기여하고 있다.
또한, 제 2 P웰 영역 PW2에는 폴리실리콘 배선층 PL11의 훅 단부의 주축을사이에 두는 위치에 N형 불순물의 주입에 의해 n+확산 영역 FL34 및 FL36이 형성된다. 이것에 의해, 폴리실리콘 배선층 PL11의 주축을 게이트 전극으로 한 NMOS 트랜지스터 NM2가 형성된다. 또한, 폴리실리콘 배선층 PL11의 훅 단부의 꺾임 축을 사이에 두는 위치에 n+확산 영역 FL35 및 FL36이 형성되는 것에 의해, 폴리실리콘 배선층 PL11의 꺾임 축을 게이트 전극으로 한 NMOS 트랜지스터 NM4가 형성된다. 즉, 폴리실리콘 배선층 PL11의 훅 단부는 도 50의 회로도에 따르면 NMOS 트랜지스터 NM2 및 NM4의 게이트끼리의 접속을 달성하고 있다.
이들 NMOS 트랜지스터 NM2 및 NM4에 대해서도 상기한 NMOS 트랜지스터 N4 및 N6과 마찬가지로 폴리실리콘 배선층 PL11의 훅 단부의 주축과 꺾임 축이 병렬 배치되어 있기 때문에, n+확산 영역 FL34∼FL36을 제 2 웰 경계선과 평행한 방향으로 또한 동일 직선 상에 배치할 수 있고, 이것에 의해 n+확산 영역 FL36을 NMOS 트랜지스터 NM2 및 NM4에 있어서 공유하는 것이 가능하게 되어 있다. 이 n+확산 영역 FL36의 공유는 도 50의 회로도에 따르면 NMOS 트랜지스터 NM2 및 NM4의 드레인끼리의 접속을 달성하고, 또한 NMOS 트랜지스터 NM2 및 NM4의 점유 면적의 축소화에 기여하고 있다.
또한, 여기서 폴리실리콘 배선층 PL11의 꺾임 부분은 필연적으로 n+확산 영역 FL31 및 n+확산 영역 FL36을 각각 소스 및 드레인으로 한 NMOS 트랜지스터 N2의게이트를 구성한다. 이것에 의해, 기억 노드 NB의 용량값을 증가시키기 위해서 새롭게 부가된 NMOS 트랜지스터 N2의 소스를 NMOS 트랜지스터 N4 및 N6의 소스와 공유할 수 있고, 또한 NMOS 트랜지스터 N2의 드레인을 NMOS 트랜지스터 NM2 및 NM4의 드레인과 공유할 수 있다. 즉, NMOS 트랜지스터 N2의 점유 면적의 축소화가 도모되고 있다.
또한, 도시하는 바와 같이, 폴리실리콘 배선층 PL15와 폴리실리콘 배선층 PL11의 주축은 동일 직선 상에 위치하며, 폴리실리콘 배선층 PL16과 폴리실리콘 배선층 PL11의 꺾임 축도 동일 직선 상에 위치하고 있으므로, NMOS 트랜지스터 NM2 및 NM4와 NMOS 트랜지스터 N4 및 N6의 배치 간격을 작게 할 수 있어 제 2 P웰 영역 PW2에 있어서 이들 5개의 NMOS 트랜지스터의 점유 면적의 축소화가 실현되고 있다.
그리고, N웰 영역 NW에 있어서는 폴리실리콘 배선층 PL12의 주축을 사이에 두는 위치에 P형 불순물의 주입에 의해 p+확산 영역 FL21 및 FL22가 형성된다. 이것에 의해, 폴리실리콘 배선층 PL12를 게이트 전극으로 한 PMOS 트랜지스터 PM1이 형성된다. 또한, 폴리실리콘 배선층 PL11의 주축을 사이에 두는 위치에 p+확산 영역 FL23 및 FL24가 형성되는 것에 의해 폴리실리콘 배선층 PL11을 게이트 전극으로 한 PMOS 트랜지스터 PM2가 형성된다.
이들 PMOS 트랜지스터 PM1 및 PM2의 배치 위치는 폴리실리콘 배선층 PL11 및 PL12의 위치에 따라서 정해지지만, 이 폴리실리콘 배선층 PL11 및 PL12의 위치 간격은 도 51에 도시하는 바와 같이, p+확산 영역 FL21 및 FL23의 크기 정도(트랜지스터의 최소 피치)까지 좁힐 수 있다. 특히, 이들 p+확산 영역 FL21 및 FL23의 크기를 제 1 P웰 영역 PW1의 n+확산 영역 FL11 및 FL16과 제 2 P웰 영역 PW2의 n+확산 영역 FL31 및 FL36과 동일 정도로 함으로써, 이 메모리셀의 레이아웃에 필요한 전체 점유 면적을 최소로 할 수 있다.
또, 도 51에 도시하는 바와 같이, 폴리실리콘 배선층 PL11, PL12, PL13, PL14, PL15 및 PL16과, p+확산 영역 FL21∼FL24와, n+확산 영역 FL11∼FL16 및 FL31∼FL36에는 각각 1개씩 상층과의 전기적 접속을 달성하기 위한 콘택트 홀이 마련되어 있다.
다음에, 도 51에 도시한 레이어의 상층에 위치하는 레이어에 대해서 설명한다. 도 52는 도 51에 도시한 레이어 상에 형성되는 제 1 금속 배선층을 포함하는 레이어를 도시한 도면이다. 도 52에 도시한 레이어에는 하층의 n+확산 영역 FL11 및 FL16과 p+확산 영역 FL21과 폴리실리콘 배선층 PL11을 전기적으로 접속하기 위한 제 1 금속 배선층 AL11이 형성된다. 이 제 1 금속 배선층 AL11은 도 50의 회로도에 따르면 PMOS 트랜지스터 PM1의 드레인과, NMOS 트랜지스터 NM1의 드레인과, NMOS 트랜지스터 NM3의 드레인과, PMOS 트랜지스터 N1의 드레인과, PMOS 트랜지스터 N2의 게이트와, PMOS 트랜지스터 PM2의 게이트와, NMOS 트랜지스터 NM2의 게이트와, NMOS 트랜지스터 NM4의 게이트와, NMOS 트랜지스터 N3의 소스와, NMOS 트랜지스터 N5의 소스의 접속을 달성한다.
또한, 하층의 n+확산 영역 FL31 및 FL36과 p+확산 영역 FL23과 폴리실리콘 배선층 PL12를 전기적으로 접속하기 위한 제 1 금속 배선층 AL12가 형성된다. 이 제 1 금속 배선층 AL12는 도 50의 회로도에 따르면 PMOS 트랜지스터 PM2의 드레인과, NMOS 트랜지스터 NM2의 드레인과, NMOS 트랜지스터 NM4의 드레인과, PMOS 트랜지스터 N2의 드레인과, PMOS 트랜지스터 N1의 게이트와, PMOS 트랜지스터 PM1의 게이트와, NMOS 트랜지스터 NM1의 게이트와, NMOS 트랜지스터 NM3의 게이트와, NMOS 트랜지스터 N4의 소스와, NMOS 트랜지스터 N6의 소스의 접속을 달성한다.
특히, 제 1 금속 배선층 AL11에 있어서, n+확산 영역 FL11 및 FL16과 p+확산 영역 FL21의 접점 부분은 상술한 바와 같이 동일 직선 상에 배치되어 있기 위해서, 그들 3점을 접속하는 배선의 형상을 직선 형상으로 할 수 있다. 또한, 제 1 금속 배선층 AL12에 대해서도 마찬가지이다.
또한, 도 52에 도시한 레이어에는 하층의 n+확산 영역 FL12의 접속점을 이동시키기 위한 제 1 금속 배선층 AL13과 p+확산 영역 FL22의 접속점을 이동시키기 위한 제 1 금속 배선층 AL14가 형성되고, 하층의 p+확산 영역 FL24의 접속점을 이동시키기 위한 제 1 금속 배선층 AL15와 n+확산 영역 FL33의 접속점을 이동시키기 위한 제 1 금속 배선층 AL16이 형성된다.
다음에, 도 52에 도시한 레이어의 상층에 위치하는 레이어에 대해서 설명한다. 도 53은 도 52에 도시한 레이어 상에 형성되는 제 2 금속 배선층을 포함하는 레이어를 도시한 도면이다. 도 53에 도시한 레이어에는 도 52에 도시한 제 1 금속 배선층 AL14를 경유하여 p+확산 영역 FL22에 전원 전위 VDD를 인가하고, 또한 제 1 금속 배선층 AL15를 경유하여 p+확산 영역 FL24에 전원 전위 VDD를 인가하기 위한 제 2 금속 배선층 AL24가 형성된다. 즉, 이 제 2 금속 배선층 AL24는 전원선 VDD로서 기능하며, 도 50의 회로도에 있어서 PMOS 트랜지스터 PM1 및 PM2의 소스와 전원의 접속을 달성한다.
또한, 도 52에 도시한 콘택트 홀+비아홀을 경유하여, n+확산 영역 FL14 및 FL15와 n+확산 영역 FL34 및 FL35에 각각 접지 전위 GND를 인가하기 위한 제 2 금속 배선층 AL23 및 AL25가 형성된다. 즉, 이들 제 2 금속 배선층 AL23 및 AL25는 접지선 GND로서 기능하며, 도 50의 회로도에 있어서 NMOS 트랜지스터 NM1∼NM4의 각 소스의 접지를 달성한다.
특히, 도 51에 도시한 바와 같이, n+확산 영역 FL14 및 FL15는 제 1 웰 경계선과 평행한 직선 상에 배치되기 때문에, 그들 n+확산 영역 상의 각 콘택트 홀도 역시 양 콘택트 홀을 잇는 직선이 제 1 웰 경계선과 평행하게 되는 위치에 형성할 수 있다. 즉, 도 53에 도시한 제 2 금속 배선층 AL23을 제 1 웰 경계선과 평행한 직선 형상으로 형성할 수 있게 된다. 제 2 금속 배선층 AL25에 대해서도 마찬가지이다.
또한, 도 53에 도시한 레이어에는 도 52에 도시한 콘택트 홀+비아홀을 거쳐서 하층의 n+확산 영역 FL13에 접속되어 제 2 정상 비트선 BL21로서 기능하는 제 2 금속 배선층 AL21과, n+확산 영역 FL12에 접속되어 제 1 정상 비트선 BL11로서 기능하는 제 2 금속 배선층 AL22와, n+확산 영역 FL33에 접속되어 제 2 역상 비트선 BL22로서 기능하는 제 2 금속 배선층 AL26과, n+확산 영역 FL32에 접속되어 제 1 역상 비트선 BL12로서 기능하는 제 2 금속 배선층 AL27이 형성된다.
즉, 이들 제 2 금속 배선층 AL21, AL22, AL26 및 AL27은 도 50의 회로도에 있어서 NMOS 트랜지스터 N3의 드레인과 제 1 정상 비트선 BL11의 접속과, NMOS 트랜지스터 N5의 드레인과 제 2 정상 비트선 BL21의 접속과, NMOS 트랜지스터 N4의 드레인과 제 1 역상 비트선 BL12의 접속과, NMOS 트랜지스터 N6의 드레인과 제 2 역상 비트선 BL22의 접속을 달성한다.
특히, 이들 제 2 금속 배선층 AL21, AL22, AL26 및 AL27은 제 1 웰 경계선과 평행한 방향으로 연장하는 직선 형상으로 형성할 수 있다. 이것은 1개의 메모리셀 내에 있어서 제 1 정상 비트선 BL11, 제 2 정상 비트선 BL12, 제 1 역상 비트선 BL21 및 제 2 역상 비트선 BL22의 각 길이를 더욱 짧게 한 것을 의미한다.
다음에, 도 53에 도시한 레이어의 상층에 위치하는 레이어에 대해서 설명한다. 도 54는 도 53에 도시한 레이어 상에 형성되는 제 3 금속 배선층을 포함하는레이어를 도시한 도면이다. 도 54에 도시한 레이어에는 비아홀을 경유하여 폴리실리콘 배선층 PL13과 PL15를 전기적으로 접속하고, 또한 제 1 워드선 WL1로서 기능하는 제 3 금속 배선층 AL31이 형성된다. 즉, 이 제 3 금속 배선층 AL31은 도 50의 회로도에 있어서 NMOS 트랜지스터 N3 및 N4의 게이트와 제 1 워드선 WL1의 접속을 달성한다.
또한, 비아홀을 경유하여 폴리실리콘 배선층 PL14와 PL16을 전기적으로 접속하고, 또한 제 2 워드선 WL2로서 기능하는 제 3 금속 배선층 AL32가 형성된다. 즉, 이 제 3 금속 배선층 AL32는 도 50의 회로도에 있어서 NMOS 트랜지스터 N5 및 N6의 게이트와 제 2 워드선 WL2의 접속을 달성한다.
특히, 도 51에 도시한 바와 같이, 폴리실리콘 배선층 PL13 및 PL15는 제 1 웰 경계선에 대해서 수직인 방향으로 연장하는 동일 직선 상에 배치되기 때문에, 그들 폴리실리콘 배선층 상의 각 콘택트 홀 등도 역시 양 콘택트 홀 등을 잇는 직선이 제 1 웰 경계선에 대해서 수직으로 되는 위치에 형성할 수 있다. 즉, 도 54에 도시한 제 3 금속 배선층 AL31을 제 1 웰 경계선에 대해서 수직 방향으로 연장하는 직선 형상으로 형성할 수 있게 된다. 제 3 금속 배선층 AL32에 대해서도 마찬가지이다. 이것은 1개의 메모리셀 내에 있어서 제 1 워드선 AL31 및 제 2 워드선 AL32의 각 길이를 더욱 짧게 한 것을 의미한다.
이상에서 설명한 바와 같이, 실시예 15에 따른 반도체 기억 장치에 의하면, 기억 노드 NA 및 NB의 용량값을 증가시키기 위한 PMOS 트랜지스터 N1은 NMOS 트랜지스터 N1의 드레인과 NMOS 트랜지스터 NM1의 드레인의 접속, 즉 기억 노드 NA와PMOS 트랜지스터 N1의 접속이 p+확산 영역 FL16을 공유함으로써 달성된다. 또한, NMOS 트랜지스터 N2의 드레인과 NMOS 트랜지스터 NM2의 드레인의 접속, 즉 기억 노드 NB와 NMOS 트랜지스터 N2의 접속이 p+확산 영역 FL36을 공유함으로써 달성된다. 이상의 것으로부터, 새롭게 부가하는 NMOS 트랜지스터 N1 및 N2의 점유 면적을 작게 할 수 있고, 이것에 의해 메모리셀 어레이의 집적도를 높일 수 있게 된다.
이상 설명한 바와 같이, 본 발명에 따르면, 제 1 NMOS 트랜지스터와 제 2 NMOS 트랜지스터 각각의 드레인에 예를 들어 다이오드 접속된 MOS 트랜지스터 등의 부하 트랜지스터를 접속함으로써 SRAM의 메모리셀을 구성했을 때, 기억 노드로 되는 제 1 노드에 제 1 PMOS 트랜지스터의 드레인과 제 2 PMOS 트랜지스터의 게이트가 접속되고, 기억 노드로 되는 제 2 노드에 제 2 PMOS 트랜지스터의 드레인과 제 1 PMOS 트랜지스터의 게이트가 접속되므로, 그들 게이트 용량분과 드레인 용량분의 용량값을 각 기억 노드에 부가할 수 있고, α선 등에 기인한 외적 요인에 의한 기억 데이터의 반전 등과 같은 오동작이 일어나기 어렵게 되어, 소프트 에러 내성의 향상을 도모할 수 있다는 효과가 얻어진다.
다음의 발명에 따르면, 제 1 NMOS 트랜지스터와 제 3 PMOS 트랜지스터에 의해 구성되는 인버터와 제 2 NMOS 트랜지스터와 제 4 PMOS 트랜지스터에 의해 구성되는 인버터의 상보 접속에 의해서 SRAM의 메모리셀이 구성되고, 기억 노드로 되는제 1 노드에 제 1 PMOS 트랜지스터의 드레인과 제 2 PMOS 트랜지스터의 게이트가 접속되고, 기억 노드로 되는 제 2 노드에 제 2 PMOS 트랜지스터의 드레인과 제 1 PMOS 트랜지스터의 게이트가 접속되므로, 그들 게이트 용량분과 드레인 용량분의 용량값을 각 기억 노드에 부가할 수 있고, α선 등에 기인한 외적 요인에 의한 기억 데이터의 반전 등과 같은 오동작이 일어나기 어렵게 되어, 소프트 에러 내성의 향상을 도모할 수 있다는 효과가 얻어진다.
다음의 발명에 따르면, 제 1 PMOS 트랜지스터와 제 3 PMOS 트랜지스터 사이에 있어서, 그들 드레인의 형성과 쌍방의 접속을 공통의 p+확산 영역에서 형성하고, 또한, 제 2 PMOS 트랜지스터와 제 4 PMOS 트랜지스터 사이에 있어서 그들 드레인의 형성과 쌍방의 접속을 공통의 p+확산 영역에서 형성하고 있으므로, 기억 동작에 관여하지 않는 제 1 PMOS 트랜지스터 및 제 2 PMOS 트랜지스터가 부가된 경우라도 그들 PMOS 트랜지스터가 점유하는 면적을 축소시킬 수 있다는 효과가 얻어진다.
다음의 발명에 따르면, 기억 노드로 되는 제 1 및 제 2 노드에 부가되는 제 1 PMOS 트랜지스터와 제 2 PMOS 트랜지스터에 있어서 그들의 소스끼리를 접속하므로, 기억 노드의 기억 상태에 따라서 제 1 PMOS 트랜지스터 또는 제 2 PMOS 트랜지스터가 ON 상태로 되었을 때, 기억 노드에 ON 상태로 된 한쪽의 PMOS 트랜지스터의 소스 용량을 부가할 수 있고, α선 등에 기인한 외적 요인에 의한 기억 데이터의 반전 등과 같은 오동작이 일어나기 어렵게 되어, 소프트 에러 내성의 향상을 도모할 수 있다는 효과가 얻어진다.
다음의 발명에 따르면, 제 1 PMOS 트랜지스터와 제 2 PMOS 트랜지스터 사이에 있어서 그들 소스의 형성과 쌍방의 접속을 공통의 p+확산 영역에서 형성하므로, 제 1 PMOS 트랜지스터 및 제 2 PMOS 트랜지스터가 점유하는 면적을 축소시킬 수 있다는 효과가 얻어진다.
다음의 발명에 따르면, 제 1 PMOS 트랜지스터는 소스와 드레인을 서로 접속하고 제 2 PMOS 트랜지스터는 소스와 드레인을 서로 접속하고 있으므로, 기억 노드로 되는 제 1 노드에 제 1 PMOS 트랜지스터의 소스 용량 및 드레인 용량과 제 2 PMOS 트랜지스터의 게이트 용량을 부가시킬 수 있고, 기억 노드로 되는 제 2 노드에 제 2 PMOS 트랜지스터의 소스 용량 및 드레인 용량과 제 1 PMOS 트랜지스터의 게이트 용량을 부가할 수 있고, α선 등에 기인한 외적 요인에 의한 기억 데이터의 반전 등과 같은 오동작이 일어나기 어렵게 되어, 소프트 에러 내성의 향상을 도모할 수 있다는 효과가 얻어진다.
다음의 발명에 따르면, 기억 노드에 용량값을 부가시키기 위해서 추가된 제 1 및 제 2 PMOS 트랜지스터를 NMOS 트랜지스터로 할 수도 있고, 특히, 메모리셀의 레이아웃 구성에 따라서는 새롭게 추가하는 MOS 트랜지스터를 NMOS 트랜지스터로 하면 셀 면적이 유리하게 되는 경우가 있다는 효과가 얻어진다.
다음의 발명에 따르면, 기억 노드로 되는 제 1 노드 및 제 2 노드에 기억 데이터의 판독 및 기록을 실행하기 위한 액세스용 NMOS 트랜지스터를 1개씩 접속한 경우의 SRAM 메모리셀이나, 또한 그 액세스용 NMOS 트랜지스터를 2개씩 접속함으로써 2포트 SRAM을 구성한 경우의 SRAM 메모리셀에 대해서도 상기한 제 1 및 제 2 PMOS 트랜지스터 등을 추가함으로써, 그 게이트 용량분 등의 용량값을 기억 노드에 부가시킬 수 있고, 소프트 에러 내성을 향상시킬 수 있다는 효과가 얻어진다.
다음의 발명에 따르면, 제 1, 제 2, 제 3 및 제 4 PMOS 트랜지스터는 동일 N웰 영역에 형성되므로, 그들 PMOS 트랜지스터의 드레인이나 소스의 형성과 PMOS 트랜지스터끼리의 접속을 달성하는 공유의 확산 영역을 마련하는 것이 용이해져 면적의 축소화를 한층 더 도모할 수 있게 된다는 효과가 얻어진다.
다음의 발명에 따르면, 제 1 NMOS 트랜지스터와 제 3 PMOS 트랜지스터에 의해 구성되는 인버터와 제 2 NMOS 트랜지스터와 제 4 PMOS 트랜지스터에 의해 구성되는 인버터의 상보 접속에 의해서 SRAM의 메모리셀을 구성하고, 기억 노드로 되는 제 1 노드에 제 1 PMOS 트랜지스터의 드레인과 제 2 PMOS 트랜지스터의 게이트를 접속하고, 기억 노드로 되는 제 2 노드에 제 2 PMOS 트랜지스터의 드레인과 제 1 PMOS 트랜지스터의 게이트를 접속함으로써, 그들 게이트 용량분과 드레인 용량분의 용량값을 각 기억 노드에 부가한 구성을 CMOS 게이트 어레이에 의해서 실현할 수 있고, 특히 종래에 있어서 절연용으로서 필요하였던 MOS 트랜지스터를 새롭게 추가된 제 1 및 제 2 PMOS 트랜지스터로서 이용할 수 있으므로, 회로 규모의 증대를 방지할 수 있게 된다는 효과가 얻어진다.
다음의 발명에 따르면, 제 1, 제 3, 제 5 및 제 7 NMOS 트랜지스터 사이에 있어서 그들의 드레인이나 소스의 형성과 접속을 달성하는 공유의 확산 영역을 마련하는 것이 용이해지고, 제 2, 제 4, 제 6 및 제 8 NMOS 트랜지스터 사이에 있어서도 그들의 드레인이나 소스의 형성과 접속을 달성하는 공유의 확산 영역을 마련하는 것이 용이해져 면적의 축소화를 한층 더 도모할 수 있게 된다는 효과가 얻어진다.
다음의 발명에 따르면, 제 7 NMOS 트랜지스터와 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터 각각의 드레인의 형성과 접속을 달성하는 공유의 확산 영역을 마련하는 것이 용이해지고, 또한, 제 8 NMOS 트랜지스터와 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터 각각의 드레인의 형성과 접속을 달성하는 공유의 확산 영역을 마련하는 것이 용이해져 면적의 축소화를 한층 더 도모할 수 있게 된다는 효과가 얻어진다.
다음의 발명에 따르면, 제 1 NMOS 트랜지스터의 드레인과 제 3 및 제 5 NMOS 트랜지스터의 소스를 각각 형성하는 공통의 n+확산 영역 상에 제 7 NMOS 트랜지스터를 형성하는 것이 가능하게 되므로, 제 7 NMOS 트랜지스터를 제 1, 제 3 및 제 5 NMOS 트랜지스터에 근접시켜 배치할 수 있고, 또한, 제 2 NMOS 트랜지스터의 드레인과 제 4 및 제 6 NMOS 트랜지스터의 소스를 각각 형성하는 공통의 n+확산 영역 상에 제 8 NMOS 트랜지스터를 형성하는 것이 가능하게 되므로, 제 8 NMOS 트랜지스터를 제 2, 제 4 및 제 6 NMOS 트랜지스터에 근접시켜 배치할 수 있어 면적의 축소화를 한층 더 도모할 수 있게 된다는 효과가 얻어진다.
다음의 발명에 따르면, 제 7 NMOS 트랜지스터와 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터 각각의 드레인의 형성과 접속을 달성하는 공유의 확산 영역에대해서, 제 7 NMOS 트랜지스터와 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터 각각의 게이트를 근접시켜 마련하는 것이 용이해지며, 또한, 제 8 NMOS 트랜지스터와 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터 각각의 드레인의 형성과 접속을 달성하는 공유의 확산 영역에 대해서, 제 8 NMOS 트랜지스터와 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터 각각의 게이트를 근접시켜 마련하는 것이 용이해져 면적의 축소화를 한층 더 도모할 수 있게 된다는 효과가 얻어진다.
다음의 발명에 따르면, 제 1 NMOS 트랜지스터와 제 1 PMOS 트랜지스터와 제 7 NMOS 트랜지스터 각각의 게이트를 1개의 제 1 폴리실리콘 배선층에 의해 접속할 수 있고, 또한, 제 2 NMOS 트랜지스터와 제 2 PMOS 트랜지스터와 제 8 NMOS 트랜지스터 각각의 게이트를 1개의 제 2 폴리실리콘 배선층에 의해 접속할 수 있으므로, 면적의 축소화를 한층 더 도모한 레이아웃을 채용하는 것이 용이하게 된다는 효과가 얻어진다.

Claims (6)

  1. 제 1 노드에 접속된 입력 단자와 제 2 노드에 접속된 출력 단자를 갖는 제 1 인버터와,
    상기 제 2 노드에 접속된 입력 단자와 상기 제 1 노드에 접속된 출력 단자를 갖는 제 2 인버터와,
    게이트 전극이 상기 제 2 노드에 접속되고 소스/드레인 전극이 상기 제 1 노드에 접속되어 있는 제 1 MOS 트랜지스터와,
    게이트 전극이 상기 제 1 노드에 접속되고 소스/드레인 전극이 상기 제 2 노드에 접속되어 있는 제 2 MOS 트랜지스터
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 제 1 인버터는
    제 1 도전형의 제 3 MOS 트랜지스터와 제 2 도전형의 제 4 MOS 트랜지스터를 포함하고,
    상기 제 3 MOS 트랜지스터의 게이트 전극이 상기 제 1 노드에 접속되고, 상기 제 3 MOS 트랜지스터의 소스/드레인 전극이 상기 제 2 노드에 접속되며,
    상기 제 4 MOS 트랜지스터의 게이트 전극이 상기 제 1 노드에 접속되고, 상기 제 4 MOS 트랜지스터의 소스/드레인 전극이 상기 제 2 노드에 접속되며,
    상기 제 2 인버터는
    상기 제 1 도전형의 제 5 MOS 트랜지스터와 상기 제 2 도전형의 제 6 MOS 트랜지스터를 포함하고,
    상기 제 5 MOS 트랜지스터의 게이트 전극이 상기 제 2 노드에 접속되고, 상기 제 5 MOS 트랜지스터의 소스/드레인 전극이 상기 제 1 노드에 접속되며,
    상기 제 6 MOS 트랜지스터의 게이트 전극이 상기 제 2 노드에 접속되고, 상기 제 6 MOS 트랜지스터의 소스/드레인 전극이 상기 제 1 노드에 접속되며,
    상기 제 1 MOS 트랜지스터의 소스/드레인 전극과 상기 제 1 MOS 트랜지스터의 그것과 동일한 도전형인 상기 제 3 및 제 4 MOS 트랜지스터 중의 어느 한쪽의 소스/드레인 전극이 공통의 확산 영역을 공유하고,
    상기 제 2 MOS 트랜지스터의 소스/드레인 전극과 상기 제 2 MOS 트랜지스터의 그것과 동일한 도전형인 상기 제 5 및 제 6 MOS 트랜지스터 중의 어느 한쪽의 소스/드레인 전극이 공통의 확산 영역을 공유하고 있는 것
    을 특징으로 하는 반도체 기억 장치.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 MOS 트랜지스터는 상기 제 1 도전형이며,
    상기 제 1, 제 2, 제 3 및 제 5 MOS 트랜지스터는 상기 제 2 도전형의 공통의 웰 영역에 마련되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1 노드에 접속된 게이트 전극, 정전압이 입력되는 제 1 소스/드레인 전극 및 제 2 노드에 접속된 제 2 소스/드레인 전극을 갖는 제 1 MOS 트랜지스터와,
    상기 제 2 노드에 접속된 게이트 전극, 상기 정전압이 입력되는 제 1 소스/드레인 전극 및 상기 제 1 노드에 접속된 제 2 소스/드레인 전극을 갖는 상기 제 1 MOS 트랜지스터와 동일한 도전형의 제 2 MOS 트랜지스터와,
    상기 제 2 노드에 접속된 게이트 전극, 상기 제 1 노드에 접속된 제 1 소스/드레인 전극 및 제 3 노드에 접속된 제 2 소스/드레인 전극을 갖는 제 3 MOS 트랜지스터와,
    상기 제 1 노드에 접속된 게이트 전극, 상기 제 2 노드에 접속된 제 1 소스/드레인 전극 및 상기 제 3 노드에 접속된 제 2 소스/드레인 전극을 갖고, 상기 제 3 MOS 트랜지스터와 동일한 도전형으로서 상기 제 3 및 제 4 MOS 트랜지스터의 상기 제 2 소스/드레인 전극만이 상기 제 3 노드에 접속되어 있는 제 4 MOS 트랜지스터
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 1 노드에 접속된 게이트 전극, 정전압이 입력되는 제 1 소스/드레인 전극및 제 2 노드에 접속된 제 2 소스/드레인 전극을 갖는 제 1 MOS 트랜지스터와,
    상기 제 2 노드에 접속된 게이트 전극, 정전압이 입력되는 제 1 소스/드레인 전극 및 상기 제 1 노드에 접속된 제 2 소스/드레인 전극을 갖는 상기 제 1 MOS 트랜지스터와 동일한 도전형의 제 2 MOS 트랜지스터와,
    상기 제 2 노드에 접속된 게이트 전극, 상기 제 1 노드에 접속된 제 1 소스/드레인 전극 및 개방단으로 된 제 2 소스/드레인 전극을 갖는 제 3 MOS 트랜지스터와,
    상기 제 1 노드에 접속된 게이트 전극, 상기 제 2 노드에 접속된 제 1 소스/드레인 전극 및 개방단으로 된 제 2 소스/드레인 전극을 갖는 제 4 MOS 트랜지스터
    를 구비하는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 1 노드에 접속된 게이트 전극, 정전압이 입력되는 제 1 소스/드레인 전극 및 제 2 노드에 접속된 제 2 소스/드레인 전극을 갖는 제 1 MOS 트랜지스터와,
    상기 제 2 노드에 접속된 게이트 전극, 정전압이 입력되는 제 1 소스/드레인 전극 및 상기 제 1 노드에 접속된 제 2 소스/드레인 전극을 갖는 상기 제 1 MOS 트랜지스터와 동일한 도전형의 제 2 MOS 트랜지스터와,
    상기 제 2 노드에 접속된 게이트 전극 및 상기 제 1 노드에서 서로 접속된 제 1, 제 2 소스/드레인 전극을 갖는 제 3 MOS 트랜지스터와,
    상기 제 1 노드에 접속된 게이트 전극 및 상기 제 2 노드에서 서로 접속된제 1, 제 2 소스/드레인 전극을 갖는 제 4 MOS 트랜지스터
    를 구비한 것을 특징으로 하는 반도체 기억 장치.
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