JPH04278291A - メモリセル回路 - Google Patents
メモリセル回路Info
- Publication number
- JPH04278291A JPH04278291A JP3041491A JP4149191A JPH04278291A JP H04278291 A JPH04278291 A JP H04278291A JP 3041491 A JP3041491 A JP 3041491A JP 4149191 A JP4149191 A JP 4149191A JP H04278291 A JPH04278291 A JP H04278291A
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- JP
- Japan
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- channel mos
- whose
- mos transistor
- gate
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- 238000000059 patterning Methods 0.000 claims abstract description 9
- 230000006870 function Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメモリセル回路に関し、
特に、スタチック・ランダム・メモリ（以下、ＳＲＡＭ
と云う）に対応するメモリセル回路に関する。
特に、スタチック・ランダム・メモリ（以下、ＳＲＡＭ
と云う）に対応するメモリセル回路に関する。
【０００２】
【従来の技術】従来の、この種のメモルセル回路は、図
２（ａ）に示されるように、ビット線１０１および１０
２と、ワード線１０３に対応して、ＮチャネルＭＯＳト
ランジスタ１〜４と、高抵抗素子７および８とを備えて
構成されいる。書込み動作時においては、書込みデータ
を“Ｈ”レベルとすると、ビット線１０１は“Ｈ”レベ
ル、ビット線１０２は“Ｌ”レベルとなり、この状態に
おいて、ワード線１０３を“Ｈ”レベルとすると、Ｎチ
ャネルＭＯＳトランジスタ１および２は導通状態となり
、これによりＮチャネルＭＯＳトランジスタ３および４
のドレインとゲートに対して、それぞれビット線１０１
および１０２の電位が付与される。この結果、Ｎチャネ
ルＭＯＳトランジスタ３は非導通状態、ＮチャネルＭＯ
Ｓトランジスタ４は導通状態となり、ワード線１０３が
“Ｌ”レベルになってＮチャネルＭＯＳトランジスタ１
および２が非導通状態となっても、ＮチャネルＭＯＳト
ランジスタ３のドレインのレベルは“Ｈ”レベル、Ｎチ
ャネルＭＯＳトランジスタ４のドレインのレベルは“Ｌ
”レベルに固定され、前記データの“Ｈ”レベルが書込
まれる。
２（ａ）に示されるように、ビット線１０１および１０
２と、ワード線１０３に対応して、ＮチャネルＭＯＳト
ランジスタ１〜４と、高抵抗素子７および８とを備えて
構成されいる。書込み動作時においては、書込みデータ
を“Ｈ”レベルとすると、ビット線１０１は“Ｈ”レベ
ル、ビット線１０２は“Ｌ”レベルとなり、この状態に
おいて、ワード線１０３を“Ｈ”レベルとすると、Ｎチ
ャネルＭＯＳトランジスタ１および２は導通状態となり
、これによりＮチャネルＭＯＳトランジスタ３および４
のドレインとゲートに対して、それぞれビット線１０１
および１０２の電位が付与される。この結果、Ｎチャネ
ルＭＯＳトランジスタ３は非導通状態、ＮチャネルＭＯ
Ｓトランジスタ４は導通状態となり、ワード線１０３が
“Ｌ”レベルになってＮチャネルＭＯＳトランジスタ１
および２が非導通状態となっても、ＮチャネルＭＯＳト
ランジスタ３のドレインのレベルは“Ｈ”レベル、Ｎチ
ャネルＭＯＳトランジスタ４のドレインのレベルは“Ｌ
”レベルに固定され、前記データの“Ｈ”レベルが書込
まれる。
【０００３】また、図２（ｂ）に示されるのは、他の従
来例を示す回路図であるが、この従来例の場合には、図
２（ａ）における高抵抗素子７および８の代りに、Ｐチ
ャネルＭＯＳトランジスタ１１および１２が用いられて
いるが、本従来例における書込み動作については前述の
従来例の場合と同様であり、その説明は省略する。
来例を示す回路図であるが、この従来例の場合には、図
２（ａ）における高抵抗素子７および８の代りに、Ｐチ
ャネルＭＯＳトランジスタ１１および１２が用いられて
いるが、本従来例における書込み動作については前述の
従来例の場合と同様であり、その説明は省略する。
【０００４】
【発明が解決しようとする課題】上述した従来のメモリ
セル回路においては、メモリセル回路自体においてデー
タを保持することが不可能であり、外部より与えられた
データを、電源が投入されている間記憶していることし
かできないというのが現状である。しかしながら、ＳＲ
ＡＭの大容量化および高速化が進み、高速化については
、システム上の限界に近づいている今日、ＳＲＡＭ自身
に付加価値が必要とされる傾向が見え始めており、この
付加価値付与に関連して、上記のデータ保持機能の欠如
が多大な欠点となっている。
セル回路においては、メモリセル回路自体においてデー
タを保持することが不可能であり、外部より与えられた
データを、電源が投入されている間記憶していることし
かできないというのが現状である。しかしながら、ＳＲ
ＡＭの大容量化および高速化が進み、高速化については
、システム上の限界に近づいている今日、ＳＲＡＭ自身
に付加価値が必要とされる傾向が見え始めており、この
付加価値付与に関連して、上記のデータ保持機能の欠如
が多大な欠点となっている。
【０００５】
【課題を解決するための手段】本発明のメモリセル回路
は、ソースが接地電位に接続され、ドレインが第１の節
点に接続されるとともに、ゲートが第２の節点に接続さ
れる第１のＮチャネルＭＯＳトランジスタと、ソースが
接地電位に接続され、ドレインが前記第２の節点に接続
されるとともに、ゲートが前記第２の節点に接続される
第２のＮチャネルＭＯＳトランジスタと、一端が電源電
位に接続され、他端が前記第１の節点に接続される第１
の高抵抗素子と、一端が電源電位に接続され、他端が前
記第２の節点に接続される第２の高抵抗素子と、ドレイ
ンが第１のビット線に接続され、ゲートがワード線に接
続されるとともに、ソースが前記第１の節点に接続され
る第３のＮチャネルＭＯＳトランジスタと、ドレインが
第２のビット線に接続され、ゲートがワード線に接続さ
れるとともに、ソースが前記第２の節点に接続される第
４のＮチャネルＭＯＳトランジスタと、ソースが接地電
位に接続され、ドレインが前記第１の節点に接続される
とともに、ゲートが、マスク・パターニングにより接地
電位または外部制御信号に接続可能な切替回路に接続さ
れる第５のＮチャネルＭＯＳトランジスタと、ソースが
接地電位に接続され、ドレインが前記第２の節点に接続
されるとともに、ゲートが、マスク・パターニングによ
り接地電位または外部制御信号に接続可能な切替回路に
接続される第６のＮチャネルＭＯＳトランジスタと、を
備えて構成される。
は、ソースが接地電位に接続され、ドレインが第１の節
点に接続されるとともに、ゲートが第２の節点に接続さ
れる第１のＮチャネルＭＯＳトランジスタと、ソースが
接地電位に接続され、ドレインが前記第２の節点に接続
されるとともに、ゲートが前記第２の節点に接続される
第２のＮチャネルＭＯＳトランジスタと、一端が電源電
位に接続され、他端が前記第１の節点に接続される第１
の高抵抗素子と、一端が電源電位に接続され、他端が前
記第２の節点に接続される第２の高抵抗素子と、ドレイ
ンが第１のビット線に接続され、ゲートがワード線に接
続されるとともに、ソースが前記第１の節点に接続され
る第３のＮチャネルＭＯＳトランジスタと、ドレインが
第２のビット線に接続され、ゲートがワード線に接続さ
れるとともに、ソースが前記第２の節点に接続される第
４のＮチャネルＭＯＳトランジスタと、ソースが接地電
位に接続され、ドレインが前記第１の節点に接続される
とともに、ゲートが、マスク・パターニングにより接地
電位または外部制御信号に接続可能な切替回路に接続さ
れる第５のＮチャネルＭＯＳトランジスタと、ソースが
接地電位に接続され、ドレインが前記第２の節点に接続
されるとともに、ゲートが、マスク・パターニングによ
り接地電位または外部制御信号に接続可能な切替回路に
接続される第６のＮチャネルＭＯＳトランジスタと、を
備えて構成される。
【０００６】また、本発明のメモリセル回路は、ソース
が接地電位に接続され、ドレインが第１の節点に接続さ
れるとともに、ゲートが第２の節点に接続される第１の
ＮチャネルＭＯＳトランジスタと、ソースが接地電位に
接続され、ドレインが前記第２の節点に接続されるとと
もに、ゲートが前記第２の節点に接続される第２のＮチ
ャネルＭＯＳトランジスタと、ソースが電源電位に接続
され、ドレインが前記第１の節点に接続されるとともに
、ゲートが前記第２の節点に接続される第１のＰチャネ
ルＭＯＳトランジスタと、ソースが電源電位に接続され
、ドレインが前記第２の節点に接続されるとともに、ゲ
ートが前記第１の節点に接続される第２のＰチャネルＭ
ＯＳトランジスタと、ドレインが第１のビット線に接続
され、ゲートがワード線に接続されるとともに、ソース
が前記第１の節点に接続される第３のＮチャネルＭＯＳ
トランジスタと、ドレインが第２のビット線に接続され
、ゲートがワード線に接続されるとともに、ソースが前
記第２の節点に接続される第４のＮチャネルＭＯＳトラ
ンジスタと、ソースが接地電位に接続され、ドレインが
前記第１の節点に接続されるとともに、ゲートが、マス
ク・パターニングにより接地電位または外部制御信号に
接続可能な切替回路に接続される第５のＮチャネルＭＯ
Ｓトランジスタと、ソースが接地電位に接続され、ドレ
インが前記第２の節点に接続されるとともに、ゲートが
、マスク・パターニングにより接地電位または外部制御
信号に接続可能な切替回路に接続される第６のＮチャネ
ルＭＯＳトランジスタと、を備えて構成してもよい。
が接地電位に接続され、ドレインが第１の節点に接続さ
れるとともに、ゲートが第２の節点に接続される第１の
ＮチャネルＭＯＳトランジスタと、ソースが接地電位に
接続され、ドレインが前記第２の節点に接続されるとと
もに、ゲートが前記第２の節点に接続される第２のＮチ
ャネルＭＯＳトランジスタと、ソースが電源電位に接続
され、ドレインが前記第１の節点に接続されるとともに
、ゲートが前記第２の節点に接続される第１のＰチャネ
ルＭＯＳトランジスタと、ソースが電源電位に接続され
、ドレインが前記第２の節点に接続されるとともに、ゲ
ートが前記第１の節点に接続される第２のＰチャネルＭ
ＯＳトランジスタと、ドレインが第１のビット線に接続
され、ゲートがワード線に接続されるとともに、ソース
が前記第１の節点に接続される第３のＮチャネルＭＯＳ
トランジスタと、ドレインが第２のビット線に接続され
、ゲートがワード線に接続されるとともに、ソースが前
記第２の節点に接続される第４のＮチャネルＭＯＳトラ
ンジスタと、ソースが接地電位に接続され、ドレインが
前記第１の節点に接続されるとともに、ゲートが、マス
ク・パターニングにより接地電位または外部制御信号に
接続可能な切替回路に接続される第５のＮチャネルＭＯ
Ｓトランジスタと、ソースが接地電位に接続され、ドレ
インが前記第２の節点に接続されるとともに、ゲートが
、マスク・パターニングにより接地電位または外部制御
信号に接続可能な切替回路に接続される第６のＮチャネ
ルＭＯＳトランジスタと、を備えて構成してもよい。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１（ａ）は、本発明の第１の実施例を示
すブロック図である。図１（ａ）に示されるように、本
実施例は、ビット線１０１および１０２と、ワード線１
０３と、自己データ書込み線１０４に対応して、Ｎチャ
ネルＭＯＳトランジスタ１〜６と、高抵抗素子７および
８と、スイッチ９および１０とを備えて構成される。
すブロック図である。図１（ａ）に示されるように、本
実施例は、ビット線１０１および１０２と、ワード線１
０３と、自己データ書込み線１０４に対応して、Ｎチャ
ネルＭＯＳトランジスタ１〜６と、高抵抗素子７および
８と、スイッチ９および１０とを備えて構成される。
【０００９】図（ａ）において明らかなように、本実施
例の従来例（図２（ａ）参照）との相違点は、Ｎチャネ
ルＭＯＳトランジスタ５および６と、スイッチ９および
１０が新たに付与されていることである。このＮチャネ
ルＭＯＳトランジスタ５および６は、本メモリセル回路
にデータを与えるためのトランジスタであり、これらの
ＮチャネルＭＯＳトランジスタ５および６のゲートには
、それぞれ“Ｈ”データまたは“Ｌ”データを選択する
ためのスイッチ９および１０が接続されている。このス
イッチ９および１０は、実際の回路上において動作する
ことはなく、マスク・パターン上において、“Ｈ”デー
タか、または“Ｌ”データを決定する用途として用いら
れる。“Ｈ”データの場合においては、スイッチ９は接
地電位に接続され、スイッチ１０は自己データ書込み信
号線１０４に接続される。また、“Ｌ”データの場合に
は、スイッチ９は自己データ書込み信号線１０４に接続
され、スイッチ１０は接地電位に接続され。なお、スイ
ッチ９および１０の双方が共に接地電位または自己デー
タ書込み信号線に接続されることはない。
例の従来例（図２（ａ）参照）との相違点は、Ｎチャネ
ルＭＯＳトランジスタ５および６と、スイッチ９および
１０が新たに付与されていることである。このＮチャネ
ルＭＯＳトランジスタ５および６は、本メモリセル回路
にデータを与えるためのトランジスタであり、これらの
ＮチャネルＭＯＳトランジスタ５および６のゲートには
、それぞれ“Ｈ”データまたは“Ｌ”データを選択する
ためのスイッチ９および１０が接続されている。このス
イッチ９および１０は、実際の回路上において動作する
ことはなく、マスク・パターン上において、“Ｈ”デー
タか、または“Ｌ”データを決定する用途として用いら
れる。“Ｈ”データの場合においては、スイッチ９は接
地電位に接続され、スイッチ１０は自己データ書込み信
号線１０４に接続される。また、“Ｌ”データの場合に
は、スイッチ９は自己データ書込み信号線１０４に接続
され、スイッチ１０は接地電位に接続され。なお、スイ
ッチ９および１０の双方が共に接地電位または自己デー
タ書込み信号線に接続されることはない。
【００１０】ワード線１０３が“Ｌ”レベルの状態にお
いては、自己データ書込み信号線１０４には“Ｈ”レベ
ルが与えられる。ＮチャネルＭＯＳトランジスタ５は、
ゲートが接地電位であり非導通状態となり、Ｎチャネル
ＭＯＳトランジスタ６は、ゲートが自己データ書込み信
号線１０４に接続されているため導通状態となる。従っ
て、ＮチャネルＭＯＳトランジスタ６のドレインの電位
は“Ｌ”レベルとなり、ＮチャネルＭＯＳトランジスタ
３は非導通状態となり、そのドレインの電位は“Ｈ”レ
ベルとなる。また、ＮチャネルＭＯＳトランジスタ４は
、ＮチャネルＭＯＳトランジスタ３のドレインの電位を
ゲートに受けて導通状態となり、ＮチャネルＭＯＳトラ
ンジスタ３および４のドレインの電位は固定される。 次いで、自己データ書込み信号線１０４を“Ｌ”レベル
として、書込みが終了となる。
いては、自己データ書込み信号線１０４には“Ｈ”レベ
ルが与えられる。ＮチャネルＭＯＳトランジスタ５は、
ゲートが接地電位であり非導通状態となり、Ｎチャネル
ＭＯＳトランジスタ６は、ゲートが自己データ書込み信
号線１０４に接続されているため導通状態となる。従っ
て、ＮチャネルＭＯＳトランジスタ６のドレインの電位
は“Ｌ”レベルとなり、ＮチャネルＭＯＳトランジスタ
３は非導通状態となり、そのドレインの電位は“Ｈ”レ
ベルとなる。また、ＮチャネルＭＯＳトランジスタ４は
、ＮチャネルＭＯＳトランジスタ３のドレインの電位を
ゲートに受けて導通状態となり、ＮチャネルＭＯＳトラ
ンジスタ３および４のドレインの電位は固定される。 次いで、自己データ書込み信号線１０４を“Ｌ”レベル
として、書込みが終了となる。
【００１１】図１（ｂ）に示されるのは、本発明の第２
の実施例を示す回路図である。本実施例の第１の実施例
との相違点は、図１（ａ）における高抵抗素子７および
８の代りに、ＰチャネルＭＯＳトランジスタ１１および
１２が用いられていることであるが、本実施例における
書込み動作については前述の第１の実施例の場合と同様
であり、その説明は省略する。
の実施例を示す回路図である。本実施例の第１の実施例
との相違点は、図１（ａ）における高抵抗素子７および
８の代りに、ＰチャネルＭＯＳトランジスタ１１および
１２が用いられていることであるが、本実施例における
書込み動作については前述の第１の実施例の場合と同様
であり、その説明は省略する。
【００１２】
【発明の効果】以上説明したように、本発明は、従来の
メモリセル回路の機能に加えて、各メモリセル回路に任
意のデータを保持させ、所定の信号を外部より与えるこ
とにより、各メモリセル回路の任意のデータを、メモリ
セル回路内に一度に書込むことができるという付加価値
を付与することができるという効果がある。
メモリセル回路の機能に加えて、各メモリセル回路に任
意のデータを保持させ、所定の信号を外部より与えるこ
とにより、各メモリセル回路の任意のデータを、メモリ
セル回路内に一度に書込むことができるという付加価値
を付与することができるという効果がある。
【図１】本発明の第１および第２の実施例を示す回路図
である。
である。
【図２】従来例を示す回路図である。
１〜６ ＮチャネルＭＯＳトランジスタ７，８
高抵抗素子 ９，１０ スイッチ
高抵抗素子 ９，１０ スイッチ
Claims (2)
- 【請求項１】 ソースが接地電位に接続され、ドレイ
ンが第１の節点に接続されるとともに、ゲートが第２の
節点に接続される第１のＮチャネルＭＯＳトランジスタ
と、ソースが接地電位に接続され、ドレインが前記第２
の節点に接続されるとともに、ゲートが前記第２の節点
に接続される第２のＮチャネルＭＯＳトランジスタと、
一端が電源電位に接続され、他端が前記第１の節点に接
続される第１の高抵抗素子と、一端が電源電位に接続さ
れ、他端が前記第２の節点に接続される第２の高抵抗素
子と、ドレインが第１のビット線に接続され、ゲートが
ワード線に接続されるとともに、ソースが前記第１の節
点に接続される第３のＮチャネルＭＯＳトランジスタと
、ドレインが第２のビット線に接続され、ゲートがワー
ド線に接続されるとともに、ソースが前記第２の節点に
接続される第４のＮチャネルＭＯＳトランジスタと、ソ
ースが接地電位に接続され、ドレインが前記第１の節点
に接続されるとともに、ゲートが、マスク・パターニン
グにより接地電位または外部制御信号に接続可能な切替
回路に接続される第５のＮチャネルＭＯＳトランジスタ
と、ソースが接地電位に接続され、ドレインが前記第２
の節点に接続されるとともに、ゲートが、マスク・パタ
ーニングにより接地電位または外部制御信号に接続可能
な切替回路に接続される第６のＮチャネルＭＯＳトラン
ジスタと、を備えることを特徴とするメモリセル回路。 - 【請求項２】 ソースが接地電位に接続され、ドレイ
ンが第１の節点に接続されるとともに、ゲートが第２の
節点に接続される第１のＮチャネルＭＯＳトランジスタ
と、ソースが接地電位に接続され、ドレインが前記第２
の節点に接続されるとともに、ゲートが前記第２の節点
に接続される第２のＮチャネルＭＯＳトランジスタと、
ソースが電源電位に接続され、ドレインが前記第１の節
点に接続されるとともに、ゲートが前記第２の節点に接
続される第１のＰチャネルＭＯＳトランジスタと、ソー
スが電源電位に接続され、ドレインが前記第２の節点に
接続されるとともに、ゲートが前記第１の節点に接続さ
れる第２のＰチャネルＭＯＳトランジスタと、ドレイン
が第１のビット線に接続され、ゲートがワード線に接続
されるとともに、ソースが前記第１の節点に接続される
第３のＮチャネルＭＯＳトランジスタと、ドレインが第
２のビット線に接続され、ゲートがワード線に接続され
るとともに、ソースが前記第２の節点に接続される第４
のＮチャネルＭＯＳトランジスタと、ソースが接地電位
に接続され、ドレインが前記第１の節点に接続されると
ともに、ゲートが、マスク・パターニングにより接地電
位または外部制御信号に接続可能な切替回路に接続され
る第５のＮチャネルＭＯＳトランジスタと、ソースが接
地電位に接続され、ドレインが前記第２の節点に接続さ
れるとともに、ゲートが、マスク・パターニングにより
接地電位または外部制御信号に接続可能な切替回路に接
続される第６のＮチャネルＭＯＳトランジスタと、を備
えることを特徴とするメモリセル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041491A JPH04278291A (ja) | 1991-03-07 | 1991-03-07 | メモリセル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3041491A JPH04278291A (ja) | 1991-03-07 | 1991-03-07 | メモリセル回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04278291A true JPH04278291A (ja) | 1992-10-02 |
Family
ID=12609824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3041491A Pending JPH04278291A (ja) | 1991-03-07 | 1991-03-07 | メモリセル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04278291A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020015940A (ko) * | 2000-08-23 | 2002-03-02 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 기억 장치 |
| KR20030011232A (ko) * | 2001-07-12 | 2003-02-07 | 미쓰비시덴키 가부시키가이샤 | 소프트 에러 내성을 향상시킨 반도체 기억 회로 |
| KR100418233B1 (ko) * | 2000-07-31 | 2004-02-11 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230698A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | ランダムアクセス半導体メモリセル |
-
1991
- 1991-03-07 JP JP3041491A patent/JPH04278291A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61230698A (ja) * | 1985-04-05 | 1986-10-14 | Nec Corp | ランダムアクセス半導体メモリセル |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418233B1 (ko) * | 2000-07-31 | 2004-02-11 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
| KR20020015940A (ko) * | 2000-08-23 | 2002-03-02 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체 기억 장치 |
| KR20030011232A (ko) * | 2001-07-12 | 2003-02-07 | 미쓰비시덴키 가부시키가이샤 | 소프트 에러 내성을 향상시킨 반도체 기억 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970715 |