JPH04139695A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04139695A JPH04139695A JP2263668A JP26366890A JPH04139695A JP H04139695 A JPH04139695 A JP H04139695A JP 2263668 A JP2263668 A JP 2263668A JP 26366890 A JP26366890 A JP 26366890A JP H04139695 A JPH04139695 A JP H04139695A
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- JP
- Japan
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- buffer
- input terminal
- memory cell
- signal
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000000872 buffer Substances 0.000 claims abstract description 49
- 239000011159 matrix material Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、データの書き込み及び読み出しを随時に行う
ことが可能な半導体記憶装置（ＲＡＭ）に関し、特にメ
モリセルから読み出されたデータを直接受けるバッファ
での消費電流の低減を図れるようにした半導体記憶装置
に関する。
ことが可能な半導体記憶装置（ＲＡＭ）に関し、特にメ
モリセルから読み出されたデータを直接受けるバッファ
での消費電流の低減を図れるようにした半導体記憶装置
に関する。
口従来の技術］
従来、書き込み及び読み出しを随時に行うことができる
ＲＡＭは、第５図に示すように構成されている。
ＲＡＭは、第５図に示すように構成されている。
第５図において、メモリセル１０はマトリクス状に配置
されており、ワード線ＷＡｏ−ＷＡＩに行単位で共通接
続されると共に、書き込み用ビット線ＷＤｏ−ＷＤ、、
ＷＤｏ−ＷＤ、、読み出し用ビット線ＲＤ、−ＲＤ、及
び書き込み制御信号線ＷＥｏ−ＷＥ、に列単位で共通接
続されたものとなっている。
されており、ワード線ＷＡｏ−ＷＡＩに行単位で共通接
続されると共に、書き込み用ビット線ＷＤｏ−ＷＤ、、
ＷＤｏ−ＷＤ、、読み出し用ビット線ＲＤ、−ＲＤ、及
び書き込み制御信号線ＷＥｏ−ＷＥ、に列単位で共通接
続されたものとなっている。
アドレス入力端子Ａｙｏ〜Ａ ｙｎに入力される行アド
レスは、行アドレスデコーダ２１に与えられている。行
アドレスデコーダは、行アドレスをデコードし、ワード
線ＷＡｏ −ＷＡＩ の一つを選択にする。
レスは、行アドレスデコーダ２１に与えられている。行
アドレスデコーダは、行アドレスをデコードし、ワード
線ＷＡｏ −ＷＡＩ の一つを選択にする。
また、アドレス入力端子Ａ Ｘ Ｏ−Ａ ｚ ｑに入力
さオる列アドレスは、列アドレスデコーダ２１に与メら
れている。列アドレスデコーダ２１は、列ア）レスをデ
コードし、列選択信号Ｓ Ｌｏ ＝Ｓ ＬＪ ’Ｚ−つ
を選択する。この列選択信号ＳＬｏ”ＳＬ−は、書き込
み信号出力バッファ４１に与えられている。書き込み信
号出力バッファ４１は、書きだみ制御入力端子ＷＥから
書き込み信号入カバ５．ファ４０を介して入力された制
御信号と、列選択信号ＳＬ、−５Ｌ、とを入力し、書き
込み制御信号線ＷＥｏ−ＷＥ、のうちの一つをアクティ
ブにする。
さオる列アドレスは、列アドレスデコーダ２１に与メら
れている。列アドレスデコーダ２１は、列ア）レスをデ
コードし、列選択信号Ｓ Ｌｏ ＝Ｓ ＬＪ ’Ｚ−つ
を選択する。この列選択信号ＳＬｏ”ＳＬ−は、書き込
み信号出力バッファ４１に与えられている。書き込み信
号出力バッファ４１は、書きだみ制御入力端子ＷＥから
書き込み信号入カバ５．ファ４０を介して入力された制
御信号と、列選択信号ＳＬ、−５Ｌ、とを入力し、書き
込み制御信号線ＷＥｏ−ＷＥ、のうちの一つをアクティ
ブにする。
一方、書き込みデータＤＩＮは、書き込みデータ人力バ
ッファ３０を介して各列毎に設けられた書き込みデータ
出力バッファ３１に入力され、この書き込みデータ出力
バッファ３１及びビット線ＷＤ、−ＷＤ、、ＷＤ、−Ｗ
Ｄ、を介してメモリセル１０に書込まれるようになって
いる。
ッファ３０を介して各列毎に設けられた書き込みデータ
出力バッファ３１に入力され、この書き込みデータ出力
バッファ３１及びビット線ＷＤ、−ＷＤ、、ＷＤ、−Ｗ
Ｄ、を介してメモリセル１０に書込まれるようになって
いる。
また、メモリセル１０から読み出された読み出しデータ
は、ビット線ＲＤ、−ＲＤ、 、インバータ６０、Ｎチ
ャネル型ＭＯ８）ランジスタフｏ及び読み出しデータ出
力バッファ５ｏを介して読み出しデータＤ。Ｕアとして
外部に出力されるものととなっている。
は、ビット線ＲＤ、−ＲＤ、 、インバータ６０、Ｎチ
ャネル型ＭＯ８）ランジスタフｏ及び読み出しデータ出
力バッファ５ｏを介して読み出しデータＤ。Ｕアとして
外部に出力されるものととなっている。
第６図は、メモリセル１ｏの更に詳細な回路図である。
逆並列接続されたインバータＩＥ３．１７の一方の共通
接続端と書き込みデータ入力端子ＷＤとの間には、Ｎチ
ャネル型ＭＯＳトランジスタ１１゜１２が直列に介挿さ
れ、インバータ１６．１７の他方の共通接続端と書き込
みデータ入力端子ＷＤ−との間には、Ｎチャネル型ＭＯ
８）ランジスタ１３、工４が直列に介挿されている。書
き込みデータ入力端子ＷＤ、ＷＤは、夫々書き込み用ビ
ット線ＷＤ、ＷＤに接続されるようになっている。トラ
ンジスタ１１．１４のゲートは、書き込み制御端子ＷＥ
Ｎに接続されている。この書き込み制御端子ＷＥＮは、
書き込み制御信号線ＷＥに接続されるものとなっている
。トランジスタ１２．１３のゲートは、アドレス入力端
子ＡＤに接続されている。アドレス入力端子ＡＤはワー
ド線ＷＡに接続されるようになっている。一方、インバ
ータ１６．１７の他方の共通接続端は、インバータ１８
及びゲートがアドレス入力端子ＡＤに接続されたＮチャ
ネル型ＭＯＳトランジスタ１５を介して読み出しデータ
出力端子ＲＤに接続されている。この読み出しデータ出
力端子ＲＤは、読み出し用ビット線ＲＤに接続されるよ
うになっている。
接続端と書き込みデータ入力端子ＷＤとの間には、Ｎチ
ャネル型ＭＯＳトランジスタ１１゜１２が直列に介挿さ
れ、インバータ１６．１７の他方の共通接続端と書き込
みデータ入力端子ＷＤ−との間には、Ｎチャネル型ＭＯ
８）ランジスタ１３、工４が直列に介挿されている。書
き込みデータ入力端子ＷＤ、ＷＤは、夫々書き込み用ビ
ット線ＷＤ、ＷＤに接続されるようになっている。トラ
ンジスタ１１．１４のゲートは、書き込み制御端子ＷＥ
Ｎに接続されている。この書き込み制御端子ＷＥＮは、
書き込み制御信号線ＷＥに接続されるものとなっている
。トランジスタ１２．１３のゲートは、アドレス入力端
子ＡＤに接続されている。アドレス入力端子ＡＤはワー
ド線ＷＡに接続されるようになっている。一方、インバ
ータ１６．１７の他方の共通接続端は、インバータ１８
及びゲートがアドレス入力端子ＡＤに接続されたＮチャ
ネル型ＭＯＳトランジスタ１５を介して読み出しデータ
出力端子ＲＤに接続されている。この読み出しデータ出
力端子ＲＤは、読み出し用ビット線ＲＤに接続されるよ
うになっている。
また、このメモリセルｌＯに読み出し用ビット線ＲＤ
ｏ ”” ＲＤ Ｊを介して接続されたインバータ６０
は、第７図に示すように、Ｐチャネル型ＭＯＳトランジ
スタ６１及びＮチャネル型ＭＯ８Ｉ−ランジスタロ２を
相補対接続してなるＣＭＯＳインバータ回路から構成さ
れている。
ｏ ”” ＲＤ Ｊを介して接続されたインバータ６０
は、第７図に示すように、Ｐチャネル型ＭＯＳトランジ
スタ６１及びＮチャネル型ＭＯ８Ｉ−ランジスタロ２を
相補対接続してなるＣＭＯＳインバータ回路から構成さ
れている。
このように構成されたＲＡＭにおいては、メモリセル１
０から読み出されたデータがデータ読み出し用ビット線
ＲＤを介してインバータ６０に入力され、更にトランジ
スタ７０及び出力バッファ５０を介して外部に読み出さ
れる。
０から読み出されたデータがデータ読み出し用ビット線
ＲＤを介してインバータ６０に入力され、更にトランジ
スタ７０及び出力バッファ５０を介して外部に読み出さ
れる。
［発明が解決しようとする課題］
上述した従来のＲＡＭにおいては、メモリセル１０から
ハイレベルの信号が出力されると、メモリセル１０内の
インバータ１８の出力電圧は、電源供給線と同じ電圧Ｖ
ＤＤになるが、Ｎチャネル型ＭＯＳトランジスタ１５を
経由することによって、読み出し用ビット線ＲＤＯ”Ｒ
ＤＪに実際に出力される電圧は、ＶＤＤよりも低い電圧
になっている。
ハイレベルの信号が出力されると、メモリセル１０内の
インバータ１８の出力電圧は、電源供給線と同じ電圧Ｖ
ＤＤになるが、Ｎチャネル型ＭＯＳトランジスタ１５を
経由することによって、読み出し用ビット線ＲＤＯ”Ｒ
ＤＪに実際に出力される電圧は、ＶＤＤよりも低い電圧
になっている。
そのため、読み出し用ビット線ＲＤ、−ＲＤ、に接続さ
れたインバータ６０内のＮチャネル型ＭＯＳトランジス
タ６２はオン状態になるが、Ｐチャネル型ＭＯＳトラン
ジスタ６１は完全にはオフの状態にはならす、半導通状
態となってしまう。その結果、インバータ６０の内部で
は、電源供給線からＰチャネル型ＭＯ８）ランジスタロ
１及びＮチャネル型ＭＯ８）ランジスタロ２を通って接
地線に向かって常に貫通電流が流れてしまう。
れたインバータ６０内のＮチャネル型ＭＯＳトランジス
タ６２はオン状態になるが、Ｐチャネル型ＭＯＳトラン
ジスタ６１は完全にはオフの状態にはならす、半導通状
態となってしまう。その結果、インバータ６０の内部で
は、電源供給線からＰチャネル型ＭＯ８）ランジスタロ
１及びＮチャネル型ＭＯ８）ランジスタロ２を通って接
地線に向かって常に貫通電流が流れてしまう。
従って、ＲＡＭの規模が大きくなると、上記貫通電流に
よる消費電力が無視できなくなるという問題点があった
。
よる消費電力が無視できなくなるという問題点があった
。
本発明は、かかる問題点に鑑みてなされたものであって
、メモリセルからの出力を受けるバッファに貫通電流が
流れるのを防止して、消費電力を大幅に低減させること
が可能な半導体記憶装置を提供することを目的とする。
、メモリセルからの出力を受けるバッファに貫通電流が
流れるのを防止して、消費電力を大幅に低減させること
が可能な半導体記憶装置を提供することを目的とする。
Ｃ課題を解決するための手段コ
本発明に係る半導体記憶装置は、マ） ＩＪクス状に配
置された複数のメモリセルと、行アドレス及び列アドレ
スをデコードして前記複数のメモリセルの中から書き込
み及び読み出しを行うメモリセルを選択するアドレスデ
コーダと、このアドレスデコーダによって選択されたメ
モリセルから読み出されたデータを直接受は入れるバッ
ファとを有する半導体記憶装置において、前記バッファ
は、制御信号によってその導通状態が制御されるもので
あることを特徴とする。
置された複数のメモリセルと、行アドレス及び列アドレ
スをデコードして前記複数のメモリセルの中から書き込
み及び読み出しを行うメモリセルを選択するアドレスデ
コーダと、このアドレスデコーダによって選択されたメ
モリセルから読み出されたデータを直接受は入れるバッ
ファとを有する半導体記憶装置において、前記バッファ
は、制御信号によってその導通状態が制御されるもので
あることを特徴とする。
［作用］
本発明によれば、メモリセルから読み出される読み出し
データを直接受は入れるバッファが、制御信号によって
その導通状態を制御されるものであるため、例えば半導
体記憶装置の休止時において制御信号のレベルを特定の
レベルとすることにより、前記バッファを遮断状態にす
ると、貫通電流を抑制することができる。このため、本
発明によれば、消費電力を低減することができる。
データを直接受は入れるバッファが、制御信号によって
その導通状態を制御されるものであるため、例えば半導
体記憶装置の休止時において制御信号のレベルを特定の
レベルとすることにより、前記バッファを遮断状態にす
ると、貫通電流を抑制することができる。このため、本
発明によれば、消費電力を低減することができる。
口実施例コ
以下、添付の図面に基づいて本発明の実施例について説
明する。
明する。
第１図は、本発明の第１の実施例に係るＲＡＭの構成を
示すブロック図である。
示すブロック図である。
なお、この第１図において、第５図の従来例と同一部分
には同一符号を付し、重複する部分の説明を省略する。
には同一符号を付し、重複する部分の説明を省略する。
この第１の実施例の回路が、従来の回路と異なる点は、
メモリセル１０から読み出されたデータを直接受けるバ
ッファの構成である。即ち、メモリセル１０から読み出
されたデータは、パワーセーブモード付バッファ８０の
一方の入力端に供給されている。バッファ８０の他方の
入力端には、パワーセーブ信号入力端子ＰＳからの制御
信号が供給されている。
メモリセル１０から読み出されたデータを直接受けるバ
ッファの構成である。即ち、メモリセル１０から読み出
されたデータは、パワーセーブモード付バッファ８０の
一方の入力端に供給されている。バッファ８０の他方の
入力端には、パワーセーブ信号入力端子ＰＳからの制御
信号が供給されている。
第２図は、パワーセーブモード付キバッファ８０の更に
詳細な構成を示す回路図である。このバッファ８０は、
Ｐチャネル型ＭＯ８）ランジスタ８１．８２の直列回路
と、Ｎチャネル型ＭＯ３）ランジスタ８３，８４の並列
回路とを、電源供給線ＶＤと接地線ＧＮＤとの間に接続
してなるＣＭＯ８構成の２人力ＮＡＮＤゲートによって
構成されている。このゲートの一方の入力端子Ｉ、は読
み出し用ビット線ＲＤＯ−ＲＤ、に接続され、他方の入
力端子■２はパワーセーブ信号入力端子ＰＳに接続され
るようになっている。
詳細な構成を示す回路図である。このバッファ８０は、
Ｐチャネル型ＭＯ８）ランジスタ８１．８２の直列回路
と、Ｎチャネル型ＭＯ３）ランジスタ８３，８４の並列
回路とを、電源供給線ＶＤと接地線ＧＮＤとの間に接続
してなるＣＭＯ８構成の２人力ＮＡＮＤゲートによって
構成されている。このゲートの一方の入力端子Ｉ、は読
み出し用ビット線ＲＤＯ−ＲＤ、に接続され、他方の入
力端子■２はパワーセーブ信号入力端子ＰＳに接続され
るようになっている。
次に、このように構成された本実施例に係るＲＡＭの動
作について説明する。
作について説明する。
パワーセーブ信号入力端子ＰＳにローレベルの信号が入
力されているときには、バッファ８０はアクティブな状
態であるため、ＲＡＭは通常動作を行う。その動作は従
来例と同じである。
力されているときには、バッファ８０はアクティブな状
態であるため、ＲＡＭは通常動作を行う。その動作は従
来例と同じである。
一方、入力端子ＰＳにハイレベルの信号が入力されてい
るときには、バッファ８０はパワーセーブモードとなる
。このとき、メモリセル１０からハイレベルの信号が出
力されていると、読み出し用ビット線ＲＤの電圧は電源
電圧ＶＤＤよりも低い電圧になっているため、バッファ
８ｏの入力端子■１に接続されたＮチャネル型ＭＯＳト
ランジスタ８３はオン状態、Ｐチャネル型ＭＯＳトラン
ジスタ８２は半導通状態になるが、もう一方の入力端チ
エ。には入力端子ＰＳからハイレベルの信号（電圧ＶＤ
Ｄ）が入力されているため、Ｐチャンネル型ＭＯＳトラ
ンジスタ８１が完全にオフ状態になり、結局、このトラ
ンジスタ８１によって電源供給線ＶＤから接地線ＧＮＤ
に流れる貫通電流が遮断されることになる。
るときには、バッファ８０はパワーセーブモードとなる
。このとき、メモリセル１０からハイレベルの信号が出
力されていると、読み出し用ビット線ＲＤの電圧は電源
電圧ＶＤＤよりも低い電圧になっているため、バッファ
８ｏの入力端子■１に接続されたＮチャネル型ＭＯＳト
ランジスタ８３はオン状態、Ｐチャネル型ＭＯＳトラン
ジスタ８２は半導通状態になるが、もう一方の入力端チ
エ。には入力端子ＰＳからハイレベルの信号（電圧ＶＤ
Ｄ）が入力されているため、Ｐチャンネル型ＭＯＳトラ
ンジスタ８１が完全にオフ状態になり、結局、このトラ
ンジスタ８１によって電源供給線ＶＤから接地線ＧＮＤ
に流れる貫通電流が遮断されることになる。
このように、従来のＲＡＭでは読み出し用ピッ）［ＲＤ
がハイレベルのときは、常にこのビット線に接続された
バッファ内を貫通電力が流れてしまったが、この実施例
によれば、バッファ８ｏにパワーセーブ機能を持たせ、
ＲＡＭを使用しないときはパワーセーブモードにしてお
くことにより、貫通電流が流れるのを防止することがで
き、消費電流を大幅に抑制することができる。
がハイレベルのときは、常にこのビット線に接続された
バッファ内を貫通電力が流れてしまったが、この実施例
によれば、バッファ８ｏにパワーセーブ機能を持たせ、
ＲＡＭを使用しないときはパワーセーブモードにしてお
くことにより、貫通電流が流れるのを防止することがで
き、消費電流を大幅に抑制することができる。
第３図は、本発明の第２の実施例に係るＲＡＭの構成を
示すブロック図である。
示すブロック図である。
なお、この第３図において、第１図及び第５図と同一部
分には同一符号を付し、重複する部分の説明を省略する
。
分には同一符号を付し、重複する部分の説明を省略する
。
この第２の実施例の回路が第１図の回路と異なる点は、
パワーセーブモード付きバッファ９０の構成である。即
ち、この実施例では、パワーセーブモード付きバッファ
９０として導通制御端子付きのインバータを使用してい
る。
パワーセーブモード付きバッファ９０の構成である。即
ち、この実施例では、パワーセーブモード付きバッファ
９０として導通制御端子付きのインバータを使用してい
る。
第４図は、パワーセーブモード付キバッフｒ９０の更に
詳細な構成を示す回路図である。このバッファは、相補
対接続されたＰチャネル型ＭＯＳトランジスタ９１及び
Ｎチャネル型ＭＯ３）ランジスタ９２と、このトランジ
スタ９２のソースと接地線ＧＮＤとの間に接続されたＮ
チャネル型トランジスタ９３とからなり、トランジスタ
９１゜９２の共通ゲートが一方の入力端子■、に接続さ
れ、他方の入力端子Ｉ２が列アドレスデコーダ２１の出
力である列選択線ＳＬ、−８ＬＪに接続されたものとな
っている。
詳細な構成を示す回路図である。このバッファは、相補
対接続されたＰチャネル型ＭＯＳトランジスタ９１及び
Ｎチャネル型ＭＯ３）ランジスタ９２と、このトランジ
スタ９２のソースと接地線ＧＮＤとの間に接続されたＮ
チャネル型トランジスタ９３とからなり、トランジスタ
９１゜９２の共通ゲートが一方の入力端子■、に接続さ
れ、他方の入力端子Ｉ２が列アドレスデコーダ２１の出
力である列選択線ＳＬ、−８ＬＪに接続されたものとな
っている。
次に、このように構成された本実施例に係るＲＡＭの動
作について説明する。
作について説明する。
いま、入力端子■２にローレベルの信号が入力されてい
るときには、Ｎチャネル型ＭＯ８）ランジスタ９３がオ
フ状、穣になるので、入力端子１１にローレベルの信号
が入力されているときは出力端子０１にはハイレベルが
出力される。しかし、入力端子■１にハイレベルが入力
されていると、Ｐチャネル型ＭＯ８）ランジスタ９１が
オフ状態になるので、出力端子０１はハイインピーダン
ス状態になる。
るときには、Ｎチャネル型ＭＯ８）ランジスタ９３がオ
フ状、穣になるので、入力端子１１にローレベルの信号
が入力されているときは出力端子０１にはハイレベルが
出力される。しかし、入力端子■１にハイレベルが入力
されていると、Ｐチャネル型ＭＯ８）ランジスタ９１が
オフ状態になるので、出力端子０１はハイインピーダン
ス状態になる。
このように、入力端チエ。にローレベルの信号が入力さ
れている間は、そのバッファ９０はパワーセーブモード
となり、入力端子１１に入力される読み出しデータが電
源レベルと接地レベルの中間の電圧であっても、内部に
貫通電流が流れることがなくなる。
れている間は、そのバッファ９０はパワーセーブモード
となり、入力端子１１に入力される読み出しデータが電
源レベルと接地レベルの中間の電圧であっても、内部に
貫通電流が流れることがなくなる。
なお、列アドレスデコーダ２１から出力される列選択線
ＳＬ、−８Ｌ、のうち、そのレベルがハイレベルになる
のは、列アドレス入力端子Ａ ｘｏ〜Ａ、□への列アド
レスによって選択された一本のみである。従って、その
他の列選択線ＳＬ０〜ＳＬ、は全でローレベルになるた
め、バッファ９０は、読み出し動作を行うために動作さ
せる必要があるバッファ１つを除いて全てが自動的にパ
ワーセーブモードとなる。このため、ＲＡＭ内を流れる
貫通電流を抑制して消費電流の低減を図ることができる
。
ＳＬ、−８Ｌ、のうち、そのレベルがハイレベルになる
のは、列アドレス入力端子Ａ ｘｏ〜Ａ、□への列アド
レスによって選択された一本のみである。従って、その
他の列選択線ＳＬ０〜ＳＬ、は全でローレベルになるた
め、バッファ９０は、読み出し動作を行うために動作さ
せる必要があるバッファ１つを除いて全てが自動的にパ
ワーセーブモードとなる。このため、ＲＡＭ内を流れる
貫通電流を抑制して消費電流の低減を図ることができる
。
［発明の効果コ
以上述べたように、本発明によれば、メモリセルから読
み出されたデータを直接骨は入れるバッファにパワーセ
ーブ機能を付加し、その状態を制御信号によって制御す
るようにしたので、従来、バッファ内を常時流れていた
貫通電流を抑制して消費電力を大幅に抑制することがで
きる。
み出されたデータを直接骨は入れるバッファにパワーセ
ーブ機能を付加し、その状態を制御信号によって制御す
るようにしたので、従来、バッファ内を常時流れていた
貫通電流を抑制して消費電力を大幅に抑制することがで
きる。
第１図は本発明の第１の実施例に係るＲＡＭのブロック
図、第２図は同ＲＡＭにおけるパワーセーブモード付き
バッファの回路図、第３図は本発明の第２の実施例に係
るＲＡＭのブロック図、第４図は同ＲＡＭにおけるパワ
ーセーブモード付きバッファの回路図、第５図は従来の
ＲＡＭのブロック図、第６図は同ＲＡＭにおけるメモリ
セルの回路図、第７図は同ＲＡＭにおけるバッファの回
路図である。 １０；メモリセル、２０：行アドレスデコーダ、２１；
列アドレスデコーダ、３０；書き込みデータ人力バッフ
ァ、３１；書き込みデータ出力バッファ、４０；書き込
み信号人力バッファ、４１；書き込み信号出力バッファ
、５０；読み出しデータ出力バッファ、６０；インバー
タ、７０：Ｎチャネル型ＭＯ８）ランジスタ、８０，９
０；パワーセーブモード付きバッファ
図、第２図は同ＲＡＭにおけるパワーセーブモード付き
バッファの回路図、第３図は本発明の第２の実施例に係
るＲＡＭのブロック図、第４図は同ＲＡＭにおけるパワ
ーセーブモード付きバッファの回路図、第５図は従来の
ＲＡＭのブロック図、第６図は同ＲＡＭにおけるメモリ
セルの回路図、第７図は同ＲＡＭにおけるバッファの回
路図である。 １０；メモリセル、２０：行アドレスデコーダ、２１；
列アドレスデコーダ、３０；書き込みデータ人力バッフ
ァ、３１；書き込みデータ出力バッファ、４０；書き込
み信号人力バッファ、４１；書き込み信号出力バッファ
、５０；読み出しデータ出力バッファ、６０；インバー
タ、７０：Ｎチャネル型ＭＯ８）ランジスタ、８０，９
０；パワーセーブモード付きバッファ
Claims (2)
- （１）マトリクス状に配置された複数のメモリセルと、
行アドレス及び列アドレスをデコードして前記複数のメ
モリセルの中から書き込み及び読み出しを行うメモリセ
ルを選択するアドレスデコーダと、このアドレスデコー
ダによって選択されたメモリセルから読み出されたデー
タを直接受け入れるバッファとを有する半導体記憶装置
において、前記バッファは、制御信号によってその導通
状態が制御されるものであることを特徴とする半導体記
憶装置。 - （２）前記バッファは、前記アドレスデコーダの出力信
号を前記制御信号として入力するものであることをと特
徴とする請求項１に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263668A JP2669133B2 (ja) | 1990-09-30 | 1990-09-30 | 半導体記憶装置 |
| US07/767,717 US5208774A (en) | 1990-09-30 | 1991-09-30 | Semiconductor memory device with low power consumption output data selector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2263668A JP2669133B2 (ja) | 1990-09-30 | 1990-09-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04139695A true JPH04139695A (ja) | 1992-05-13 |
| JP2669133B2 JP2669133B2 (ja) | 1997-10-27 |
Family
ID=17392683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2263668A Expired - Lifetime JP2669133B2 (ja) | 1990-09-30 | 1990-09-30 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5208774A (ja) |
| JP (1) | JP2669133B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04268287A (ja) * | 1991-02-22 | 1992-09-24 | Nec Ic Microcomput Syst Ltd | 半導体メモリ回路 |
| JP3158542B2 (ja) * | 1991-10-09 | 2001-04-23 | 日本電気株式会社 | 半導体メモリ装置 |
| US5737566A (en) * | 1993-12-20 | 1998-04-07 | Motorola, Inc. | Data processing system having a memory with both a high speed operating mode and a low power operating mode and method therefor |
| JP3489967B2 (ja) * | 1997-06-06 | 2004-01-26 | 松下電器産業株式会社 | 半導体記憶装置及びキャッシュメモリ装置 |
| JP3741053B2 (ja) * | 2002-02-18 | 2006-02-01 | ソニー株式会社 | 画像処理装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217983A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路 |
| JPS6432487A (en) * | 1987-07-27 | 1989-02-02 | Mitsubishi Electric Corp | Random access memory |
| JPH01182995A (ja) * | 1988-01-18 | 1989-07-20 | Oki Electric Ind Co Ltd | Ｃｍｏｓ半導体集積回路 |
| JPH01307091A (ja) * | 1988-06-03 | 1989-12-12 | Mitsubishi Electric Corp | マルチポートメモリ |
| JPH02226584A (ja) * | 1989-02-27 | 1990-09-10 | Nec Corp | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63104290A (ja) * | 1986-10-21 | 1988-05-09 | Nec Corp | 半導体記憶装置 |
-
1990
- 1990-09-30 JP JP2263668A patent/JP2669133B2/ja not_active Expired - Lifetime
-
1991
- 1991-09-30 US US07/767,717 patent/US5208774A/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61217983A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体集積回路 |
| JPS6432487A (en) * | 1987-07-27 | 1989-02-02 | Mitsubishi Electric Corp | Random access memory |
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| JPH02226584A (ja) * | 1989-02-27 | 1990-09-10 | Nec Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5208774A (en) | 1993-05-04 |
| JP2669133B2 (ja) | 1997-10-27 |
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