JPS62200595A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS62200595A JPS62200595A JP61041182A JP4118286A JPS62200595A JP S62200595 A JPS62200595 A JP S62200595A JP 61041182 A JP61041182 A JP 61041182A JP 4118286 A JP4118286 A JP 4118286A JP S62200595 A JPS62200595 A JP S62200595A
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- 230000000694 effects Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＦＥＴを用いて形成されるＳＲＡＭ（スタチッ
クＲＡＭ）等のメモリＪ装置に関するものであり、具体
的には可変インピーダンス型ビット線負荷回路を有して
成るメモリ装置に関する。
クＲＡＭ）等のメモリＪ装置に関するものであり、具体
的には可変インピーダンス型ビット線負荷回路を有して
成るメモリ装置に関する。
本発明は、ビット線とこれを終端する可変抵抗とを有す
るメモリ装置において、該可変抵抗を電界効果トランジ
スタで形成し読み出し時には高レベルで書き込み時には
中間レベルでそれぞれ制御することにより、占有面積の
縮小化やライト状態からリード状態への反転時のラッシ
ュ電流等の防止等を実現するものである。
るメモリ装置において、該可変抵抗を電界効果トランジ
スタで形成し読み出し時には高レベルで書き込み時には
中間レベルでそれぞれ制御することにより、占有面積の
縮小化やライト状態からリード状態への反転時のラッシ
ュ電流等の防止等を実現するものである。
従来、ＳＲＡＭにおいては、高速動作を行うためやセン
スアンプの感度に合わせるため等からビット線の終端部
にＦＥＴを形成してなるビット線負荷方式が採用されて
いる。
スアンプの感度に合わせるため等からビット線の終端部
にＦＥＴを形成してなるビット線負荷方式が採用されて
いる。
まず、このようなビット線負荷方式を採用する従来のメ
モリ装置の一例を第３図に示す。
モリ装置の一例を第３図に示す。
第３図に示すように、従来のメモリ装置（ＳＲＡＭ）の
−例は、ＭＯＳ）ランジスタ３１，３２と、抵抗と、ワ
ード線３９に接続されて制御されるスイッチングトラン
ジスタ３３．３４とによって１つのメモリセルが形成さ
れており、これが縦横に配列される構造になっている。
−例は、ＭＯＳ）ランジスタ３１，３２と、抵抗と、ワ
ード線３９に接続されて制御されるスイッチングトラン
ジスタ３３．３４とによって１つのメモリセルが形成さ
れており、これが縦横に配列される構造になっている。
各メモリセルには第１ビツト線３５及び第２ビツト線３
６が接続され、このビット線３５．３６にはそれぞれア
ドレス選択のためのスイッチングトランジスタ３７．３
８が配設され、さらにその終端において高速動作等のた
めビット線の負荷として機能するトランジスタ４０．４
Ｉが形成されている。
６が接続され、このビット線３５．３６にはそれぞれア
ドレス選択のためのスイッチングトランジスタ３７．３
８が配設され、さらにその終端において高速動作等のた
めビット線の負荷として機能するトランジスタ４０．４
Ｉが形成されている。
それぞれ複数のビット線３５．３６は上記スイッチング
トランジスタ３７．３８を介してデータの読み出しを行
うセンスアンプ４２に接読し、このセンスアンプ４２と
並列に、リード・ライトの制御信号Ｒ／Ｗが供給される
スイッチングトランジスタ４３．４４を介して、トラン
ジスタ４５．４６からなるインバータ回路およびトラン
ジスタ４７．４日からなるインバータ回路により構成さ
れるいわゆる書き込みバッフ１回路が配設されている。
トランジスタ３７．３８を介してデータの読み出しを行
うセンスアンプ４２に接読し、このセンスアンプ４２と
並列に、リード・ライトの制御信号Ｒ／Ｗが供給される
スイッチングトランジスタ４３．４４を介して、トラン
ジスタ４５．４６からなるインバータ回路およびトラン
ジスタ４７．４日からなるインバータ回路により構成さ
れるいわゆる書き込みバッフ１回路が配設されている。
このような構成からなるメモリ装置は、上記ビット綿の
負荷として機能するトランジスタ４０．４１のゲートが
電源電圧レベルとなるように電圧が与えられる。このた
め常にオンの状態に：１１２Ｂされ、読み出し時におい
て、センスアンプ４２の感度を良好に保ち、また、該セ
ンスアンプ４２の出力が確定した後、ワード線３９を各
スイッチングトランジスタ３３．３４をオフに制御する
ため各メモリセルに流入する直流電流は特に問題となら
ない。
負荷として機能するトランジスタ４０．４１のゲートが
電源電圧レベルとなるように電圧が与えられる。このた
め常にオンの状態に：１１２Ｂされ、読み出し時におい
て、センスアンプ４２の感度を良好に保ち、また、該セ
ンスアンプ４２の出力が確定した後、ワード線３９を各
スイッチングトランジスタ３３．３４をオフに制御する
ため各メモリセルに流入する直流電流は特に問題となら
ない。
しかし、データの書き込み時には、選択されたワード線
３９に関係する全メモリセルに電流が流入するのみなら
ず、選択されたビット線３５．３６を介し更に上記リー
ド・ライトの制御信号Ｒ／Ｗが供給されるスイッチング
トランジスタ４３．４４を介して、電源から書き込みバ
ッファ回路に電流が流れることになり、このため消費電
力が大きくなる等の弊害が生ずる。
３９に関係する全メモリセルに電流が流入するのみなら
ず、選択されたビット線３５．３６を介し更に上記リー
ド・ライトの制御信号Ｒ／Ｗが供給されるスイッチング
トランジスタ４３．４４を介して、電源から書き込みバ
ッファ回路に電流が流れることになり、このため消費電
力が大きくなる等の弊害が生ずる。
そこで、他の従来例として、第４図に示すような回路構
成を有する可変インピーダンス・ビット線負荷方式を採
用するメモリ装置が提案されている。尚、第４図中、第
３図と共通の部分にいては、同じ引用符号を用いて説明
を省略する。
成を有する可変インピーダンス・ビット線負荷方式を採
用するメモリ装置が提案されている。尚、第４図中、第
３図と共通の部分にいては、同じ引用符号を用いて説明
を省略する。
まず、第４図に示すように、他の従来のメモリ装置は、
第３図に示したＳＲＡＭのメモリセルと同様のメモリセ
ルを有し、また同様のセンスアンプ４２や書き込みバッ
ファ回路を有する回路構成からなっている。そして、各
メモリセルに接続されるビット線３５には、ダイオード
接続されたＮＭＯＳ）ランジスタ５１と、該ＮＭＯＳト
ランジスタ５１に並列接続され制御配線５５からのリー
ド・ライトの制御信号Ｒ／Ｗによってオン・オフするＮ
ＭＯＳ トランジスタ５２が接続され、また、同様に各
メモリセルに接続するビット線３６には、ダイオード接
続されたＮＭＯＳ）ランジスタ５３と、ＰｊＮＭＯＳト
ランジスタ５３に並列接続され制御配線５５からのリー
ド・ライトの制御信号Ｒ／Ｗによってオン・オフするＮ
ＭＯＳ）ランジスタ５４が接続されている。
第３図に示したＳＲＡＭのメモリセルと同様のメモリセ
ルを有し、また同様のセンスアンプ４２や書き込みバッ
ファ回路を有する回路構成からなっている。そして、各
メモリセルに接続されるビット線３５には、ダイオード
接続されたＮＭＯＳ）ランジスタ５１と、該ＮＭＯＳト
ランジスタ５１に並列接続され制御配線５５からのリー
ド・ライトの制御信号Ｒ／Ｗによってオン・オフするＮ
ＭＯＳ トランジスタ５２が接続され、また、同様に各
メモリセルに接続するビット線３６には、ダイオード接
続されたＮＭＯＳ）ランジスタ５３と、ＰｊＮＭＯＳト
ランジスタ５３に並列接続され制御配線５５からのリー
ド・ライトの制御信号Ｒ／Ｗによってオン・オフするＮ
ＭＯＳ）ランジスタ５４が接続されている。
このような回路構成を有する可変インピーダンス・ビッ
ト線負荷方式のメモリ装置は、読み出し時には、上記制
御配線５５からのリード・ライトの制御信号Ｒ／Ｗが、
高レベルである“Ｈ゛となり、上記ＮＭＯ３）ランジス
タ５２．５４がオンになって、上記ビット線３５．３６
がセンスアンプ４２の感度に適したインピーダンスを有
することになる。そして、書き込み時には、リード・ラ
イトの制御信号Ｒ／Ｗが、低レベルである“Ｌ”となり
、上記ＮＭＯ３）ランジスク５２．５４がオフになって
、ビット線３５．３６を介してメモリセルや書き込みバ
ッファ回路に流入する直流電流を抑えることができる。
ト線負荷方式のメモリ装置は、読み出し時には、上記制
御配線５５からのリード・ライトの制御信号Ｒ／Ｗが、
高レベルである“Ｈ゛となり、上記ＮＭＯ３）ランジス
タ５２．５４がオンになって、上記ビット線３５．３６
がセンスアンプ４２の感度に適したインピーダンスを有
することになる。そして、書き込み時には、リード・ラ
イトの制御信号Ｒ／Ｗが、低レベルである“Ｌ”となり
、上記ＮＭＯ３）ランジスク５２．５４がオフになって
、ビット線３５．３６を介してメモリセルや書き込みバ
ッファ回路に流入する直流電流を抑えることができる。
また、このようなＳＲＡＭについては、例えば日経エレ
クトロニクス、ｎｏ、３８５，１１７〜１４５頁、
（１９８５年１２月３０日１日経マグロウヒル社発行）
にも記載されている。
クトロニクス、ｎｏ、３８５，１１７〜１４５頁、
（１９８５年１２月３０日１日経マグロウヒル社発行）
にも記載されている。
しかし、第４図に示すような回路構成を有するメモリ装
置は、まず、ビット綿３５．３６について、２つのＭＯ
Ｓ）ランジスタを必要とする。このため微細化を図る場
合には、それだけレイアウト上の面積を占有することに
なる。
置は、まず、ビット綿３５．３６について、２つのＭＯ
Ｓ）ランジスタを必要とする。このため微細化を図る場
合には、それだけレイアウト上の面積を占有することに
なる。
また、書き込み時には、制御配線５５によって供給され
るリード・ライトの制御信号Ｒ／Ｗが、低レベルである
“Ｌｏとなり、ビット線３５．３６はハイインピーダン
ス状態となる。そして、書き込みのサイクルから読み込
みのサイクルに反転動作させる場合には、ビット線３５
．３６はハイインピーダンス状態からローインピーダン
ス状態に転することになり、’Ｑ流が急激に流れていわ
ゆるラッシュ電流が生じ、それがメモリセル等に流入し
て回路動作の安定性のうえで問題となる。
るリード・ライトの制御信号Ｒ／Ｗが、低レベルである
“Ｌｏとなり、ビット線３５．３６はハイインピーダン
ス状態となる。そして、書き込みのサイクルから読み込
みのサイクルに反転動作させる場合には、ビット線３５
．３６はハイインピーダンス状態からローインピーダン
ス状態に転することになり、’Ｑ流が急激に流れていわ
ゆるラッシュ電流が生じ、それがメモリセル等に流入し
て回路動作の安定性のうえで問題となる。
そこで、本発明は上述の問題点に鑑み、占有面積の縮小
化を実現し、更に回路動作の安定性を向上させる得るメ
モリ装置の提供を目的とする。
化を実現し、更に回路動作の安定性を向上させる得るメ
モリ装置の提供を目的とする。
（問題点を解決するための手段）
本発明は、ビット線と、該ビット線を終端する負荷とを
含み、該負荷が可変抵抗で形成されたメモリ装置におい
て、上記可変抵抗は電界効果トランジスタで形成され、
該電界効果トランジスタのゲート電位が、データの読み
出し時には高レベルに、データの書き込み時には低レベ
ルと上記高レベルとの間の中間レベルに、それぞれ制御
されることを特徴とするメモリ装置により上述の間窟点
を解決する。
含み、該負荷が可変抵抗で形成されたメモリ装置におい
て、上記可変抵抗は電界効果トランジスタで形成され、
該電界効果トランジスタのゲート電位が、データの読み
出し時には高レベルに、データの書き込み時には低レベ
ルと上記高レベルとの間の中間レベルに、それぞれ制御
されることを特徴とするメモリ装置により上述の間窟点
を解決する。
本発明は、可変インピーダンス・ビット線負荷方式を採
用し、ビット線のインピーダンスが読み出し時と書き込
み時において異なるような制御を電界効果トランジスタ
によって行う、ここで電界効果トランジスタは、後述の
制御によって例えば各ビット線について１つの電界効果
トランジスタを割り当てることができ、したがって、２
つ以上の電界効果トランジスタを使用するものに比較し
て占有面積の縮小化を図ることができる。
用し、ビット線のインピーダンスが読み出し時と書き込
み時において異なるような制御を電界効果トランジスタ
によって行う、ここで電界効果トランジスタは、後述の
制御によって例えば各ビット線について１つの電界効果
トランジスタを割り当てることができ、したがって、２
つ以上の電界効果トランジスタを使用するものに比較し
て占有面積の縮小化を図ることができる。
また、ビット線の負荷となる電界効果トランジスタを制
御する信号は、データの読み出し時においては高レベル
である“Ｈ”に制御され、一方、データの書き込み時に
おいては、低レベルと上記高レベルとの間の中間レベル
である“Ｍ”に制御される。このため書き込みのサイク
ルから読み込みのサイクルに反転動作させる場合に、急
激なインピーダンスの変化によるラッシュ電流等の弊害
は防止され、回路動作の安定性を向上させることができ
る。
御する信号は、データの読み出し時においては高レベル
である“Ｈ”に制御され、一方、データの書き込み時に
おいては、低レベルと上記高レベルとの間の中間レベル
である“Ｍ”に制御される。このため書き込みのサイク
ルから読み込みのサイクルに反転動作させる場合に、急
激なインピーダンスの変化によるラッシュ電流等の弊害
は防止され、回路動作の安定性を向上させることができ
る。
本発明の好適な実施例を図面を参照しながら説明する。
本発明の実施例のメモリ装置は、可変インピーダンス・
ビット線負荷方式を採用するメモリ装置であり、負荷と
なる電界効果トランジスタは、ゲートに供給される高レ
ベルと中間レヘルの各電圧によってそれぞれ読み出し時
と書き込み時のビット線のインピーダンスを可変なもの
とする機能を有している。このため回路動作の安定や消
費電力の低減等を実現することができる。
ビット線負荷方式を採用するメモリ装置であり、負荷と
なる電界効果トランジスタは、ゲートに供給される高レ
ベルと中間レヘルの各電圧によってそれぞれ読み出し時
と書き込み時のビット線のインピーダンスを可変なもの
とする機能を有している。このため回路動作の安定や消
費電力の低減等を実現することができる。
まず、本実施例のメモリ装置は、第１図に示すような回
路構成を有している。
路構成を有している。
すなわち、ＭＯＳ）ランジスク１１．１２と１氏抗とワ
ード線１９に接続されて制御されるスイッチングトラン
ジスタ１３．１４によって１つのメモリセルが形成され
ており、これが縦横に配列される構造になっている。各
メモリセルには第１ビツトｖＡ１５及び第２ビツト線１
６が接続され２．二のビット線１５．１６にはそれぞれ
アドレス選択のためのスイッチングトランジスタ１７．
１８が配設され、さらにその終端において後述するよう
な動作を行ってビット線の負荷として機能する電界効果
トランジスタ１．２が形成さ°れている。
ード線１９に接続されて制御されるスイッチングトラン
ジスタ１３．１４によって１つのメモリセルが形成され
ており、これが縦横に配列される構造になっている。各
メモリセルには第１ビツトｖＡ１５及び第２ビツト線１
６が接続され２．二のビット線１５．１６にはそれぞれ
アドレス選択のためのスイッチングトランジスタ１７．
１８が配設され、さらにその終端において後述するよう
な動作を行ってビット線の負荷として機能する電界効果
トランジスタ１．２が形成さ°れている。
それぞれ複数のビット線１５．１６は上記スイッチング
トランジスタ１７．１８を介してデータの読み出しを行
うセンスアンプ２２に接続し、このセンスアンプ２２と
並列に、リード・ライトの制御信号Ｒ／Ｗが供給されて
スイッチング動作を行うスイッチングトランジスタ２３
．２４を介して書き込みバッファ回路が接続されている
。この書き込みバッファ回路は、端子２９からのデータ
信号によって制御されるトランジスタ２５．２６からな
るインバータ回路およびトランジスタ２７．２８からな
るインバータ回路により構成されている。
トランジスタ１７．１８を介してデータの読み出しを行
うセンスアンプ２２に接続し、このセンスアンプ２２と
並列に、リード・ライトの制御信号Ｒ／Ｗが供給されて
スイッチング動作を行うスイッチングトランジスタ２３
．２４を介して書き込みバッファ回路が接続されている
。この書き込みバッファ回路は、端子２９からのデータ
信号によって制御されるトランジスタ２５．２６からな
るインバータ回路およびトランジスタ２７．２８からな
るインバータ回路により構成されている。
ビット１Ｊｉ１１５．１６の終端部に形成される上記電
界効果トランジスタｌ、２は、上述のようにそれぞれの
トランジスタのゲートに供給される高レベルと中間レベ
ルの各電圧によってそれぞれ読み出し時と書き込み時の
ビット線のインピーダンスを可変なものとする機能を有
しており、各レベルの制御電圧を供給するための共通の
制御配線３が複数のピッ［１５，１６に亘って配設され
ている。そして、上記制御配線３の７ｉ、＠側には、上
記電界効果トランジスタ１．２のゲート電圧を制御する
ための制御回路部が配設されている。この制御回路部は
、ＣＭＯＳインバータ回路を構成するＰＭＯ３）ランジ
スタ５とＮＭＯＳトランジスタ６を有し、このＰＭＯＳ
トランジスタ５とＮＭＯＳトランジスタ６のそれぞれゲ
ートには、読み出し時と書き込み時のタイミングをそれ
ぞれ制御するリード・ライトの制御信号Ｒ／Ｗが端子４
を介して供給される。上記ＮＭＯ３）ランジスタロのソ
ース側は端子１０を介して接地され、このＮＭＯＳトラ
ンジスタ６とＰＭＯＳトランジスタ５の接続点からは上
記制御配線３が導出されている。
界効果トランジスタｌ、２は、上述のようにそれぞれの
トランジスタのゲートに供給される高レベルと中間レベ
ルの各電圧によってそれぞれ読み出し時と書き込み時の
ビット線のインピーダンスを可変なものとする機能を有
しており、各レベルの制御電圧を供給するための共通の
制御配線３が複数のピッ［１５，１６に亘って配設され
ている。そして、上記制御配線３の７ｉ、＠側には、上
記電界効果トランジスタ１．２のゲート電圧を制御する
ための制御回路部が配設されている。この制御回路部は
、ＣＭＯＳインバータ回路を構成するＰＭＯ３）ランジ
スタ５とＮＭＯＳトランジスタ６を有し、このＰＭＯＳ
トランジスタ５とＮＭＯＳトランジスタ６のそれぞれゲ
ートには、読み出し時と書き込み時のタイミングをそれ
ぞれ制御するリード・ライトの制御信号Ｒ／Ｗが端子４
を介して供給される。上記ＮＭＯ３）ランジスタロのソ
ース側は端子１０を介して接地され、このＮＭＯＳトラ
ンジスタ６とＰＭＯＳトランジスタ５の接続点からは上
記制御配線３が導出されている。
上記ＰＭＯ３）ランジスタ５のソース側に端子９を介し
て電源電圧が供給され、さらにこのＰＭＯＳトランジス
タ５と並列に、ダイオード接続され直列接続された２つ
のＭＯ３Ｉ−ランジスタフ、８が接続されている。
て電源電圧が供給され、さらにこのＰＭＯＳトランジス
タ５と並列に、ダイオード接続され直列接続された２つ
のＭＯ３Ｉ−ランジスタフ、８が接続されている。
このような回路構成を有する本実施例のメモリ装置の動
作については、まず、第２図に示すように読み出し時（
Ｒ）において、上記端子４から供給されるリード・ライ
トの制御信号Ｒ／Ｗは、“Ｌ”であり、上記ＰＭＯＳト
ランジスタ５とＮＭＯＳト、ランジスタロからなるＣＭ
ＯＳインバータ回路を介して制御配線３に供給される信
号は電源電圧レベルである高レベル（“Ｈ”）になる。
作については、まず、第２図に示すように読み出し時（
Ｒ）において、上記端子４から供給されるリード・ライ
トの制御信号Ｒ／Ｗは、“Ｌ”であり、上記ＰＭＯＳト
ランジスタ５とＮＭＯＳト、ランジスタロからなるＣＭ
ＯＳインバータ回路を介して制御配線３に供給される信
号は電源電圧レベルである高レベル（“Ｈ”）になる。
このように制御配線３に供給される信号のレベルが高レ
ベルの場合には、ビットｖＡ１５．１６の電界効果トラ
ンジスタｌ、２のゲート電位が電源電圧レベルになり、
従って、電界効果トランジスタｌ、２はそれぞれオンに
なる。そして、このように電界効果トランジスタ１，２
がオンになった場合には、この電界効果トランジスタｌ
、２のコンダクタンスは最大となり、当該ビットｖＡ１
５．１６の電位をセンスアンプ２２の感度に対して適正
に維持することができる。
ベルの場合には、ビットｖＡ１５．１６の電界効果トラ
ンジスタｌ、２のゲート電位が電源電圧レベルになり、
従って、電界効果トランジスタｌ、２はそれぞれオンに
なる。そして、このように電界効果トランジスタ１，２
がオンになった場合には、この電界効果トランジスタｌ
、２のコンダクタンスは最大となり、当該ビットｖＡ１
５．１６の電位をセンスアンプ２２の感度に対して適正
に維持することができる。
次に、書き込み時（Ｗ）においては、上記端子４から供
給されるリード・ライトの制御信号Ｒ／Ｗは、“Ｈ”と
なり、上記ＰＭＯ３）ランジスタ５はオフ、ＮＭＯＳ）
ランジスタロはオンになる。
給されるリード・ライトの制御信号Ｒ／Ｗは、“Ｈ”と
なり、上記ＰＭＯ３）ランジスタ５はオフ、ＮＭＯＳ）
ランジスタロはオンになる。
このとき上記ダイオード接続され直列接続された２つの
ＭＯＳトランジスタ７．８もオンになり、従って、制御
配線３に供給される信号は、直接に接地レベルにならず
、ＭＯＳ）ランジスタフ、８及びＮＭＯＳトランジスタ
６の各トランジスタのコンダクタンスの比によって決定
される中間レベル（“Ｍ”）となる、したがって、ビッ
ト線１５．１６の電界効果トランジスタ１．２のゲート
電位がそれぞれ中間レベルになり、ビット線１５．１６
のそのインピーダンスは適度のものとなる。そして、こ
のような制御によって例えば上記電界効果トランジスタ
１．２のドレイン電流を読み出し時（Ｒ）の１０分の１
程度の値にすることができ、所謂ラッシュ電流等の弊害
は有効に防止され、回路動作の安定性を確保することが
できる。 また、この中間レベルの電圧は、上記ＭＯＳ
トランジスタ７．８及びＮＭＯＳ）ランジスタロの各ト
ランジスタのコンダクタンスの比を例えばサイズの変更
等により調整することによって、最適化することができ
、さらには数μＡ以下にコントロールすることも可能で
ある。
ＭＯＳトランジスタ７．８もオンになり、従って、制御
配線３に供給される信号は、直接に接地レベルにならず
、ＭＯＳ）ランジスタフ、８及びＮＭＯＳトランジスタ
６の各トランジスタのコンダクタンスの比によって決定
される中間レベル（“Ｍ”）となる、したがって、ビッ
ト線１５．１６の電界効果トランジスタ１．２のゲート
電位がそれぞれ中間レベルになり、ビット線１５．１６
のそのインピーダンスは適度のものとなる。そして、こ
のような制御によって例えば上記電界効果トランジスタ
１．２のドレイン電流を読み出し時（Ｒ）の１０分の１
程度の値にすることができ、所謂ラッシュ電流等の弊害
は有効に防止され、回路動作の安定性を確保することが
できる。 また、この中間レベルの電圧は、上記ＭＯＳ
トランジスタ７．８及びＮＭＯＳ）ランジスタロの各ト
ランジスタのコンダクタンスの比を例えばサイズの変更
等により調整することによって、最適化することができ
、さらには数μＡ以下にコントロールすることも可能で
ある。
本実施例のメモリ装置は、上述のような可変インピーダ
ンス・ピント線負荷方式を採用し、各ビット線あたりで
１つの電界効果トランジスタによって制御するようにし
ている。このためメモリ装置の微細化傾向に従って、ビ
ット線への負荷のために必要な面積を最小限に抑えるこ
とができ、一方、新たに付加される負荷を制御するため
の制御回路部に用いられるトランジスタの数は４つで済
むため、その分の面積の増加は無視できる程度である。
ンス・ピント線負荷方式を採用し、各ビット線あたりで
１つの電界効果トランジスタによって制御するようにし
ている。このためメモリ装置の微細化傾向に従って、ビ
ット線への負荷のために必要な面積を最小限に抑えるこ
とができ、一方、新たに付加される負荷を制御するため
の制御回路部に用いられるトランジスタの数は４つで済
むため、その分の面積の増加は無視できる程度である。
また、上述のように書き込み時においては、中間レベル
に電界効果トランジスタｌ、２のゲート電位が制御され
るため、書き込み時から読み出し時へのサイクルの反転
時において急激なインピーダンスの変動によるラッシュ
電流を有効を抑えることができ、回路動作の安定性は高
いものとなる。
に電界効果トランジスタｌ、２のゲート電位が制御され
るため、書き込み時から読み出し時へのサイクルの反転
時において急激なインピーダンスの変動によるラッシュ
電流を有効を抑えることができ、回路動作の安定性は高
いものとなる。
また、この中間レベルの電圧値は、上記上記ＭＯＳトラ
ンジスタ７．８及びＮＭＯ３）ランジスタロの各トラン
ジスタのコンダクタンスの比等によって適正なものとこ
とができ、ビット線の負荷のインピーダンスを最適化す
ることができる。
ンジスタ７．８及びＮＭＯ３）ランジスタロの各トラン
ジスタのコンダクタンスの比等によって適正なものとこ
とができ、ビット線の負荷のインピーダンスを最適化す
ることができる。
本発明のメモリ装置は、可変インピーダンス・ビット線
負荷方式を採用し、さらに上述のような制御方法によっ
て制御するため、各ビット線についての電界効果トラン
ジスタは１つであり、占有面積を縮小化して、チップサ
イズを小さくすることができる。
負荷方式を採用し、さらに上述のような制御方法によっ
て制御するため、各ビット線についての電界効果トラン
ジスタは１つであり、占有面積を縮小化して、チップサ
イズを小さくすることができる。
また、上述のように書き込み時においては、中間レベル
によって負荷となる電界効果トランジスタは制御される
。このため所謂ラッシュ電流を抑えることができ、誤動
作等を防止できる。また、この中間レベルは最適化でき
、必要なインピーダンス状態を再現性良く実現できる。
によって負荷となる電界効果トランジスタは制御される
。このため所謂ラッシュ電流を抑えることができ、誤動
作等を防止できる。また、この中間レベルは最適化でき
、必要なインピーダンス状態を再現性良く実現できる。
第１図は本発明のメモリ装置の一例を示す回路図、第２
図はその動作を説明するための波形図、第３図は従来の
メモリ装置の例を示す回路図、第４図は他の従来のメモ
リ装置の例を示す回路図である。 １．２・・・電界効果トランジスタ ３・・・制御配線 ５・・・ＰＭＯＳトランジスタ ６・・・ＮＭｏ５トランジスタ ７．８・・・ＭＯＳ）ランジスタ １５．１６・ ・ ・ビット線 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小部 見回 田村榮−
図はその動作を説明するための波形図、第３図は従来の
メモリ装置の例を示す回路図、第４図は他の従来のメモ
リ装置の例を示す回路図である。 １．２・・・電界効果トランジスタ ３・・・制御配線 ５・・・ＰＭＯＳトランジスタ ６・・・ＮＭｏ５トランジスタ ７．８・・・ＭＯＳ）ランジスタ １５．１６・ ・ ・ビット線 特 許 出 願 人 ソニー株式会社代理人 弁
理士 小部 見回 田村榮−
Claims (1)
- 【特許請求の範囲】 ビット線と、該ビット線を終端する負荷とを含み、該
負荷が可変抵抗で形成されたメモリ装置において、 上記可変抵抗は電界効果トランジスタで形成され、該電
界効果トランジスタのゲート電位が、データの読み出し
時には高レベルに、データの書き込み時には低レベルと
上記高レベルとの間の中間レベルに、それぞれ制御され
ることを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041182A JPS62200595A (ja) | 1986-02-26 | 1986-02-26 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61041182A JPS62200595A (ja) | 1986-02-26 | 1986-02-26 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62200595A true JPS62200595A (ja) | 1987-09-04 |
Family
ID=12601276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61041182A Pending JPS62200595A (ja) | 1986-02-26 | 1986-02-26 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62200595A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632192A (ja) * | 1986-06-20 | 1988-01-07 | Matsushita Electric Ind Co Ltd | スタテイツクｒａｍ回路 |
| JPH01140491A (ja) * | 1987-11-27 | 1989-06-01 | Sony Corp | メモリ装置 |
| US5075891A (en) * | 1987-11-27 | 1991-12-24 | Sony Corporation | Memory with a variable impedance bit line load circuit |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148442A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Memory unit |
-
1986
- 1986-02-26 JP JP61041182A patent/JPS62200595A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54148442A (en) * | 1978-05-15 | 1979-11-20 | Nec Corp | Memory unit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS632192A (ja) * | 1986-06-20 | 1988-01-07 | Matsushita Electric Ind Co Ltd | スタテイツクｒａｍ回路 |
| JPH01140491A (ja) * | 1987-11-27 | 1989-06-01 | Sony Corp | メモリ装置 |
| US5075891A (en) * | 1987-11-27 | 1991-12-24 | Sony Corporation | Memory with a variable impedance bit line load circuit |
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