JP2003007068A - 半導体メモリー及び制御方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリーセル５５においてデータ書込み時の
トゥルー側又はコンプリメント側ビット線２１ａ，２１
ｂの電位の変化分を減少させ、スタティック型ＲＡＭの
消費電力を低減する。 【解決手段】 メモリーセル５５は、フリップフロップ
を構成するトゥルー側及びコンプリメント側インバータ
をもつ。これらトゥルー側及びコンプリメント側インバ
ータの接地側及び電源側には、それらに共通の接地側ノ
ード１３及び電源側ノード１４が設けられる。データ書
込みのときは、接地側ノード１３を電源側ノード１４の
電位の方へ一時的に上昇させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スタティック型メ
モリーセルをもつ半導体メモリー及び制御方法に係り、
特に、書込みに要する消費電力を減少できる半導体メモ
リー及び制御方法に関するものである。

【０００２】

【従来の技術】図１はスタティック型ＲＡＭに装備され
る従来の代表的な６トランジスタ型のスタティックメモ
リーセル１０の回路図である。図２及び図３は図１のメ
モリーセル１０においてデータの読出し時及び書込み時
の各所定点の電圧変化をシミュレーションで示したグラ
フである。図２はトゥルー側及びコンプリメント側記憶
ノードがそれぞれハイレベル及びローレベルの電位をと
る記憶状態での読出しの場合のシミュレーションを示し
ている。また、図３は図２の記憶状態と反対の記憶状態
から同一の記憶状態へ書き換える場合のシミュレーショ
ンを示している。なお、図２及び図３において各電圧波
形を指示しているＳ１〜Ｓ３ｂは図１に指示された各個
所を示し、Ｓ１はワード線２０、Ｓ２ａ，Ｓ２ｂはトゥ
ルー側及びコンプリメント側ビット線２１ａ，２１ｂの
電圧を、また、Ｓ３ａ，Ｓ３ｂはトゥルー側及びコンプ
リメント側記憶ノード１５ａ，１５ｂの電圧を、それぞ
れ示している。図１において、発明の実施の形態に係る
後述の図４以降において説明する要素と同一のものにつ
いては同符号で指示して、説明は省略し、主要点につい
てのみ説明する。なお、本明細書において、ＦＥＴ（電
界効果トランジスタ）について、キャリヤの流れる向き
に、上流側及び下流側をそれぞれソース及びドレインと
定義している。また、図面の記号では、Ｐチャンネル型
ＦＥＴには、そのブロックに斜線が記入され、Ｎチャン
ネル型ＦＥＴには、ブロックに斜線が記入されていな
い。従来のメモリーセル１０では、接地側ノード１３及
び電源側ノード１４はそれぞれ接地電位１７及び電源電
位１８へ接続され、トゥルー側及びコンプリメント側記
憶ノード１５ａ，１５ｂはトゥルー側及びコンプリメン
ト側アクセストランジスタ１６ａ，１６ｂを介してトゥ
ルー側及びコンプリメント側ビット線２１ａ，２１ｂへ
接続されている。

【０００３】

【発明が解決しようとする課題】メモリーセル１０のよ
うに、トゥルー側及びコンプリメント側ドライバトラン
ジスタ１１ａ，１１ｂをｎ−ＭＯＳＦＥＴとする通常の
スタティック形メモリーセルでは、トゥルー側及びコン
プリメント側ビット線２１ａ，２１ｂを、準備状態では
中間電位よりハイ側にプリチャージしておき（参照：Ｓ
２ａ，Ｓ２ｂ）、読出し動作時及び書込み動作時には、
トゥルー側及びコンプリメント側ビット線２１ａ，２１
ｂは浮遊状態に置かれるか、抵抗ないし等価抵抗を介し
て電源電位１８へ接続される。トゥルー側及びコンプリ
メント側ロードトランジスタ１２ａ，１２ｂは主として
トゥルー側及びコンプリメント側記憶ノード１５ａ，１
５ｂのハイレベルへの回復と漏れ電流を補ってハイ側の
トゥルー側又はコンプリメント側記憶ノード１５ａ，１
５ｂをハイレベルに維持する役割しか持たず、駆動力は
弱い。したがって、トゥルー側及びコンプリメント側ロ
ードトランジスタ１２ａ，１２ｂは抵抗に置き換えるこ
とも可能である。読出し時と書込み時にトゥルー側及び
コンプリメント側記憶ノード１５ａ，１５ｂとトゥルー
側及びコンプリメント側ビット線２１ａ，２１ｂとの間
のデータ伝達に主要な働きをするのはトゥルー側及びコ
ンプリメント側ドライバトランジスタ１１ａ，１１ｂと
トゥルー側及びコンプリメント側アクセストランジスタ
１６ａ，１６ｂである。

【０００４】ハイ側にプリチャージされて浮遊状態に置
かれているか抵抗を介して電源線へ接続されているトゥ
ルー側又はコンプリメント側ビット線２１ａ，２１ｂに
よってデータ読出し時にロー側のトゥルー側又はコンプ
リメント側記憶ノード１５ａ，１５ｂが反転しないよう
に、トゥルー側及びコンプリメント側ドライバトランジ
スタ１１ａ，１１ｂの駆動力はトゥルー側及びコンプリ
メント側アクセストランジスタ１６ａ，１６ｂの駆動力
より大きく設計される。メモリーセル１０へのデータ書
込み時にはトゥルー側及びコンプリメント側ビット線２
１ａ，２１ｂがトゥルー側及びコンプリメント側記憶ノ
ード１５ａ，１５ｂの状態を反転させる必要があるが、
駆動力の強いトゥルー側及びコンプリメント側ドライバ
トランジスタ１１ａ，１１ｂに対抗してロー側のトゥル
ー側又はコンプリメント側記憶ノード１５ａ，１５ｂを
引き上げることはできない。なぜなら、これができるな
らば、読出し時のデータの安定性が失われるからであ
る。したがって、トゥルー側及びコンプリメント側記憶
ノード１５ａ，１５ｂの反転はロー側のトゥルー側又は
コンプリメント側ビット線２１ａ，２１ｂがハイ側のト
ゥルー側又はコンプリメント側記憶ノード１５ａ，１５
ｂを引き下げることによって行なわれる。ハイ状態のト
ゥルー側記憶ノード（コンプリメント側記憶ノード）を
トゥルー側ビット線（コンプリメント側ビット線）が引
き下げる場合を考えると、トゥルー側ビット線２１ａ
（コンプリメント側ビット線２１ｂ）は駆動力の弱いト
ゥルー側アクセストランジスタ１６ａ（コンプリメント
側アクセストランジスタ１６ｂ）を通じて反対側のコン
プリメント側ドライバトランジスタ１１ｂ（トゥルー側
ドライバトランジスタ１１ａ）を十分にオフにし、コン
プリメント側ロードトランジスタ１２ｂ（トゥルー側ロ
ードトランジスタ１２ａ）をオンにすることによって、
トゥルー側及びコンプリメント側アクセストランジスタ
１６ａ，１６ｂがオフになる前に反対側のトゥルー側記
憶ノード１５ａ（コンプリメント側記憶ノード１５ｂ）
を自律的な反転状態にもたらさなければならない。実際
にはトゥルー側ビット線２１ａ及びコンプリメント側ビ
ット線２１ｂはそれぞれトゥルー側及びコンプリメント
側ビットスイッチ３１ａ，３１ｂ（図４）とトゥルー側
及びコンプリメント側データ線２９ａ，２９ｂ（図４）
を介して駆動されるので、電流駆動力はさらに弱くな
る。したがって、書込み時にロー側に下げるトゥルー側
又はコンプリメント側ビット線２１ａ，２１ｂは、通常
接地電位かそれ以下のレベルに十分早く引き下げる必要
がある。図３は、コンプリメント側ビット線２１ｂ（Ｓ
２ｂ）をロー側に下げて、トゥルー側ドライバトランジ
スタ１１ａをオンからオフへ切替えるケースを示してお
り、トゥルー側記憶ノード１５ａ（Ｓ３ａ）の電位が急
激に立ち上がり初めてからコンプリメント側記憶ノード
１５ｂ（Ｓ３ｂ）が自律的なローレベルの状態に向かっ
ている。読出し時は十分に感度のよいセンスアンプを用
いることによって、図２のＳ２ｂに例示されるように、
メモリーセル１０によって緩やかに駆動されるロー側の
コンプリメント側ビット線２１ｂ及びコンプリメント側
データ線２９ｂ、又はトゥルー側ビット線２１ａ及びト
ゥルー側データ線２９ａの電位がそれほど下がらないう
ちに読出しサイクルを終えることができ、したがってコ
ンプリメント側ビット線２１ｂとコンプリメント側デー
タ線２９ｂ、及びトゥルー側ビット線２１ａとトゥルー
側データ線２９ａの電圧振幅を小さくすることが容易に
できるが、書込みの場合は、図３のＳ２ｂに例示される
ように、トゥルー側及びコンプリメント側ビット線２１
ａ，２１ｂとトゥルー側及びコンプリメント側データ線
２９ａ，２９ｂの電圧振幅をそれほど小さくすることは
できない。トゥルー側及びコンプリメント側ビット線２
１ａ，２１ｂとトゥルー側及びコンプリメント側データ
線２９ａ，２９ｂは長い上にたくさんのトランジスター
が接続されているので、その容量性負荷は、重く、容易
にピコファラッドのオーダーに達するので、書込み時の
トゥルー側及びコンプリメント側ビット線２１ａ，２１
ｂとトゥルー側及びコンプリメント側データ線２９ａ，
２９ｂの充放電電流は大きくなり、この電流変化は極め
て短時間に起こるので、誘起されるノイズも大きい。

【０００５】本発明の第１の目的は、ビット線の小さい
電圧振幅で、したがってデータ線も小さい電圧振幅で、
メモリーセルへのデータ書込みを可能とする、スタティ
ック型メモリーセルを用いた半導体メモリー及び制御方
法を提供することである。本発明の第２の目的は、第１
の目的達成に対して種々、改良を行った半導体メモリー
及び制御方法を提供することである。

【０００６】

【課題を解決するための手段】第１の発明の半導体メモ
リーによれば、メモリーセルが、一方の出力が他方の入
力にかつ他方の出力が一方の入力になるように相互に接
続され一方及び他方の出力側がそれぞれ第１及び第２の
記憶ノードとしてハイ及びローの相互に逆の電位レベル
になる第１及び第２のインバータの対、ワード線信号に
より制御されオン時に第１の記憶ノードと第１のビット
線とを接続する第１のアクセス用スイッチング素子、及
び ワード線信号により制御されオン時に第２の記憶ノ
ードと第２のビット線とを接続する第２のアクセス用ス
イッチング素子を含む。そして、該半導体メモリーは、
インバータ対の電源側ノードと接地側ノードとの電位差
（以下、「両側電位差」と言う。）を調整する電位差調
整手段を有している。

【０００７】半導体メモリーは、単独のメモリーＬＳＩ
だけでなく、ロジックＬＳＩに搭載されるメモリーマク
ロも含まれる。スタティック型メモリーセルを含む半導
体メモリーには、例えばスタティックＲＡＭ（ＳＲＡ
Ｍ）及び連想メモリー（ＣＡＭ）が含まれる。インバー
タは、典型的には、ｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥ
Ｔとから、又は抵抗とＭＯＳＦＥＴとから、構成され
る。電位差調整手段による両側電位差の調整には、
（ａ）電源側ノード及び接地側ノードの両方の電位を変
更して両側電位差を調整する態様、及び／又は（ｂ）電
源側ノード及び接地側ノードの一方の電位は固定し、他
方の電位のみを変更し、これにより、両側電位差を調整
する態様を含む。典型的な半導体メモリーでは、同一列
の複数個のメモリーセルが第１及び第２のビット線を共
有し、また、同一行の複数個のメモリーセルがワード線
を共有している。

【０００８】両側電位差をＶｘ、及び両記憶ノードの値
を反転させるために最低限必要な両ビット線の電位差を
Ｖｙとする。Ｖｘが固定されている場合には、Ｖｙは固
定されているが、電位差調整手段によりＶｘを調整自在
にすると、Ｖｙが変化する。したがって、電位差調整手
段によりＶｘを調整することにより、Ｖｙを有利なもの
に適宜、調整することが可能になる。

【０００９】第２の発明の半導体メモリーによれば、第
１の発明において、電位差調整手段は、半導体メモリー
の書込みサイクルにおいて、両側電位差を一時的に減少
させるものである。

【００１０】第３の発明の半導体メモリーによれば、第
１又は第２の発明の半導体メモリーにおいて、電位差調
整手段は、アクセス用スイッチング素子のオン期間に関
係して両側電位差を調整するものである。

【００１１】第４の発明の半導体メモリーによれば、第
１〜第３のいずれかの発明の半導体メモリーにおいて、
電位差調整手段は、アクセス用スイッチング素子のオン
期間の終了する前までに、両側電位差が所定値以内に減
少するように、両側電位差を調整するものである。

【００１２】メモリーセルへのデータの書込みはアクセ
ス用スイッチング素子がオンの間に行われねばならな
い。したがって、ビット線の小さい電位差でメモリーセ
ル内のデータを書き換えるためには、アクセス用スイッ
チング素子のオン期間が終了するまでにメモリーセルの
データが反転するように、両側電位差を調整しなければ
ならない。

【００１３】第５の発明の半導体メモリーによれば、第
１〜第４のいずれかの発明の半導体メモリーにおいて、
電位差調整手段は、アクセス用スイッチング素子をオフ
からオンへ切替えてから、メモリーセルからのデータの
読出しの可能になる電位差が両ビット線に出現した後
に、両側電位差が所定値以内に低減するように、両側電
位差を調整するものである。

【００１４】主に素子数の低減による半導体メモリーの
構成簡単化のために、電位差調整手段による電源側ノー
ド及び接地側ノードの両側電位差Ｖｘの調整を、読出し
時及び書込み時の両方で実施することがある。この場
合、電位差調整手段によって両側電位差を所定値以内に
減少させる時期ｔｃが、早過ぎると、第１及び第２のビ
ット線の電位が両側電位差Ｖｘの影響を受けることによ
り、読出しエラーの危険が高まる。電位差調整手段によ
って両側電位差を所定値以内に減少させる時期ｔｃは、
アクセス用スイッチング素子をオフからオンへ切替えて
から、メモリーセルからのデータの読出しの可能になる
電位差が両ビット線に出現した後にすれば、読出しエラ
ーを防止して、データを読出しつつ、データ書込み時の
両ビット線の電位差Ｖｙの減少を図ることができる。

【００１５】第６の発明の半導体メモリーによれば、第
１〜第５の発明の半導体メモリーにおいて、電位差調整
手段は、メモリーセルからのデータ読出し時では、両側
電位差の減少を中止するものである。

【００１６】電位差調整手段は、メモリーセルのアクセ
ス用スイッチング素子がオンになっても、該メモリーセ
ルからのデータ読出し時では、両側電位差の減少を中止
するので、読出しエラーを心配することなく、データ書
込み時の電位差調整を最適化できる。また、電位差調整
のための電力を節約できる。

【００１７】第７の発明の半導体メモリーによれば、第
１〜第６のいずれかの発明の半導体メモリーにおいて、
電位差調整手段は、両側電位差を所定値以内に維持する
期間がアクセス用スイッチング素子のオン期間を内に含
むものになるように、両側電位差を調整するものであ
る。

【００１８】アクセス用スイッチング素子のオンの期
間、電源側ノード及び接地側ノードの電位差が所定値以
内に維持されていれば、データ書込みの対象となってい
ないメモリーセルにおいてアクセス用スイッチング素子
のオン期間におけるビット線の電位変化が抑制される。
結果、ビット線の充放電を抑制して、半導体メモリーの
電力を節約できる。

【００１９】第８の発明の半導体メモリーによれば、第
１〜第７のいずれかの発明の半導体メモリーにおいて、
電位差調整手段は、所定値以内に減少させていた両側電
位差を、アクセス用スイッチング素子のオンからオフへ
の切替え後に、減少前の値へ戻すように、両側電位差を
調整するものである。

【００２０】アクセス用スイッチング素子のオンからオ
フへの切替え後に、両側電位差を減少前の値へ戻すこと
により、書込み時においても読出し時においても、メモ
リーセルがビット線を無駄に充放電することを抑制でき
る。

【００２１】第９の発明の半導体メモリーによれば、第
１〜第８のいずれかの発明の半導体メモリーにおいて、
電位差調整手段は、メモリーセルへのアクセス時に該メ
モリーセルのアドレスを指定する行アドレス信号に基づ
いてアクセス対象のメモリーセル及びそれと同一行のメ
モリーセルについて両側電位差を調整するものである。

【００２２】第１０の発明の半導体メモリーによれば、
第１〜第９の発明の半導体メモリーにおいて、第１及び
第２のインバータはＣＭＯＳインバータから成り、各Ｃ
ＭＯＳインバータの一方及び他方のＦＥＴがそれぞれド
ライバトランジスタ及びロードトランジスタとなってい
る。

【００２３】第１１の発明の半導体メモリーによれば、
第１〜第９の発明の半導体メモリーにおいて、第１及び
第２のインバータの各々は、直列接続されたＦＥＴと抵
抗とから構成されている。

【００２４】本発明の半導体メモリー用制御方法の適用
される半導体メモリーでは、メモリーセルが、一方の出
力が他方の入力にかつ他方の出力が一方の入力になるよ
うに相互に接続され一方及び他方の出力側がそれぞれ第
１及び第２の記憶ノードとしてハイ及びローの相互に逆
の電位レベルになる第１及び第２のインバータの対、ワ
ード線信号により制御されオン時に第１の記憶ノードと
第１のビット線とを接続する第１のアクセス用スイッチ
ング素子、及びワード線信号により制御されオン時に第
２の記憶ノードと第２のビット線とを接続する第２のア
クセス用スイッチング素子を含む。そして、該半導体メ
モリーの制御方法において、インバータ対の電源側ノー
ドと接地側ノードとの電位差（以下、「両側電位差」と
言う。）を調整する。

【００２５】本発明の好ましい半導体メモリー用制御方
法は、さらに、次の（ａ）〜（ｈ）の中から任意に選択
した１個、又は任意に選択した複数個の組合わせを含
む。 （ａ）半導体メモリーの書込みサイクルにおいて、両側
電位差を一時的に減少させるものである。 （ｂ）アクセス用スイッチング素子のオン期間に関係し
て両側電位差を調整する。 （ｃ）アクセス用スイッチング素子のオン期間の終了す
る前までに、両側電位差が所定値以内に減少するよう
に、両側電位差を調整する。 （ｄ）アクセス用スイッチング素子をオフからオンへ切
替えてから、メモリーセルからのデータの読出しの可能
になる電位差が両ビット線に出現した後に、両側電位差
が所定値以内に低減するように、両側電位差を調整す
る。 （ｅ）メモリーセルからのデータ読出し時では、両側電
位差の減少を中止するものである。 （ｆ）両側電位差を所定値以内に維持する期間がアクセ
ス用スイッチング素子のオン期間を内に含むものになる
ように、両側電位差を調整する。 （ｇ）所定値以内に減少させていた両側電位差を、アク
セス用スイッチング素子のオンからオフへの切替え後
に、減少前の値へ戻すように、両側電位差を調整する。 （ｈ）メモリーセルへのアクセス時に該メモリーセルの
アドレスを指定する行アドレス信号に基づいてアクセス
対象のメモリーセル及びそれと同一行のメモリーセルに
ついて両側電位差を調整する。

【００２６】

【発明の実施の形態】以下、発明の実施の形態について
図面を参照して説明する。図４はスタティック型メモリ
ーセルを用いた半導体メモリーのメモリーセルアレイを
その周辺部と共に示す概略構成図である。回路装置２４
は複数個のサブアレイ２５を備えている。図４では、図
示の便宜上、ｋ番目及びｋ＋１番目のサブアレイ２５の
みが示されており、さらに、ｋ番目のサブアレイ２５の
みが図４において内部を示されている。各サブアレイ２
５は複数個のメモリーセル５５をマトリックス配列で有
している。これも図示の便宜上、メモリーセル５５のマ
トリックスの行には順番に・・・，ｍ−１，ｍ，ｍ＋
１，・・・の番号が順番に付けられ、また、列には順番
に・・・，ｎ−１，ｎ，ｎ＋１，・・・の番号が付けら
れている。各ワード線２０及び各セットセル線２７は、
メモリーセル５５の行に対応して配備され、対応行のメ
モリーセル５５へ接続されている。各トゥルー側及びコ
ンプリメント側ビット線２１ａ，２１ｂは、メモリーセ
ル５５の列に対応して配備され、対応列のメモリーセル
５５へ接続されている。各トゥルー側及びコンプリメン
ト側ビットスイッチ３１ａ，３１ｂは、各トゥルー側及
びコンプリメント側ビット線２１ａ，２１ｂに対応して
配備され、オン時では各トゥルー側及びコンプリメント
側ビット線２１ａ，２１ｂを対応のトゥルー側及びコン
プリメント側データ線２９ａ，２９ｂへ接続する。

【００２７】図５はセットセル駆動回路３５の一例をワ
ード線（ＷＬ）駆動回路の例と共に示した回路図であ
る。ワード線タイミング３６は、トゥルー側及びコンプ
リメント側アクセストランジスタ１６ａ，１６ｂ（図
６）がオンになる期間の開始と終了とを決める信号を供
給される。各メモリーセルのアドレスは、ロー（ｒｏ
ｗ：行）アドレスとコラム（ｃｏｌｕｍｎ：列）アドレ
スとを含み、ローアドレス信号線３７は、アクセスする
メモリーセルのローアドレスを示す信号を供給され、書
込み線３８は、書込みサイクルと読出しサイクルとを区
別するための書込みサイクルを示す信号を供給され、セ
ットセルタイミング線３９は、接地側ノード１３（図
６）が接地電位から電源側ノード１４側の電位レベルへ
向かって移行する期間の開始と終了とを決める信号を供
給される。ローアドレスデコーダ４３は、ローアドレス
信号線３７からの信号に基づいてサブアレイ２５の対応
行を受け持つワード線２０を選択する。ＮＡＮＤ回路４
４はワード線タイミング３６及びローアドレスデコーダ
４３からの信号に基づいて出力信号を生成し、該出力信
号は、インバータ４５により反転されて、ワード線２０
を駆動する。ＮＡＮＤ回路４８は、ローアドレスデコー
ダ４３、書込み線３８、及びセットセルタイミング線３
９からの信号に基づいて出力信号を生成する。ＮＡＮＤ
回路４８の出力は、インバータ４９を介してＦＥＴ５０
へ送られるとともに、ＦＥＴ５１のゲートへ送られる。
ＦＥＴ５０とＦＥＴ５１との接続点の信号がセットセル
線２７へ供給される。ＦＥＴ５０及びＦＥＴ５１は共に
ＮチャンネルのＦＥＴから成る。ＦＥＴ５０，５１がそ
れぞれオン、オフのとき、セットセル線２７には、図７
のＳ４のピーク側のフラット部に対応する電圧としての
Ｖｄｄ−Ｖｔ（なお、ＶｔはＦＥＴ５０のスレッショル
ド電圧である。）が生成される。

【００２８】図６はメモリーセル５５の回路図である。
このメモリーセル５５はＣＭＯＳの代表的な６トランジ
スタ形（フルＣＭＯＳ形）のメモリーセルの接地側ノー
ドを制御可能にしたものである。通例に倣って、トゥル
ー側及びコンプリメント側ドライバトランジスタ１１ａ
（ＴＮ０），１１ｂ（ＴＮ１）はｎ−ＭＯＳＦＥＴと
し、トゥルー側及びコンプリメント側ロードトランジス
タ１２ａ（ＴＰ０），１２ｂ（ＴＰ１）はｐ−ＭＯＳＦ
ＥＴとしている。ＣＭＯＳでスタティック形メモリーセ
ルを構成した場合は、互いに相補的なｎ−ＭＯＳＦＥＴ
とｐ−ＭＯＳＦＥＴの役割を入れ替えることができ、そ
の場合には電源線（ｐ−ＭＯＳＦＥＴソース端）と接地
線（ｎ−ＭＯＳＦＥＴソース端）の役割も入れ替わる。
この入れ替えを行ったメモリーセルは、図１３を参照し
て、後述する。トゥルー側ドライバトランジスタ１１ａ
とトゥルー側ロードトランジスタ１２ａ、及びコンプリ
メント側ドライバトランジスタ１１ｂとコンプリメント
側ロードトランジスタ１２ｂは、それぞれ１個のインバ
ータを構成し、トゥルー側ドライバトランジスタ１１ａ
とトゥルー側ロードトランジスタ１２ａとのゲートは相
互に接続され、また、コンプリメント側ドライバトラン
ジスタ１１ｂとコンプリメント側ロードトランジスタ１
２ｂとのゲートは相互に接続されている。トゥルー側及
びコンプリメント側インバータは、共働して、１個のフ
リップフロップを構成するため、対となっている。すな
わち、トゥルー側及びコンプリメント側ドライバトラン
ジスタ１１ａ，１１ｂにおいて、ソースは、共通の接地
側ノード１３へ接続され、ドレインは相手のゲートへ接
続されている。トゥルー側及びコンプリメント側ロード
トランジスタ１２ａ，１２ｂも対をなし、トゥルー側及
びコンプリメント側ロードトランジスタ１２ａ，１２ｂ
において、ソースは共通の電源側ノード１４へ接続さ
れ、ドレインは相手のゲートへ接続されている。接地側
ノード１３及び電源側ノード１４はそれぞれセットセル
線２７（ＳＥＴＣＥＬＬ）及び電源電位１８へ接続され
ている。トゥルー側及びコンプリメント側アクセストラ
ンジスタ１６ａ（ＴＮ２），１６ｂ（ＴＮ３）は、Ｎチ
ャンネル形であり、拡散領域の一方をそれぞれトゥルー
側及びコンプリメント側記憶ノード１５ａ（ＳＮ０ＤＥ
Ｔ），１５ｂ（ＳＮ０ＤＥＣ）へ接続され、拡散領域の
他方をそれぞれトゥルー側及びコンプリメント側ビット
線２１ａ（ＢＬＴ），２１ｂ（ＢＬＣ）へ接続され、ゲ
ートをワード線２０（ＷＬ）へ接続されている。図６に
おいて、Ｓ１〜Ｓ４は、後述の図７〜図１１のグラフで
示される各電圧波形の取出し個所を示している。すなわ
ち、Ｓ１はワード線２０、Ｓ２ａ，Ｓ２ｂはトゥルー側
及びコンプリメント側ビット線２１ａ，２１ｂ、Ｓ３
ａ，Ｓ３ｂはトゥルー側及びコンプリメント側記憶ノー
ド１５ａ，１５ｂ、Ｓ４はセットセル線２７の電圧を、
それぞれ示している。

【００２９】トゥルー側ドライバトランジスタ１１ａ及
びトゥルー側ロードトランジスタ１２ａはトゥルー側イ
ンバータとして機能し、また、コンプリメント側ドライ
バトランジスタ１１ｂ及びコンプリメント側ロードトラ
ンジスタ１２ｂはコンプリメント側インバータとして機
能する。トゥルー側インバータ及びコンプリメント側イ
ンバータの出力はそれぞれトゥルー側及びコンプリメン
ト側記憶ノード１５ａ，１５ｂに設定され、トゥルー側
及びコンプリメント側記憶ノード１５ａ，１５ｂはコン
プリメント側インバータ及びトゥルー側インバータの入
力にもなっている。

【００３０】従来のメモリーセル１０に対するメモリー
セル５５及び後述の図１３のメモリーセル７０の注目点
は、メモリーセルにおいて、接地電位に固定されていた
ｎ−ＭＯＳＦＥＴのトゥルー側及びコンプリメント側ド
ライバトランジスタ１１ａ，１１ｂのソース側の接地側
ノード１３か、電源電位に固定されていたｐ−ＭＯＳＦ
ＥＴのトゥルー側及びコンプリメント側ロードトランジ
スタ１２ａ，１２ｂのソース側の電源側ノード１４を電
位制御可能なノードとし、該ノードの電位をワード線２
０との関係において適切なタイミングと遷移時間で制御
することである。メモリーセル５５では、接地側ノード
１３をセットセル線２７へ接続し、後述の図１３のメモ
リーセル７０では、電源側ノード１４をセットセル線２
７へ接続している。メモリーセル５５において、接地側
ノード１３は待機時には接地電位に置かれているが、書
込み時にワード線２０がオフになる前に一度電源電位
（Ｖｄｄ）よりＭＯＳＦＥＴのスレッショルド電圧（Ｖ
ｔ）分、低い電位まで持ち上げ、その後、接地電位に戻
す。

【００３１】図７はメモリーセル５５において採用した
セットセル線２７の電圧制御をワード線２０の電圧変化
との関係により示している。ワード線２０の電圧レベル
としてのＳ１は、メモリーセルのデータの読出し期間及
びメモリーセルへのデータの書込み期間では、ハイとな
る。セットセル線２７の電圧レベルとしてのＳ４は、Ｓ
１に関係して、オン側のトゥルー側ロードトランジスタ
１２ａ又はコンプリメント側ロードトランジスタ１２ｂ
をオフへ切替えない程度まで、十分に上昇される。図７
では、Ｓ４の立上がり開始は、ワード線２０の立上がり
の少し前とされ、立上がり終了はＳ１の立上がりの少し
後にされている。また、Ｓ４の立下がり開始は、ワード
線２０の立下がりの少し後とされる。後述されるよう
に、Ｓ４の立上がり及び立下りのタイミングは、共に、
図７のものに限定されず、所定範囲内で適宜選択でき
る。

【００３２】図８及び図９はデータを書込むメモリーセ
ル５５においてセットセル線２７の立上がり時期をそれ
ぞれワード線２０のオフ及びオンになる直前に設定した
場合の各個所の電圧変化のシミュレーション結果のグラ
フである。なお、ワード線２０のオン及びオフとはワー
ド線２０の電圧レベルＳ１のハイ及びローにそれぞれ対
応している。

【００３３】図６〜図１１を参照して、メモリーセル５
５の作用を説明する。なお、メモリーセル５５にデー
タ”０”を記憶している場合には、トゥルー側及びコン
プリメント側の記憶ノードがそれぞれ低電位及び高電位
であり、また、メモリーセル５５にデータ”１”を記憶
している場合には、トゥルー側及びコンプリメント側の
記憶ノードがそれぞれ高電位及び低電位であるとする。

【００３４】データ書込み時では、ワード線２０がオフ
になる前に接地側ノード１３をＶｄｄ−Ｖｔまで持ち上
げる。ｎ−ＭＯＳＦＥＴのソースフォロワーでセットセ
ル線２７を駆動すれば、このｎ−ＭＯＳＦＥＴには深い
バックゲートバイアスがかかるので、このｎ−ＭＯＳＦ
ＥＴのＶｔｎ(ｎ−ＭＯＳＦＥＴのＶｔをＶｔｎと呼
ぶ。）はメモリーセル内のトゥルー側及びコンプリメン
ト側ロードトランジスタ１２ａ，１２ｂであるｐ−ＭＯ
ＳＦＥＴのＶｔｐ(ｐ−ＭＯＳＦＥＴのＶｔをＶｔｐと
呼ぶ。）より絶対値において大きい(ｐ−ＭＯＳＦＥＴ
とｎ−ＭＯＳＦＥＴのＶｔｎ，｜Ｖｔｐ｜は通常バック
バイアスがかかっていない状態でほぼ等しくなるように
設計される）。よって、接地側ノード１３の電位は、Ｖ
ｄｄ−｜Ｖｔｐ｜より低い。したがって、データ”０”
を記憶している場合、メモリーセル５５の低電位側のト
ゥルー側記憶ノード１５ａの電位（Ｓ３ａ）はセットセ
ル線２７が持ち上がるのに追随して上がるが、高電位側
のコンプリメント側記憶ノード１５ｂをハイレベルに維
持しているコンプリメント側ロードトランジスタ１２ｂ
はオン状態に保たれる。高電位側のコンプリメント側記
憶ノード１５ｂをドレインとするコンプリメント側ドラ
イバトランジスタ１１ｂのゲートは自分自身のソース電
位と等しいので、コンプリメント側ドライバトランジス
タ１１ｂはオフに保たれる。したがって、メモリーセル
５５の負荷素子がトゥルー側及びコンプリメント側ロー
ドトランジスタ１２ａ，１２ｂのようなｐ−ＭＯＳＦＥ
Ｔである場合も、また、高抵抗素子である場合も、高電
位側のコンプリメント側記憶ノード１５ｂは電源電位に
保たれ、低電位側のトゥルー側記憶ノード１５ａはセッ
トセル線２７に追従する。すなわち、トゥルー側及びコ
ンプリメント側ビット線２１ａ，２１ｂの対にある程度
の電位差が生じなければ、記憶データは保持される。し
かし、高電位側のコンプリメント側記憶ノード１５ｂと
低電位側のトゥルー側記憶ノード１５ａとの間の電位差
はＶｔｎの程度であるので、この状態を反転させるのに
要するトゥルー側及びコンプリメント側ビット線２１
ａ，２１ｂの対の電位差は従来のメモリーセル１０（図
１）に比べるとかなり小さく、トランジスターのスレッ
ショルド電圧Ｖｔの半分以下で済む。よって、ワード線
２０がオン状態でトゥルー側及びコンプリメント側ビッ
ト線２１ａ，２１ｂの対に書込みデータが載っている時
に接地側ノード１３がＶｄｄ−Ｖｔであれば、トゥルー
側及びコンプリメント側ビット線２１ａ，２１ｂの対の
電位差が３００ｍＶ程度と小さくても、メモリーセル５
５のデータを書き換えることができる。データが書き換
わった後に、セットセル線２７を接地電位に戻せば、セ
ットセル線２７が接地電位に戻るまで、メモリーセル５
５を構成するフリップフロップは増幅回路として働き、
メモリーセル５５内のデータが増幅されて、安定に記憶
が保持される。この時、増幅すべき電位差はデータ読出
し時のセンスアンプによる増幅に比較すればかなり大き
いので、セットセル線２７はある程度まで早く引き下げ
ても差し支えないが、時間が許す範囲で緩やかに引き下
げる方が望ましい。また、ビット線の重い負荷が増幅に
関与しないようにワード線２０をオフにしてから増幅す
ることが望ましい。

【００３５】図８では、セットセル線２７（Ｓ４）の上
昇と共にトゥルー側及びコンプリメント側記憶ノード１
５ａ，１５ｂの電位（Ｓ３ａ，Ｓ３ｂ）が反転し、図９
ではトゥルー側及びコンプリメント側ビット線２１ａ，
２１ｂの対に書込みデータが現れるに連れて、トゥルー
側及びコンプリメント側記憶ノード１５ａ，１５ｂの電
位が反転していることが分かる。図９において、低電位
であったトゥルー側記憶ノード１５ａが電源電位まで引
き上げられる時のビット線の振幅は３００ｍＶ程度であ
る。いずれも、その後、セットセル線２７の下降に従っ
てメモリーセル内の電位差が増幅されている。書き換え
に必要なビット線の電圧振幅は前述のように３００ｍＶ
程度であり、２．５Ｖテクノロジーでプリチャージレベ
ルをトランジスターのＶｔ分落とす通常の省電力型の設
計の場合の１．８Ｖ程度の約６分の１である。

【００３６】図１０及び図１１はそれぞれワード線２０
がオフになる直前及びワード線２０がオンになる前にセ
ットセル線２７の引き上げを開始した場合にトゥルー側
及びコンプリメント側ビット線２１ａ，２１ｂの対に書
込みデータが載っていないメモリーセル５５、すなわち
書込み対象になっていないカラムアドレスに対応するメ
モリーセル５５の動作についてのシミュレーション結果
のグラフである。

【００３７】図１０では、トゥルー側及びコンプリメン
ト側ビット線２１ａ，２１ｂにメモリーセル５５のデー
タがセンスアンプによってセンス可能な程度（Ｓ１のハ
イレベル期間におけるＳ２ａ，Ｓ２ｂの最大差に注
目。）に現れており、このようなタイミングでセットセ
ル線２７を制御するならば、読出し時にもセットセル線
２７を動かしても差し支えないことが分かる。ただし、
セットセル線２７を動かす電力は無駄になる。また、書
込み時に書込み対象になっていないアドレスに対応する
トゥルー側及びコンプリメント側ビット線２１ａ，２１
ｂの無駄な充放電を防ぐには、図１１のようなタイミン
グでセットセル線２７を制御すれば、ワード線２０がオ
ンになっているメモリーセル５５においても、ビット線
（Ｓ２ａ，Ｓ２ｂ）は、ワード線２０のオン期間（＝Ｓ
１のハイレベル期間）にもフラットに維持される。すな
わちセットセル線が”Ｈ（ハイ）”の期間がアクセスト
ランジスタがオンの期間をほぼあるいは完全に含むよう
にすれば、書込み対象になっていないカラムアドレスに
おいても、ビット線とメモリーセルを経由して流れる電
流が抑止される。図１０及び図１１の場合共に、セット
セル線２７（Ｓ４）が降下した後は、元のデータ（電圧
値）がメモリーセル５５に保存されており（Ｓ３ａ，Ｓ
３ｂ）、記憶しているデータが破壊されることはない。
これは、特に、異なるカラムアドレスに属するメモリー
セル５５が同一ワード線２０に接続されるのが普通であ
るＳＲＡＭで必要な特性である。

【００３８】接地側ノード１３は、選択されたローアド
レスに対応するもののみをデータ書込み時に上記のよう
に制御すれば十分である。したがって、前述の図５に示
すように、ローアドレスデコーダ４３でデコードした結
果を接地側ノード１３の制御に使うことができ、本発明
のメモリーセルを使用したメモリーにおいて、新たに必
要な回路は基本的にはセットセル線２７の駆動回路（図
５のセットセルタイミング線３９、ＮＡＮＤ回路４８、
インバータ４９、ＦＥＴ５０、及び，ＦＥＴ５１）と、
書込み時及び読出し時に異なる制御をする場合の単純な
制御回路（図５の書込み線３８及びＮＡＮＤ回路４８）
だけである。

【００３９】メモリーセル５５を装備するスタティック
型ＲＡＭでは、ライト(書込み）動作時のトゥルー側及
びコンプリメント側ビット線２１ａ，２１ｂの電圧振幅
を抑えられるので、その分消費電力が削減できる。前述
のように、電源電圧が２．５Ｖのテクノロジーを用いて
トゥルー側及びコンプリメント側ビット線２１ａ，２１
ｂのプリチャージレベルを１．８Ｖ程度にした場合、メ
モリーセル５５へのデータ書込みに必要なトゥルー側及
びコンプリメント側ビット線２１ａ，２１ｂの電圧振幅
は従来技術で１．８Ｖ、該スタティック型ＲＡＭでは
０．３Ｖ程度である。トゥルー側及びコンプリメント側
データ線２９ａ，２９ｂ（図４）の電圧振幅も同様であ
るので、書込み時のトゥルー側及びコンプリメント側ビ
ット線２１ａ，２１ｂとトゥルー側及びコンプリメント
側データ線２９ａ，２９ｂの充放電のために消費される
電力が、従来技術に比べてほぼ６分の１になる。ライト
動作時に他に電力を必要とするのは制御回路とアドレス
系の回路とセットセル系の回路と入出力回路であるが、
トゥルー側及びコンプリメント側ビット線２１ａ，２１
ｂとトゥルー側及びコンプリメント側データ線２９ａ，
２９ｂの負荷に比べればこれらの回路の負荷はそれほど
大きくない。データ幅にもよるが、メモリーマクロ全体
の電力の６割をトゥルー側及びコンプリメント側ビット
線２１ａ，２１ｂとトゥルー側及びコンプリメント側デ
ータ線２９ａ，２９ｂで消費すると仮定すると、メモリ
ーマクロ全体ではライト動作時の電力が約半分になる。
Ｅｍｂｅｄｄｅｄ ＳＲＡＭとしてオンチップで使われ
る場合に通常考えられる６４ビット幅のデータワードを
持つＳＲＡＭを例にとって数値例を示すと以下のように
なる。トゥルー側及びコンプリメント側ビット線２１
ａ，２１ｂの一つの対に接続されているメモリーセル５
５の数を２５６とすると、２．５Ｖテクノロジーでのト
ゥルー側及びコンプリメント側ビット線２１ａ，２１ｂ
負荷はそれぞれ約２ｐＦである。トゥルー側及びコンプ
リメント側データ線２９ａ，２９ｂの負荷はその長さし
たがってメモリーマクロの大きさと全体のアーキテクチ
ャに依存するが、約３ｐＦとすると、データ１ビット当
たりのトゥルー側及びコンプリメント側ビット線２１
ａ，２１ｂとトゥルー側及びコンプリメント側データ線
２９ａ，２９ｂの駆動すべき負荷は約５ｐＦの程度であ
る。今、データ幅は６４としているので、充放電すべき
トゥルー側及びコンプリメント側ビット線２１ａ，２１
ｂとトゥルー側及びコンプリメント側データ線２９ａ，
２９ｂの負荷は全体で３２０ｐＦである。５ｎｓのメモ
リーサイクルで動作し、ライトとリード(読出し）が同
程度に起こるとすると、ライトのサイクルは１０ｎｓ、
すなわち１００ＭＨｚの頻度で起こる。この仮定の下
で、ライト動作時のトゥルー側及びコンプリメント側ビ
ット線２１ａ，２１ｂとトゥルー側及びコンプリメント
側データ線２９ａ，２９ｂの充放電電流を計算すると、
電圧振幅が１．８Ｖ(従来技術）の場合、１００ＭＨｚ
×３２０ｐＦ×２．５Ｖ×１．８Ｖ＝１４４ｍＷとな
る。また、メモリーセル５５を使った場合で、電圧振幅
が０．３Ｖの場合、１００ＭＨｚ×３２０ｐＦ×２．５
Ｖ×０．３Ｖ＝２４ｍＷとなる。ただし、メモリーセル
５５では、接地側ノード１３、すなわちセットセルノー
ドをライト動作時に振幅約１．７Ｖで駆動しなければな
らない。セットセル線２７の負荷はビット線１本分とほ
ぼ同じと仮定してよいので、このための電力は１００Ｍ
Ｈｚ×２ｐＦ×２．５Ｖ×１．７Ｖ=０．８５ｍＷとな
り、この例では都合約１１９ｍＷの電力がメモリーマク
ロ１個当たり減らせることになる。

【００４０】ピーク電流が相当に抑えられるので、ノイ
ズ削減効果も大きい。突入電流によるノイズは回路のイ
ンダクタンスと電流の時間変化に比例するが、今の場合
インダクタンスは回路によって決まっているので、電流
の時間的変化率に比例する。ビット線とワード線を充放
電する局所的な電流は先に見たようにほぼ６分の１にな
る。電流の時間的変化率も第一近似ではほぼ６分の１と
してよい。したがってノイズの振幅もほぼ６分の１にな
る。従来技術で１Ｖ程度のノイズがあるとするとほぼ
０．１７Ｖまでノイズ振幅が減衰し、より安定な動作が
可能となる。

【００４１】図１２は連想メモリーに装備される典型的
な連想メモリーセルに本発明を適用した例を示す回路６
０の図である。連想メモリーとは、データの入力に対し
て、そのデータを記憶しているかどうかを示す信号や、
記憶している場合にはその記憶場所のアドレスやそのデ
ータと関連のある情報等を出力する機能を持ったメモリ
ーである。連想メモリーセル６０の構成は図６のメモリ
ーセル５５の構成とほとんど共通しており、メモリーセ
ル５５に対する付加点のみ説明する。トゥルー側及びコ
ンプリメント側比較トランジスタ６１ａ，６１ｂは、相
互に対として設けられ、一方の拡散領域を共通のビット
マッチノード６２へ接続されている。トゥルー側比較ト
ランジスタ６１ａは、その他方の拡散領域及びゲートを
それぞれトゥルー側ビット線２１ａ及びコンプリメント
側記憶ノード１５ｂへ接続され、コンプリメント側比較
トランジスタ６１ｂは、その他方の拡散領域及びゲート
をそれぞれコンプリメント側ビット線２１ｂ及びトゥル
ー側記憶ノード１５ａへ接続されている。ビットマッチ
トランジスタ６５は、ソース、ドレイン、及びゲートを
それぞれアース、マッチ出力線６６、及びビットマッチ
ノード６２へ接続されている。トゥルー側及びコンプリ
メント側比較トランジスタ６１ａ，６１ｂ、及びビット
マッチトランジスタ６５はＮチャンネルＦＥＴから構成
される。トゥルー側及びコンプリメント側ビット線２１
ａ，２１ｂのハイ及びローの関係とトゥルー側及びコン
プリメント側記憶ノード１５ａ，１５ｂのハイ及びロー
の関係とが一致していれば、ビットマッチノード６２は
ローとなり、マッチ出力線６６はプリチャージ状態に保
たれる。

【００４２】図１３はＣＭＯＳでスタティック形メモリ
ーセルを構成した場合に相補的なｎ−ＭＯＳＦＥＴとｐ
−ＭＯＳＦＥＴの役割を図６のスタティック形メモリー
セルに対して完全に入れ替えたメモリーセル７０の回路
図である。シンボルの上部にバーの付いている信号は反
転を意味している。このように図６のメモリーセル５５
に対してｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦＥＴの役割を
入れ替えたメモリーセル７０も、メモリーセル５５と同
一の作用及び効果を達成できる。

【００４３】本発明は、上記した実施形態に限定され
ず、本発明の技術思想に含まれる種々の変更形態により
実施される。例えば、図６のアクセストランジスタをｐ
−ＭＯＳＦＥＴにしてもよいし、図１３のアクセストラ
ンジスタをｎ−ＭＯＳＦＥＴにしてもよい。さらに、図
６では、ＳＥＴＣＥＬＬをＳＥＴＣＥＬＬのバー（バー
とは信号のハイ及びローの反転を意味するものとす
る。）として、それによってメモリーセルの電源側ノー
ドの電位を制御し、ビット線のプリチャージレベルを適
切な電位に設定してもよい。また、ロードトランジスタ
を抵抗素子に代えてもよい。

【図面の簡単な説明】

【図１】スタティック型ＲＡＭに装備される従来の典型
的なＣＭＯＳメモリーセルの回路図である。

【図２】図１のメモリーセルにおいてデータの読出し時
の各所定点の電圧変化をシミュレーションで示したグラ
フである。

【図３】図１のメモリーセルにおいてデータの書込み時
の各所定点の電圧変化をシミュレーションで示したグラ
フである。

【図４】スタティック型メモリーセルを用いた半導体メ
モリーセルアレイをその周辺部と共に示す概略構成図で
ある。

【図５】ワード線駆動回路とセットセル駆動回路の一例
の回路図である。

【図６】メモリーセルの一実施例の回路図である。

【図７】メモリーセルにおいて採用したセットセル線の
電圧制御の例をワード線の電圧変化との関係により示す
図である。

【図８】データを書込むメモリーセルにおいてセットセ
ル線の立上がり時期をワード線のオフになる直前に設定
した場合の各個所の電圧変化のシミュレーション結果の
グラフである。

【図９】データを書込むメモリーセルにおいてセットセ
ル線の立上がり時期をワード線のオンになる直前に設定
した場合の各個所の電圧変化のシミュレーション結果の
グラフである。

【図１０】ワード線がオフになる直前にセットセル線の
引き上げを開始した場合に書込み対象になっていないカ
ラムアドレスに対応するメモリーセルの動作についての
シミュレーション結果のグラフである。

【図１１】ワード線がオンになる前にセットセル線の引
き上げを開始した場合に書込み対象になっていないカラ
ムアドレスに対応するメモリーセルの動作についてのシ
ミュレーション結果のグラフである。

【図１２】連想メモリーに装備される連想メモリーセル
に本発明を適用した例を示す図である。

【図１３】ＣＭＯＳでスタティック形メモリーセルを構
成した場合に相補的なｎ−ＭＯＳＦＥＴとｐ−ＭＯＳＦ
ＥＴの役割を図６のスタティック形メモリーセルに対し
て完全に入れ替えたメモリーセルの回路図である。

【符号の説明】

１１ａ，１１ｂ ｎ−ＭＯＳ電界効果トランジスタ １２ａ，１２ｂ ｐ−ＭＯＳ電界効果トランジスタ １３ 接地側ノード １４ 電源側ノード １５ａ，１５ｂ 記憶ノード １６ａ，１６ｂ アクセストランジスタ １８ 電源電位 ２０ ワード線 ２１ａ，２１ｂ ビット線 ２４ 回路装置 ２７ セットセル線 ５５ メモリーセル ６０ 連想メモリーセル ７０ メモリーセル

───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮武 久忠 滋賀県野洲郡野洲町大字市三宅800番地 日本アイ・ビー・エム株式会社 野洲事業 所内 Ｆターム(参考） 5B015 HH01 HH03 JJ02 JJ03 KA13 KA38 KB74

Claims (20)

【特許請求の範囲】
1. 【請求項１】 メモリーセルが、 一方の出力が他方の入力にかつ他方の出力が一方の入力
   になるように相互に接続され一方及び他方の出力側がそ
   れぞれ第１及び第２の記憶ノードとしてハイ及びローの
   相互に逆の電位レベルになる第１及び第２のインバータ
   の対、 ワード線信号により制御されオン時に前記第１の記憶ノ
   ードと第１のビット線とを接続する第１のアクセス用ス
   イッチング素子、及びワード線信号により制御されオン
   時に前記第２の記憶ノードと第２のビット線とを接続す
   る第２のアクセス用スイッチング素子、を含む半導体メ
   モリーにおいて、 前記インバータ対の電源側ノードと接地側ノードとの電
   位差（以下、「両側電位差」と言う。）を調整する電位
   差調整手段を有していることを特徴とする半導体メモリ
   ー。
2. 【請求項２】 前記電位差調整手段は、前記半導体メモ
   リーの書込みサイクルにおいて、前記両側電位差を一時
   的に減少させるものであることを特徴とする請求項１記
   載の半導体メモリー。
3. 【請求項３】 前記電位差調整手段は、前記アクセス用
   スイッチング素子のオン期間に関係して前記両側電位差
   を調整するものであることを特徴とする請求項１記載の
   半導体メモリー。
4. 【請求項４】 前記電位差調整手段は、前記アクセス用
   スイッチング素子のオン期間の終了する前までに、前記
   両側電位差が所定値以内に減少するように、前記両側電
   位差を調整するものであることを特徴とする請求項１記
   載の半導体メモリー。
5. 【請求項５】 前記電位差調整手段は、前記アクセス用
   スイッチング素子をオフからオンへ切替えてから、メモ
   リーセルからのデータの読出しの可能になる電位差が前
   記両ビット線に出現した後に、前記両側電位差が所定値
   以内に低減するように、前記両側電位差を調整するもの
   であることを特徴とする請求項１記載の半導体メモリ
   ー。
6. 【請求項６】 前記電位差調整手段は、メモリーセルか
   らのデータ読出し時では、前記両側電位差の減少を中止
   するものであることを特徴とする請求項１記載の半導体
   メモリー。
7. 【請求項７】 前記電位差調整手段は、前記両側電位差
   を所定値以内に維持する期間が前記アクセス用スイッチ
   ング素子のオン期間を内に含むものになるように、前記
   両側電位差を調整するものであることを特徴とする請求
   項１記載の半導体メモリー。
8. 【請求項８】 前記電位差調整手段は、所定値以内に減
   少させていた前記両側電位差を、前記アクセス用スイッ
   チング素子のオンからオフへの切替え後に、減少前の値
   へ戻すように、前記両側電位差を調整するものであるこ
   とを特徴とする請求項１記載の半導体メモリー。
9. 【請求項９】 前記電位差調整手段は、メモリーセルへ
   のアクセス時に該メモリーセルのアドレスを指定する行
   アドレス信号に基づいてアクセス対象のメモリーセル及
   びそれと同一行のメモリーセルについて前記両側電位差
   を調整するものであることを特徴とする請求項１記載の
   半導体メモリー。
10. 【請求項１０】 前記第１及び第２のインバータはＣＭ
    ＯＳインバータから成り、各ＣＭＯＳインバータの一方
    及び他方のＦＥＴがそれぞれドライバトランジスタ及び
    ロードトランジスタとなっていることを特徴とする請求
    項１記載の半導体メモリー。
11. 【請求項１１】 前記第１及び第２のインバータの各々
    は、直列接続されたＦＥＴと抵抗とから構成されている
    ことを特徴とする請求項１記載の半導体メモリー。
12. 【請求項１２】 メモリーセルが、 一方の出力が他方の入力にかつ他方の出力が一方の入力
    になるように相互に接続され一方及び他方の出力側がそ
    れぞれ第１及び第２の記憶ノードとしてハイ及びローの
    相互に逆の電位レベルになる第１及び第２のインバータ
    の対、 ワード線信号により制御されオン時に前記第１の記憶ノ
    ードと第１のビット線とを接続する第１のアクセス用ス
    イッチング素子、及びワード線信号により制御されオン
    時に前記第２の記憶ノードと第２のビット線とを接続す
    る第２のアクセス用スイッチング素子、を含む半導体メ
    モリーの制御方法において、 前記インバータ対の電源側ノードと接地側ノードとの電
    位差（以下、「両側電位差」と言う。）を調整すること
    を特徴とする半導体メモリーの制御方法。
13. 【請求項１３】 前記半導体メモリーの書込みサイクル
    において、前記両側電位差を一時的に減少させるもので
    あることを特徴とする請求項１２記載の半導体メモリー
    の制御方法。
14. 【請求項１４】 前記アクセス用スイッチング素子のオ
    ン期間に関係して前記両側電位差を調整することを特徴
    とする請求項１２記載の半導体メモリーの制御方法。
15. 【請求項１５】 前記アクセス用スイッチング素子のオ
    ン期間の終了する前までに、前記両側電位差が所定値以
    内に減少するように、前記両側電位差を調整することを
    特徴とする請求項１２記載の半導体メモリーの制御方
    法。
16. 【請求項１６】 前記アクセス用スイッチング素子をオ
    フからオンへ切替えてから、メモリーセルからのデータ
    の読出しの可能になる電位差が前記両ビット線に出現し
    た後に、前記両側電位差が所定値以内に低減するよう
    に、前記両側電位差を調整することを特徴とする請求項
    １２記載の半導体メモリーの制御方法。
17. 【請求項１７】 メモリーセルからのデータ読出し時で
    は、前記両側電位差の減少を中止するものであることを
    特徴とする請求項１２記載の半導体メモリーの制御方
    法。
18. 【請求項１８】 前記両側電位差を所定値以内に維持す
    る期間が前記アクセス用スイッチング素子のオン期間を
    内に含むものになるように、前記両側電位差を調整する
    ことを特徴とする請求項１２記載の半導体メモリーの制
    御方法。
19. 【請求項１９】 所定値以内に減少させていた前記両側
    電位差を、前記アクセス用スイッチング素子のオンから
    オフへの切替え後に、減少前の値へ戻すように、前記両
    側電位差を調整することを特徴とする請求項１２記載の
    半導体メモリーの制御方法。
20. 【請求項２０】 メモリーセルへのアクセス時に該メモ
    リーセルのアドレスを指定する行アドレス信号に基づい
    てアクセス対象のメモリーセル及びそれと同一行のメモ
    リーセルについて前記両側電位差を調整することを特徴
    とする請求項１２記載の半導体メモリーの制御方法。