JPH10112188A

JPH10112188A - 半導体集積回路装置

Info

Publication number: JPH10112188A
Application number: JP8263156A
Authority: JP
Inventors: Kenichi Osada; 健一長田; Koichiro Ishibashi; 孝一郎石橋; Hiroyuki Mizuno; 弘之水野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-10-03
Filing date: 1996-10-03
Publication date: 1998-04-28

Abstract

(57)【要約】【課題】高速読出のスタティックＲＡＭからなる低電圧
電源使用の半導体集積回路装置及び高速動作の論理回路
からなる低電圧電源使用の半導体集積回路装置を提供す
ること。【解決手段】同一行のメモリセルの駆動用及び転送用Ｎ
ＭＯＳのソース電極をソース線によって接続し、メモリ
セルが読出動作を行なうように選択された場合には同行
のソース線を接地電位に保ち、かつ、不活性作及び待機
時には同ソース線を電源電位と接地電位の中間電位に保
つスイッチ回路をソース線毎に設ける。論理回路を構成
するＰ型ＭＯＳＦＥＴ及びＮ型ＭＯＳＦＥＴに供給する
電圧を待機時に電源電位と接地電位の間のそれぞれ個別
の中間電位にする。【効果】低閾値電圧のＭＯＳＦＥＴの採用が可能とな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低消費電力が要求
される機器やデバイスに適用して好適な半導体集積回路
装置、特に低電圧動作の半導体集積回路装置に関する。

【０００２】

【従来の技術】近年、ＩＣ（Integrated Circuit）カー
ドや携帯機器に用いられるスタティックＲＡＭ（Random
Access Memory）は、低消費電力化の面及び信頼性の面
から低電圧での動作が要求されている。スタティックＲ
ＡＭを低電圧で動作させる技術として、スタティックＲ
ＡＭを構成する個々のメモリセルにおいて、負荷素子に
Ｐ型のＭＯＳ（Metal Oxide Semiconductor）型電界効
果トランジスタ（以下「ＭＯＳＦＥＴ」という）を使っ
た回路が提案されている〔例えば米国文献「１９９０シ
ンポジウムオンブイ・エル・エス・アイサーキッ
ツ（1990 Symposium on VLSI Circuits）」第５３頁〜
第５４頁参照〕。同Ｐ型ＭＯＳＦＥＴは、導通又は非導
通のいずれかとなるので、雑音や電圧変動の影響を受け
にくい特徴がある。メモリセルの駆動用トランジスタに
はＮ型ＭＯＳＦＥＴが用いられるので、メモリセルは、
前記Ｐ型ＭＯＳＦＥＴと合わせてＣＭＯＳ（Complement
aryMOS）トランジスタの構成によって形成される（以下
「完全ＣＭＯＳ型メモリセル」という）。

【０００３】前記文献に記載されているメモリセルの構
造を図１４に示す。情報を保持する記憶部は、負荷素子
であるＰ型ＭＯＳＦＥＴ（以下「負荷用ＰＭＯＳ」とい
う）１，２と、駆動素子であるＮ型ＭＯＳＦＥＴ（以下
「駆動用ＮＭＯＳ」という）３，４とから構成されてお
り、転送素子であるＮ型ＭＯＳＦＥＴ（以下「転送用Ｎ
ＭＯＳ」という）５，６を介してビット線１８とその反
対極性のビット線１９に接続されている。また、転送用
ＮＭＯＳ５，６のゲート電極は、ワード線２２によって
接続されている。更に、転送用ＮＭＯＳ５，６及び駆動
用ＮＭＯＳ３，４の基板電極（ウェハ）１１〜１４は、
接地端子９（電位ＶＳＳ）に接続され、負荷用ＰＭＯＳ
１，２の基板電極１５，１６は、電源端子８（電圧ＶＤ
Ｄ）に接続されている。また、全てのＭＯＳＦＥＴ１〜
６は、不活性時及び待機時にリーク電流が流れないよ
う、その閾値が比較的高く、例えば０．７Ｖ程度に設定
されている（以下、このような閾値電圧を「高閾値電
圧」という）。

【０００４】スタティックＲＡＭは、このような多数の
メモリセルを行列状に配置したメモリアレイによって構
成される。なお、メモリアレイに電源電圧が供給され、
一部のメモリセルで書込及び読出が行われているが、他
のメモリセルでは書込及び読出が行われない場合、当該
他のメモリセルは不活性であると云い、電源電圧は供給
されているがメモリアレイ全体で書込及び読出が行われ
ない場合を待機時と云うこととする。

【０００５】メモリセルからのデータの読出は、対のビ
ット線１８，１９（相互に反対極性のデータが供給され
る信号線）を電源電圧ＶＤＤに一旦プリチャージし、更
に、ワード線２２を電源電圧ＶＤＤにして転送用ＮＭＯ
Ｓ５，６を導通状態にすることにより、プリチャージし
たビット線１８，１９の電荷を駆動用ＮＭＯＳ３と転送
用ＮＭＯＳ５又は駆動用ＮＭＯＳ４と転送用ＮＭＯＳ６
のいずれか一方を通して放電することにより行われる。
また、データの書込は、ワード線２２を電源電圧ＶＤＤ
にして転送用ＮＭＯＳ５，６を導通状態にし、記憶部の
状態をビット線１８，１９のデータに応じた状態にする
ことにより行なわれる。

【０００６】しかし、電源電圧ＶＤＤを例えば１Ｖ程度
の低電圧にすると、高閾値電圧を持つ駆動用ＮＭＯＳ
３，４と転送用ＮＭＯＳ５，６の駆動能力が急激に減少
してそのドレイン・ソース間抵抗が高くなるため、読出
速度が著しく低下するという問題点があった。

【０００７】上記問題点に対する対策として、読出時に
駆動用ＮＭＯＳ３，４のソース電極に負電圧を印加する
回路が提案されている〔例えば米国文献１９９５シンポ
ジウムオンブイ・エル・エス・アイサーキッツ
（1995 Symposium on VLSI Circuits）第２５頁〜第２
６頁参照〕。

【０００８】同文献に記載されているメモリセルの構造
を図１５に示す。同メモリセルの回路構成は、図１４に
示した構成とほぼ同じであるが、相違点は、駆動用ＮＭ
ＯＳ３，４のソース電極が接地端子９に接続されずにソ
ース線２３に接続されている点にあり、同ソース電極が
独立して駆動されるようになっている。ソース線２３
は、行毎に個別に設けられている。また、この回路でも
メモリセルの全てのＭＯＳＦＥＴ１〜６は、不活性時及
び待機時時にリーク電流が流れないように、高閾値電圧
のものが採用されている。

【０００９】メモリセルからのデータの読出は、ワード
線１８，１９を電源電圧ＶＤＤにすると同時に、駆動用
ＮＭＯＳ３，４のソース線２３に負電圧（例えば−０．
５Ｖ）を印加することにより行われる。その結果、駆動
用ＮＭＯＳ３，４及び転送用ＮＭＯＳ５，６の駆動能力
が増大し、電源電圧ＶＤＤにプリチャージされたビット
線の電荷がすばやく放電され、高速動作が可能となる。
即ち、１Ｖ程度の低電圧電源を用いることによって高速
の読出を実現することができる。

【００１０】しかしながら、このような従来回路では、
負電源が別に必要となり、また、駆動用ＮＭＯＳ３，４
には電源電圧より高い電圧がかかるため、ゲート酸化膜
を薄くした低電圧高速動作のＭＯＳＦＥＴ素子を採用す
ることが信頼性の面から難しいという問題点があった。

【００１１】

【発明が解決しようとする課題】ＭＯＳＦＥＴを低電圧
で高速に動作させるために、閾値電圧を例えば０．２Ｖ
近辺に下げる方法が考えられる。しかし、リーク電流
は、閾値電圧を０．１Ｖ下げると１桁程度増加するた
め、トランジスタ数が多いメモリアレイに適用した場
合、リーク電流によって消費電力が増大するという問題
点がある。

【００１２】本発明の主たる目的は、従来技術の前記問
題点を解決し、低電圧電源を使用して高速の読出速度を
確保することができるスタティックＲＡＭからなる新規
の半導体集積回路装置を提供することにある。

【００１３】また、本発明の別の目的は、低電圧電源を
使用して高速動作を確保することができる論理回路から
なる新規の半導体集積回路装置を提供することにある。

【００１４】

【課題を解決するための手段】本発明の前記課題は、同
一行のメモリセルが読出を行なうように選択された場合
にはソース線を接地電位に保ち、かつ、読出／書込が選
択されない不活性時及び待機時には同ソース線を電源電
位と接地電位の中間電位に保つためのスイッチ回路をソ
ース線毎に設けることによって効果的に解決することが
可能である。このような手段を採用すれば、不活性時及
び待機時にＭＯＳＦＥＴのゲート・ソース間電圧が中間
電位による電圧だけ下がってバイアスされることによ
り、リーク電流を低く抑えることができるからである。

【００１５】そのため、閾値電圧が電源電圧の１／２に
満たない低い閾値電圧（以下「低閾値電圧」という）、
例えば０．２Ｖ近辺の閾値電圧のＭＯＳＦＥＴを駆動用
及び転送用に用いることが可能となり、１Ｖ程度の低電
圧電源の採用が可能となる。また、読出時にはソース電
極が接地されるので、ドレイン・ソース間に電源電圧が
掛かり、高い駆動能力を維持することができる。従っ
て、読出速度の低下を回避することができる。また、中
間電位として、不活性時及び待機時にはソース線と接地
端子の間に例えば抵抗を接続し、同抵抗に流れる電流に
よって生成される電圧を利用することができ、従って、
新たに電源を設ける不都合が回避される。

【００１６】書込時にはソース線を前記不活性時及び待
機時の場合と同じ中間電位に保つことが望ましい。ＭＯ
ＳＦＥＴの動作電流が低下することによって低い電流で
記憶状態に達するので、書込速度が向上する。

【００１７】なお、メモリセルの記憶部の一方の駆動用
ＮＭＯＳとこれに接続する負荷用ＰＭＯＳとは、ＣＭＯ
Ｓ型のインバータを形成しており、２個のインバータが
正帰還ループを形成している。

【００１８】さて、インバータは、最も簡単な論理機能
を持つ論理回路であるが、そのＮ型ＭＯＳＦＥＴの部分
を複数のＮ型ＭＯＳＦＥＴによって構成し、更に、Ｐ型
ＭＯＳＦＥＴの部分をＮ型と同数のＰ型ＭＯＳＦＥＴに
よって構成し、両者を相補的な論理機能を持つように構
成するとその他の一般的なＣＭＯＳ論理回路を形成する
ことができる。

【００１９】同論理回路においては、単一のＮ型ＭＯＳ
ＦＥＴ（インバータの場合）又は複数のＮ型ＭＯＳＦＥ
Ｔが接地側電流路を形成し、単一のＰ型ＭＯＳＦＥＴ
（インバータの場合）又は複数のＰ型ＭＯＳＦＥＴが電
源側電流路を形成する。接地側電流路の一方の端子が出
力端子に接続され、他方の端子が接地端子に接続されて
いる。また、電源側電流路の一方の端子は出力端子に接
続され、他方の端子は電源端子に接続されている。そし
て、同論理回路は、入力信号によって一方の電流路が導
通状態のときに他方の電流路が非導通状態になるように
動作する。また、いくつかの論理回路が相互に接続され
て又は単一の論理回路によって所望の論理を有する半導
体集積回路装置が形成される。

【００２０】本発明の別の特徴点は、少なくとも一個の
論理回路からなる半導体集積回路装置に前記スイッチ回
路と同類の回路を適用したことにある。即ち、本発明の
半導体集積回路装置は、前記接地側電流路（第１の電流
路）の他方の端子が接地端子ではなく接地側ソース線
（第１のソース線）によって接続され、電源側電流路
（第２の電流路）の他方の端子が電源端子ではなく電源
側ソース線（第２のソース線）に接続された論理回路を
有し、当該接地側及び電源側ソース線にそれぞれ接地側
スイッチ回路（第１のスイッチ回路）及び電源側スイッ
チ回路（第２のスイッチ回路）が接続されている。当該
接地側及び電源側スイッチ回路は、論理回路が動作する
よう選択された場合には接地側及び電源側ソース線をそ
れぞれ接地電位及び電源電位に保ち、かつ、そのように
選択されない待機時には接地側及び電源側ソース線をそ
れぞれ電源電位と接地電位の間の個別の中間電位に保つ
ように動作する。

【００２１】このような特徴点によって、前記スタティ
ックＲＡＭの場合と同様、待機時にはＭＯＳＦＥＴのゲ
ート・ソース間電圧が中間電位による電圧だけ下がって
バイアスされることによってリーク電流が低く抑えられ
る。そのため、低閾値電圧のＭＯＳＦＥＴを用いること
が可能となり、１Ｖ程度の低電圧電源の採用が可能とな
る。

【００２２】また、動作時にはソース電極が接地される
ので、ドレイン・ソース間に電源電圧が掛かり、高い駆
動能力を維持することができる。従って、動作速度の低
下を回避することができる。また、中間電位として、待
機時には各ソース線と接地端子の間にそれぞれ例えば抵
抗を接続し、同抵抗に流れる電流によって生成される電
圧を利用することができ、従って、新たに電源を設ける
不都合が回避される。

【００２３】

【発明の実施の形態】以下、本発明に係る半導体集積回
路装置を図面に示した幾つかの実施例を参照して更に詳
細に説明する。なお、図１〜図１５における同一の記号
は、同一物又は類似物を表記するものとする。

【００２４】

【実施例】

＜実施例１＞完全ＣＭＯＳ型メモリセルからなるスタテ
ィックＲＡＭに本発明を適用した。図１において、１７
は、ｎ行ｍ列に配置した完全ＣＭＯＳ型メモリセルによ
るメモリアレイ、７は、メモリアレイ１７の中の１行１
列目のメモリセル、３３は、第１行のソース線２３に接
続したスイッチ回路、３０は、スイッチ回路３３と接地
端子９の間に接続した抵抗を示す。

【００２５】なお、図１では明示していないが、ワード
線２２、ビット線１８，１９、ソース線２３を次のよう
に配置した。ワード線２２は、行毎に設置されてメモリ
アレイ１７の行方向に延在し、同一行のメモリセル７の
転送用ＮＭＯＳ５，６のゲート電極に共通接続される。
ビット線１８，１９は、列毎に設置されて列方向に延在
し、同一列のメモリセルの転送用ＮＭＯＳ５，６に共通
接続される。また、ソース線２３は、行毎に設けられ
る。従って、スイッチ回路３３が行毎に設けられる。ワ
ード線２２及びソース線２３を行毎に設けたことによっ
て、メモリセル７の読出／書込動作及び不活性が行単位
に選択される。一方、抵抗３０には、各行の全スイッチ
回路が共通に接続される。

【００２６】次に、図１には、駆動用ＮＭＯＳ３と負荷
用ＰＭＯＳ１の接続点及び駆動用ＮＭＯＳ４と負荷用Ｐ
ＭＯＳ２の接続点をそれぞれ蓄積ノード２０、２１とし
て示した。蓄積ノード２０、２１に高レベル（ほぼ電源
電位であり、以下「‘Ｈ’」と表記する）又は低レベル
（ほぼ接地電位であり、以下「‘Ｌ’」と表記する）の
情報が記憶される。

【００２７】このような構造の各メモリセルにおいて、
駆動用ＮＭＯＳ３，４及び転送用ＮＭＯＳ５，６に低閾
値電圧のＮ型ＭＯＳＦＥＴを用い、更に負荷用ＰＭＯＳ
に高閾値電圧のＰ型ＭＯＳＦＥＴを用い、また、電源電
圧ＶＤＤを１．０Ｖとした。

【００２８】スイッチ回路３３は、その構造について後
で詳述するが、当行を動作状態とする場合にソース線２
３を接地端子９に接続し、不活性状態とする場合及び全
体を待機状態とする場合に、ソース線２３を抵抗３０に
接続するように動作する。抵抗３０に接続された場合
は、抵抗３０にメモリアレイ１７の全メモリセルの不活
性又は待機中の駆動用ＮＭＯＳのリーク電流が流れる。

【００２９】本発明においては、同リーク電流が抵抗３
０に流れて呈するソース線２３の電位が電源電圧ＶＤＤ
と接地電位ＶＳＳの間の中間電位ＶＭＤとなる。本実施
例において、中間電位ＶＭＤを０．５Ｖに設定した。な
お、後で述べるが、抵抗３０は、電圧源回路又は電流源
回路とすることが可能である。いずれも、所定の中間電
位ＶＭＤを得ることができる。

【００３０】このような設定による本実施例のデータの
読出時並びに不活性時及び待機時の動作波形を図２に示
す。図２ａにおいて、読出時にワード線２２は、電源電
圧ＶＤＤが与えられて‘Ｈ’になると同時に、ソース線
２３は、接地電位になる。読出時にビット線１８，１９
は、予め一旦‘Ｈ’にプリチャージされてから、いずれ
か一方のビット線の放電が始まり、電位が１．０Ｖから
低下する。また、不活性時及び待機時にワード線２２
は、接地電位ＶＳＳとなって‘Ｌ’になると同時に、ソ
ース線２３は、中間電位ＶＭＤ（０．５Ｖ）になる。

【００３１】このような電位設定のもとで、駆動用ＮＭ
ＯＳ３，４及び転送用ＮＭＯＳ５，６の基板電極は、前
記したように接地電位に固定されている。いま、蓄積ノ
ード２０が例えば‘Ｈ’の情報を記憶し、従って、蓄積
ノード２１が‘Ｌ’の情報を記憶している場合、不活性
時及び待機時において、駆動用ＮＭＯＳ４は、導通状態
であるので、蓄積ノード２１は、中間電位ＶＭＤと等し
く０．５Ｖとなる。このとき不活性時及び待機時のワー
ド線２２が接地電位ＶＳＳであるので、転送用ＮＭＯＳ
６は、ソースと基板電極１２の間の電位が負（−０．５
Ｖ）となって閾値電圧が上昇し、同時に、同ＭＯＳＦＥ
Ｔのソース・ゲート間電圧が負（−０．５Ｖ）となる。
この２つの効果によって、転送用ＮＭＯＳ６のリーク電
流が減少し、‘Ｈ’にプリチャージされたビット線１９
からソース線２３に流れ込むリーク電流が減少する。ま
た、駆動用ＮＭＯＳ３もソースと基板電極１３の間の電
圧が負となり駆動用ＮＭＯＳ３の閾値電圧が上昇するの
で、ハイレベルである蓄積ノード２０からソース線２３
に流れ込むリーク電流が減少する。

【００３２】以上のリーク電流減少の効果により、中間
電位ＶＭＤを０．５Ｖに設定した場合、メモリセル７の
リーク電流の合計は、本実施例と同じ閾値電圧のＮ型Ｍ
ＯＳＦＥＴを採用した場合の従来例に比べて約１桁減少
する。これは、同従来例において、メモリセル７内のＮ
型ＭＯＳＦＥＴの閾値電圧を約０．１Ｖ上げた場合のリ
ーク電流減少量と同じである。即ち、本実施例では、従
来例に比べて駆動用ＮＭＯＳ３，４及び転送用ＮＭＯＳ
５，６の閾値電圧を０．１Ｖ程度低く設計してもメモリ
セル７のリーク電流は、従来例とほぼ同程度とすること
ができる。

【００３３】本実施例では、従来例に比べ、駆動用ＮＭ
ＯＳ３、４及び転送用ＮＭＯＳ５、６の閾値電圧を下げ
ることができたために同ＭＯＳＦＥＴの駆動能力を増大
させることができ、低電圧で、高速の情報の読出を達成
することができる。具体的には、‘Ｈ’にプリチャージ
してあるビット線１８、１９の電位が速く変化すること
により、ビット線１８とビット線１９の間の電位差を増
幅するセンスアンプ（図示せず）を起動するまでの時間
を短縮することができる。図２ａに読出時のビット線１
８、１９の電位低下の様子を示す。電位は、１．０Ｖか
ら低下する。比較のために、図１４に示した従来例の場
合の動作波形を図２ｂに示す。電源電圧は１．０Ｖであ
り、Ｎ型ＭＯＳＦＥＴの閾値電圧を本実施例の場合より
も０．１Ｖ高くし、不活性時及び待機時のリーク電流を
本実施例と同程度としている。同ＭＯＳＦＥＴの駆動能
力が閾値電圧が高くなった分低下するため、読出時の電
位低下は、本実施例の場合よりも緩やかであることがこ
とが示されている。そのため、センスアンプが起動する
までの時間が遅れ、読出速度が低下する。

【００３４】続いて、本実施例のデータの書込時の動作
波形を図３に示す。書込前にメモリセル７の蓄積ノード
２０，２１がそれぞれ例えば‘Ｈ’，‘Ｌ’である場
合、ビット線１８，１９の電位差をそれぞれ、接地電位
である０．０Ｖと電源電圧である１．０Ｖまで広げ、ワ
ード線２２を‘Ｈ’にすることによってメモリセル内蓄
積ノード２０，２１にそれぞれ‘Ｌ’，‘Ｈ’を書き込
む。このときソース線２３は、不活性時及び待機時と同
様、電源電圧ＶＤＤと接地電位ＶＳＳの間の中間電位Ｖ
ＭＤ（０．５Ｖ）とする。これにより、導通状態にある
駆動用ＮＭＯＳ４のドレイン・ソース間電圧が下がり
（０．５Ｖになる）、かつ、ソース・ゲート間電圧が負
（−０．５Ｖ）となって閾値電圧が上がり、駆動用ＮＭ
ＯＳ４の導通電流が低い状態になるので、低い電流で記
憶状態に達し、蓄積ノード２１は、‘Ｌ’から‘Ｈ’へ
高速に変化する。従って高速書込が可能となる。なお、
読出の場合と同様、ソース線２３を接地電位ＶＳＳにし
て、データを書き込むことも可能である。

【００３５】次に、ワード線２２とソース線２３の電位
を制御するための回路を図４を参照して説明する。同図
では簡単のため、各ＭＯＳＦＥＴの基板電極の接続は図
示を省略したが、図１と同様にＰ型ＭＯＳＦＥＴ１，２
の基板電極は電源端子８に、Ｎ型ＭＯＳＦＥＴ３〜６の
基板電極は接地端子９に接続されている。また、同じく
簡単のため、メモリセル７は１個しか示していないが図
１と同様にマトリックス状に配置されている。図４にお
いて、５１は、スイッチ回路３３を含んでソース線２３
を制御するとともにワード線２２の電位を制御するワー
ド・ソース線ドライバ回路、５２，５３はワード線２２
を駆動するインバータ、６０は、スイッチ回路３３と抵
抗３０の接続点であって中間電位ＶＭＤを呈するノー
ド、５６，５７は、ノード６０とソース線２３との間に
接続されてスイッチ素子として動作するそれぞれＮ型Ｍ
ＯＳＦＥＴ、Ｐ型ＭＯＳＦＥＴ、５８は、ソース線２３
と接地端子９の間に接続されてスイッチ素子として動作
するＮ型ＭＯＳＦＥＴ、５５は、Ｐ型ＭＯＳＦＥＴ５７
及びＮ型ＭＯＳＦＥＴ５８を駆動するインバータ、５４
は、Ｎ型ＭＯＳＦＥＴ５６及びインバータ５５を駆動す
るＮＡＮＤ回路、６６は、ワード・ソース線ドライバ回
路５１を起動させるアドレス信号、６７は書込／読出制
御信号を示す。

【００３６】ワード・ソース線ドライバ回路５１は、メ
モリアレイ１７の行毎に設けられ、全行のソース線２３
がそれぞれのスイッチ回路３３を介して、ノード６０に
接続される。なお、抵抗３０は、これに限らず、図５ａ
に示した電流源回路又は図５ｂに示した電圧源回路と置
き換えることが可能であり、いずれの場合も、ノード６
０の呈する電位が中間電位ＶＭＤとなるようにその回路
定数が設定される。

【００３７】このようなワード・ソース線ドライバ回路
５１において、アドレス信号６６が‘Ｈ’になりかつ書
込／制御信号６７が読出選択の‘Ｈ’になるときにＮ型
ＭＯＳＦＥＴ５８が導通状態となり、同時にＮ型ＭＯＳ
ＦＥＴ５６及びＰ型ＭＯＳＦＥＴ５７は非導通となり、
ソース線２３に接地電位ＶＳＳが供給される。また、ア
ドレス信号６６が‘Ｈ’になりかつ書込／制御信号６７
が書込選択の‘Ｌ’になるときにＮ型ＭＯＳＦＥＴ５８
が非導通となり、同時にＮ型ＭＯＳＦＥＴ５６及びＰ型
ＭＯＳＦＥＴ５７が導通状態となり、ソース線２３に中
間電位ＶＭＤが供給される。

【００３８】ノード６０の中間電位ＶＭＤは、全メモリ
セルからのリーク電流が、抵抗３０に流れ込むことによ
って生じる電位である。一方、このノード６０の中間電
位ＶＭＤは、メモリセル７内のＮ型ＭＯＳＦＥＴの閾値
電圧を上げ、リーク電流を減少させる。この２つの現象
（リーク電流によって中間電位ＶＭＤが生じる現象と中
間電位ＶＭＤが高まることに伴ってリーク電流が減少す
る現象）のバランスによりノード６０の中間電位ＶＭＤ
が決定される。また、抵抗３０が一定の場合、メモリセ
ル７内のＮ型ＭＯＳＦＥＴの閾値電圧を小さくすればす
るほど中間電位ＶＭＤは大きくなる。中間電位ＶＭＤが
大きくなればなるほどＮ型ＭＯＳＦＥＴのソースと基板
電極の間の電位が負の方向に大きくなって基板バイアス
効果が大きくなり、リーク電流の減少率が大きくなる。
しかし、中間電位ＶＭＤがあまり大きくなると、導通状
態のＭＯＳＦＥＴの電流が減少してメモリセル７内に記
憶された情報が消滅する結果を招く。

【００３９】図６にメモリセル７のＮ型ＭＯＳＦＥＴの
閾値電圧を変えたときの読出動作時の平均消費電流と読
出遅延時間のシミュレーション結果を示す。同図には、
本実施例の場合のほか、比較のために従来例の場合を示
した。

【００４０】図６ａは、ワード・ソース線ドライバ回路
５１を起動させるアドレス信号６６を選択の状態‘Ｈ’
にしてから、‘Ｈ’にプリチャージされたビット線１
８、１９がメモリセル７の情報に応じて‘Ｈ’（１．０
Ｖ）から１００ｍＶ低下するまでの時間にメモリアレイ
１７全体のソース線２３に流れる電流から求めた、読出
動作時平均消費電流（動作周波数を２００ＭHzとした）
をメモリセル７のＮ型ＭＯＳＦＥＴの閾値電圧を変化さ
せてシミュレーションしたものである。１サイクルでは
１行のみが読み出されるとし、その他の読出を受けない
行の不活性状態のメモリセル７のリーク電流を読出平均
動作時消費電流に含めている。なお、前記１００ｍＶ
は、センスアンプがビット線１８、１９の電位差変化を
検知して読出を開始する電圧で、電位差が１００ｍＶに
達するとセンスアンプが動作する。

【００４１】図６ｂは、アドレス信号６６を選択の状態
‘Ｈ’にしてから、‘Ｈ’にプリチャージされたビット
線１８、１９の電位差がメモリセルの情報に応じて１０
０ｍＶに達するまでの時間（以下「遅延時間」という）
を、メモリセル７のＮ型ＭＯＳＦＥＴの閾値電圧を変化
させて、シミュレーションしたものである。

【００４２】図６ａに示すように、従来例では、読出動
作時平均消費電流は、メモリセル７のＮ型ＭＯＳＦＥＴ
の閾値電圧を小さくしていったとき、０．２２５Ｖ付近
（同図で100と表記)から急激に増大する。これは、閾値
電圧を下げていった場合に、閾値電圧が０．２２５Ｖ付
近100で不活性状態のメモリセル７のリーク電流による
消費電流105（前記したように閾値電圧が、０．１Ｖ下
がると１桁増加する）が、読出を受けたメモリセル７に
よって消費される真性消費電流104（閾値電圧によらず
一定の値である）に対して無視することができない大き
さになってきたためである。

【００４３】即ち、従来例では、閾値電圧が０．２２５
Ｖ以下のときは、読出動作時平均消費電流は、リーク電
流による消費電力105によって決まり、閾値電圧が０．
２２５Ｖ以上のときは、読出に必要とされるされる真性
消費電力104のみによって決まる。一般的に、許容され
る閾値電圧の下限は、動作消費電力が急に増加する前の
０．２２５Ｖとなる。ＭＯＳＦＥＴ製造プロセスの変動
による閾値電圧ばらつきが±０．１Ｖであるとすると、
閾値電圧の設計の目標値は、０．３２５Ｖとなる。ま
た、閾値電圧のばらつきによる上限は、０．４２５Ｖと
なる。つまり、従来例では、プロセス変動により取り得
る閾値電圧の範囲は０．２２５Ｖ〜０．４２５Ｖ108と
なる。またこのときの最大遅延時間は３．５ｎｓ103と
なる。

【００４４】一方、本実施例においては、閾値電圧がプ
ロセス変動により±０．１Ｖばらつくとし、最大の動作
時平均消費電流が従来例と等しい値Ｐmax101となるよう
に、抵抗３０の値と閾値電圧の設計目標値を決める。本
実施例では、閾値電圧の設計の目標値は０．２Ｖとなっ
た。これは従来例より０．１２５Ｖ低く、ＭＯＳＦＥＴ
の高速動作が可能となる。プロセス変動により取り得る
閾値電圧の範囲は０．１Ｖ〜０．３Ｖ109となる。上述
したように、閾値電圧のばらつきにより中間電位ＶＭＤ
も変動するが、中間電位ＶＭＤの最大値が０．６Ｖを越
えないように抵抗３０や閾値電圧を決めている。中間電
位ＶＭＤの最大値が０．６Ｖを越えないようにするの
は、電源電圧を１．０Ｖとしているので、ＮＭＯＳ３，
４の導通電流が減少してメモリセル７内の記憶された情
報が消滅しないようにするためである。シミュレーショ
ン結果から、最大の読出時間110は、２．９ｎｓであ
る。従来例と比べて最大の読出時間が約１７％106改善
されている。

【００４５】本実施例では、閾値電圧がプロセス変動に
よるばらつきのために最小の０．１Ｖ112となったとき
リーク電流が最大となり、従って中間電位ＶＭＤは、最
大の０．６Ｖとなり、不活性時及び待機時のＮ型ＭＯＳ
ＦＥＴの閾値電圧は、基板バイアス効果によって０．１
Ｖ上昇する。その結果、上記の最大となるリーク電流は
約１桁減少する。なお、中間電位ＶＭＤが最大となった
ために、読出時にその電位を接地電位にする放電時間が
長くなり、読出時間が遅くなることが考えられる（本実
施例ではそのような傾向は見られないが、電源電圧が
１．５Ｖのときなどにはそのような傾向が出る）が、閾
値電圧が下がることによって、ＭＯＳＦＥＴの駆動能力
が上がっているので、この読出時間増大は問題とならな
いことが判明した。

【００４６】一方、閾値電圧がプロセス変動によるばら
つきにより最大の０．３Ｖ111となったとき、リーク電
流が減少して中間電位ＶＭＤはほとんど０Ｖとなる。そ
の場合、閾値電圧が大きくなることによってＭＯＳＦＥ
Ｔの駆動能力が下がり、読出速度の減少に影響するが、
中間電位ＶＭＤがほとんど０Ｖとなるので、読出時にそ
の電位を接地電位にする放電時間は無視することができ
るようになり、結果として、本方式では読出速度の減少
は問題とならないことが判明した。

【００４７】中間電位ＶＭＤを与えない一般の場合に
は、駆動能力が下がることによる動作速度の最悪値は、
閾値電圧のばらつきの上限によって決まり、一方、リー
ク電流の最大値は、閾値電圧のばらつきの下限で決ま
る。本方式では、閾値電圧が上限にばらついたときは、
中間電位ＶＭＤがほとんど０Ｖとなることによって中間
電位の放電がこの動作速度最悪値に影響を与えることは
ほとんどない。また、閾値電圧が下限にばらついたとき
は、中間電位ＶＭＤが最大となり、このリーク電流最大
値を大きく減少させる。このとき、中間電位ＶＭＤを放
電するために要する時間を加えることによって動作速度
低下の影響が出るが、その低下した動作速度は、前記の
動作速度最悪値より悪くならない。従って、閾値電圧ば
らつきを考えた場合、閾値電圧が下限に振れたときの中
間電位ＶＭＤを動作速度を気にせずにメモリセルの情報
が失われる直前まで大きくすることができるので、閾値
電圧を更に下げることができ、従って、前記動作速度の
最悪値を更に向上することができる。以上の説明から明
らかなように、プロセス変動による閾値電圧のばらつき
を考慮した場合、本発明は、更に効果的である。

【００４８】次に、本発明では、基板電極やソース電極
に負電圧を印加することを回避しているため、ゲート酸
化膜には、電源電圧以上の電圧が掛からず、ゲート酸化
膜を薄くした低電圧動作の高速ＭＯＳＦＥＴの採用が可
能となる。

【００４９】続いて、本発明を適用したスタティックＲ
ＡＭの全体構造を図７に示す。メモリセル７をｎ行ｍ列
に配置し（７−１１〜７−ｍｎ）、ワード・ソース線ド
ライバ回路５１を行毎にｍ列配置した（５１−１〜５１
−ｍ）。各ワード・ソース線ドライバ回路５１には、書
込／読出制御信号６７が供給され、抵抗３０が共通に接
続されている。同図において、１５０−１〜１５０−ｎ
は、対のビット線（１８−１〜１８〜ｎ，１９−１〜１
９〜ｎ）の電位差を増幅するセンスアンプである。特に
制限されないが、各ビット線対に対応してセンスアンプ
が設けられる。各センスアンプにその活性状態を制御す
るセンスアンプ制御信号１７２が供給される。１５５−
１〜１５５−ｎは、ライトドライバ回路であり、書込／
読出制御号６７及び書き込むべきデータを伝えるデータ
信号（表記せず）が供給される。１６０−１〜１６０−
ｎは、各ビット線を所定の電位にプリチャージするため
のイコライザ回路であり、信号１７１によって制御され
る。１７０は、プリデコーダであり、入力されたアドレ
ス制御信号１７３によってアドレスのデコードを開始
し、行毎にアドレス信号６６を出力する（６６−１〜６
６−ｍ）。１８０は、制御回路であり、ライトイネーブ
ル信号ＷＥとクロック信号を外部から受け、制御信号６
７，１７１，１７２，１７３を生成する。

【００５０】図７に示したスタティックＲＡＭの動作波
形を図８に示す。図８ａは、読出時の動作波形である。
アドレスが入力されてから、クロックによって読出動作
が制御され、センスアンプ１５０がクロック期間中にデ
ータを出力する。即ち、アドレスは、プリデコーダ１７
０においてクロックの立ち上がりによってデコードさ
れ、アドレス信号６６になる。ワード・ソース線ドライ
バ回路５１は、同アドレス信号を受け、その信号を更に
デコードすることによって選択されたワード線２２を電
源電位ＶＤＤにし、同じく選択されたソース線２３を接
地電位ＶＳＳにする。また、選択されないワード線２２
を接地電位ＶＳＳにし、同じく選択されないソース線２
３をノード６０に接続したたままとする。この動作によ
り対のビット線１８，１９の間に電位差が生じ、センス
アンプ１５０は、この電位差を増幅してデータを出力す
る。なお、ライトイネーブル信号ＷＥは、読出時には入
力されず、接地電位ＶＳＳのままとなっている。

【００５１】図８ｂは、書込時の動作波形である。アド
レス、入力データ及びライトイネーブル信号ＷＥが入力
され、クロックの立上がりによって書込動作が制御され
る。アドレスは、プリデコーダ１７０に入力されてか
ら、クロックの立上がりによってデコードされ、アドレ
ス信号６６になる。ワード・ソース線ドライバ回路５１
は、同アドレス信号を受け、その信号を更にデコードす
ることによって選択されたワード線２２を電源電位ＶＤ
Ｄにし、選択されないワード線２２を接地電位ＶＳＳに
する。ソース線２３は、常にノード６０に接続されたま
まとなる。この動作によりライトドライバ回路１５５に
よってドライブされたビット線１８，１９のデータが、
メモリセル７に書き込まれる。

【００５２】なお、以上の本実施例においては、電源電
圧に１．０Ｖを採用したが、これに限らず、この近傍の
電圧値を採用することが可能である。また、駆動用ＮＭ
ＯＳ３，４の負荷素子にＰ型ＭＯＳＦＥＴを使用した
が、これを抵抗に置き換えて構成することが可能であ
る。

【００５３】＜実施例２＞ソース線２３を２行のメモリ
セル７で共有するスタティックＲＡＭに本発明を適用し
た。図９に同スタティックＲＡＭの構成を示す。図９で
は簡単のため、各ＭＯＳＦＥＴの基板電極の接続の図示
を省略したが、図１と同様にＰ型ＭＯＳＦＥＴ１，２の
基板電極は電源端子８に、Ｎ型ＭＯＳＦＥＴ３〜６の基
板電極は接地端子９に接続されている。また、同じく簡
単のため、メモリセルは２個しか示していないが、図１
と同様にマトリックス状に配置されている。図９におい
て、７７は、ソース線が共通な２行のメモリセル、８０
は、ワード線２２と共通のソース線２３の電位を制御す
るワード・ソース線ドライバ回路、８１，８２は、ワー
ド線２２−１を駆動するインバータ、８３，８４は、ワ
ード線２２−２を駆動するインバータ、８６は、Ｐ型Ｍ
ＯＳＦＥＴ５７及びＮ型ＭＯＳＦＥＴ５８を駆動するイ
ンバータ、８５は、Ｎ型ＭＯＳＦＥＴ５６及びインバー
タ８６を駆動するＮＯＲ回路を示す。

【００５４】ワード・ソース線ドライバ回路８０は、メ
モリアレイ１７の２行毎に個別に用いられ、全行のソー
ス線２３がそれぞれワード・ソース線ドライバ回路８０
を介してノード６０に接続される。ノード６０には、抵
抗３０が接続されている。

【００５５】これによって、アドレス信号６６−１又は
６６−２のいずれかが選択の状態の‘Ｈ’になると、Ｎ
型ＭＯＳＦＥＴ５８が導通状態となり、ＭＯＳＦＥＴ５
６、５７が非導通となってソース線２３は接地端子９に
接続され、また、アドレス信号６６−１と６６−２の両
方が非選択の状態‘Ｌ’になると、Ｎ型ＭＯＳＦＥＴ５
８が非導通となり、ＭＯＳＦＥＴ５６、５７が導通状態
となってソース線２３には中間電位ＶＭＤが供給され
る。

【００５６】本実施例においは、メモリセル２行につき
スイッチ回路３０を１個用いているので、全スイッチ回
路の占有面積を小さくすることができる。

【００５７】＜実施例３＞各種の論理機能を有するＣＭ
ＯＳ論理回路に本発明を適用した。同ＣＭＯＳ論理回路
の実施例を図１０に示す。図１０において、３０１はイ
ンバータ、３０２はＮＯＲ回路、３０３はＮＡＮＤ回
路、３０８は電源側ソース線、３０９は接地側ソース
線、３１２は、電源側ソース線３０８に接続した電源側
スイッチ回路、３１３は、接地側ソース線３０９に接続
した接地側スイッチ回路、３０６は、電源端子８と電源
側ソース線３０８の間に接続した電源側スイッチ回路用
Ｐ型ＭＯＳＦＥＴ、３０７は、接地端子９と接地側ソー
ス線３０９の間に接続した接地側スイッチ回路用Ｎ型Ｍ
ＯＳＦＥＴ、３１０は、電源端子８と電源側ソース線３
０８との間に接続した抵抗、３１１は、接地端子９と接
地側ソース線３０９との間に接続した抵抗、ＣＥは、Ｎ
型ＭＯＳＦＥＴ３０７の動作を制御するチップ・イネー
ブル信号、ＣＥ^*は、Ｐ型ＭＯＳＦＥＴ３０７の動作を
制御するチップ・イネーブル信号を示す。なお、信号Ｃ
Ｅ^*の記号^*は、極性が信号ＣＥと反対であることを表わ
すために用いるものとする。

【００５８】図１０において、電流路の記号表記を省略
したが、インバータ３０１では、接地側電流路が１個の
Ｎ型ＭＯＳＦＥＴ、電源側電流路が１個のＰ型ＭＯＳＦ
ＥＴによって構成されている。ＮＯＲ回路３０２では、
接地側電流路が並列に接続した２個のＮ型ＭＯＳＦＥ
Ｔ、電源側電流路が直列に接続した２個のＰ型ＭＯＳＦ
ＥＴによって構成されている。ＮＡＮＤ回路３０３で
は、接地側電流路が直列に接続した２個のＮ型ＭＯＳＦ
ＥＴ、電源側電流路が並列に接続した２個のＰ型ＭＯＳ
ＦＥＴによって構成されている。また、各接地側電流路
の一方の端子は出力端子（図１０で表記せず）に他方の
端子は接地側ソース線３０９に接続され、各電源側電流
路の一方の端子は出力端子に他方の端子は電源側ソース
線３０８に接続されている。更に、各Ｎ型ＭＯＳＦＥＴ
の基板電極は接地端子９に接続され、各Ｐ型ＭＯＳＦＥ
Ｔの基板電極は電源端子８に接続されている。

【００５９】なお、図１０では簡単のために、この３種
類の論理回路を示したが、より多くのＮ型及びＰ型ＭＯ
ＳＦＥＴを用い、それらをそれぞれ直列、並列又は直並
列に接続した論理回路によって、更に複雑な所望の論理
機能を得ることが当然に可能である。

【００６０】本実施例において、論理回路３０１〜３０
３の各ＭＯＳＦＥＴに、低閾値電圧のＭＯＳＦＥＴを採
用した。

【００６１】信号ＣＥが各論理回路を動作状態にする
‘Ｈ’である場合(信号ＣＥ^*は‘Ｌ’となる）、Ｎ型Ｍ
ＯＳＦＥＴ３０７及びＰ型ＭＯＳＦＥＴ３０６は導通状
態になり、接地側ソース線３０９は接地端子９に接続さ
れ、電源側ソース線３０８は電源端子８に接続される。
一方、信号ＣＥが各論理回路を待機状態にする‘Ｌ’で
ある場合（信号ＣＥ^*は‘Ｈ’となる）、Ｎ型ＭＯＳＦ
ＥＴ３０７及びＰ型ＭＯＳＦＥＴ３０６は非導通状態に
なり、接地側ソース線３０９は抵抗３１１に接続され、
電源側ソース線３０８は抵抗３１０に接続される。抵抗
３１０，３１１にはそれぞれ各論理回路のＭＯＳＦＥＴ
のリーク電流が流れ、電源電位と接地電位の間の所定の
中間電位をそれぞれ得ることができる。

【００６２】なお、抵抗３１０，３１１は、これに限ら
ず、それぞれ図１１ａ、図１１ｂに示した電流源回路に
置き換えることが可能であり、更に、それぞれ図１２
ａ、図１２ｂに示した電圧源回路に置き換えることも可
能である。いずれも、抵抗３１０，３１１を用いた場合
と同じ電位を各ソース線に与えることができる。

【００６３】図１１、図１２の記号３０８及び３０９
は、図１０中で接続する位置を示している。図１２にお
いて、４００は差動増幅器、４０１，４０２は、電源電
位と接地電位の中間の電位を持つ付加電源を示す。図１
２ａの付加電源４０１はＶrefＨの電圧値、図１２ｂの
付加電源４０２はＶrefＬの電圧値を持つ。各付加電源
は、いずれも電源電圧を分圧する構造のものである。差
動増幅器４００は、１００％の負帰還が施され、従って
それぞれほぼ同じ電圧値ＶrefＨ，ＶrefＬの電圧を出力
する。電圧値ＶrefＨは、待機時に電源側ソース線３０
８に与える電位を規定する値であり、ＶrefＬは、待機
時に接地側ソース線３０９に与える電位を規定する値で
ある。

【００６４】本実施例において、電源電圧ＶＤＤを１．
０Ｖにした。その場合の論理回路の動作波形を図１３に
示す。動作時は、各論理回路のＰ型ＭＯＳＦＥＴのソー
ス電極に電源電圧を供給し、Ｎ型ＭＯＳＦＥＴのソース
電極を接地電位とするため、論理回路の動作速度は影響
を受けない。さらに、各ＭＯＳＦＥＴの閾値電圧が低閾
値なので、高速動作を実現することができる。

【００６５】待機時は、各論理回路のＰ型ＭＯＳＦＥＴ
のソース電極に電源電圧より低い中間電位ＶＭＰが供給
され、Ｎ型ＭＯＳＦＥＴのソース電極には接地電位より
高い中間電位ＶＭＮが供給される。このため、基板電極
に電源電圧が供給されているＰ型ＭＯＳＦＥＴでは、ソ
ース電極と基板電極の間に正の電位がバイアスされるこ
とによって閾値電圧が上昇し、また、基板電極が接地電
位となっているＮ型ＭＯＳＦＥＴでは、ソース電極と基
板電極の間に負の電圧がバイアスされることによって閾
値電圧が上昇する。即ち、各論理回路のすべてのＭＯＳ
ＦＥＴの閾値電圧が上昇するので、リーク電流を低減す
ることができる。前記したように、中間電位ＶＭＰ，Ｖ
ＭＮは、各論理回路のリーク電流が抵抗３１０および抵
抗３１１に流れ込むことによってそれぞれ発生する。ま
た、図１２ａ、図１２ｂの定電流源回路を採用する場合
は、中間電位ＶＭＰ，ＶＭＮは、電圧値ＶrefＨ，Ｖref
Ｌによって与えられる。本実施例においては、中間電位
ＶＭＰ，ＶＭＮをそれぞれ０．７５Ｖ及び０．２５Ｖと
し、従って、電圧値ＶrefＨ，ＶrefＬをそれぞれ同じ
０．７５Ｖおよび０．２５Ｖとした。

【００６６】

【発明の効果】本発明によれば、スタティックＲＡＭに
おいて、駆動用ＮＭＯＳのソース電極に読出時に接地電
位を与え、不活性時及び待機時に電源電位と接地電位の
中間電位を与えるので、読出速度に影響なく不活性時及
び待機時のリーク電流を低減することができ、低閾値電
圧のＭＯＳＦＥＴと低電圧電源の採用が可能となる。ま
た、論理回路において、Ｎ型及びＰ型ＭＯＳＦＥＴのソ
ース電極に動作時にそれぞれ接地電位及び電源電位を与
え、待機時に電源電位と接地電位のそれぞれ個別の中間
電位を与えるので、動作速度に影響なく待機時のリーク
電流を低減することができ、低閾値電圧のＭＯＳＦＥＴ
と低電圧電源の採用が可能となる。以上の結果、高速低
消費電力の大規模半導体集積回路装置を実現することが
できる。

【００６７】また、基板電極やソース電極には接地電位
又は中間電位を与えるだけであるので、ＭＯＳＦＥＴの
ゲート酸化膜に電源電圧以上の電圧が掛かることはな
く、ゲート酸化膜を薄くした高速低電圧動作のＭＯＳＦ
ＥＴを採用することが可能となる。

【００６８】なお、閾値電圧のばらつきは、製造プロセ
スの変動によって避けることができないが、リーク電流
が減少することによって閾値電圧の許容範囲が広がるの
で、閾値電圧にばらつきがある集積回路では、本発明は
さらに効果的となる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路装置の第１の実施
例を説明するための回路図。

【図２】図１に示した回路の読出時の動作を説明するた
めの波形図。

【図３】図１に示した回路の書込時の動作を説明するた
めの波形図。

【図４】本発明の第１の実施例のスイッチ回路を含むワ
ード・ソース線ドライバ回路を説明するための回路図。

【図５】本発明の第１の実施例のスイッチ回路に接続す
る電流源回路及び電圧源回路を説明するための回路図。

【図６】ＭＯＳＦＥＴの閾値電圧に対する読出速度およ
び動作消費電力の関係を説明するための曲線図。

【図７】本発明の第１の実施例の全体構成を説明するた
めの回路ブロック図。

【図８】図８に示した全体構成の読出及び書込動作を説
明するための波形図。

【図９】本発明の第２の実施例を説明するための回路
図。

【図１０】本発明の第３の実施例を説明するための回路
図。

【図１１】本発明の第３の実施例のスイッチ回路に接続
する電流源回路を説明するための回路図。

【図１２】本発明の第３の実施例のスイッチ回路に接続
する電圧源回路を説明するための回路図。

【図１３】図１０に示した回路の動作を説明するための
波形図。

【図１４】従来の半導体集積回路装置の一例を説明する
ための回路図。

【図１５】従来の半導体集積回路装置の別の例を説明す
るための回路図。

【符号の説明】

１，２，３０６…Ｐ型ＭＯＳＦＥＴ３〜６，３０７…Ｎ型ＭＯＳＦＥＴ７，７７…メモリセル８…電源端子９…接地端子１８，１９…ビット線２２…ワード線２３，３０８，３０９…ソース線３０，３１０，３１１…抵抗３３，３１２，３１３…スイッチ回路５１，８０…スイッチ回路を含むワード・ソース線ドラ
イバ回路３０１…インバータ３０２…ＮＯＲ回路３０３…ＮＡＮＤ回路３０８…電源側ソース線３０９…接地側ソース線ＶＤＤ…電源電位ＶＳＳ…接地電位ＶＭＤ，ＶＭＰ，ＶＭＮ…中間電位

Claims

【特許請求の範囲】

【請求項１】一方のゲート電極と他方のドレイン電極と
の間を交叉接続し、双方のドレイン電極と電源端子との
間に負荷素子をそれぞれ接続してなる一対の駆動用ＭＯ
Ｓ型電界効果トランジスタ（以下「駆動用ＭＯＳＦＥ
Ｔ」という）と、個々の駆動用ＭＯＳＦＥＴのドレイン
電極にソース電極をそれぞれ接続してなる少なくとも一
対の転送用ＭＯＳ型電界効果トランジスタ（以下「転送
用ＭＯＳＦＥＴ」という）とからなる多数のメモリセル
を行列状に配置し、個々の転送用ＭＯＳＦＥＴのドレイ
ン電極を一対のビット線によって相互接続し、個々の転
送用ＭＯＳＦＥＴのゲート電極をワード線によって相互
接続し、個々のメモリセルを構成する一対の駆動用ＭＯ
ＳＦＥＴのそれぞれのソース電極を行毎にソース線によ
って相互接続することによって構成したスタティックＲ
ＡＭからなる半導体集積回路装置において、同一行のメ
モリセルが読出を行なうように選択された場合にはソー
ス線を接地電位に保ち、かつ、読出／書込が選択されな
い不活性時及び待機時にはソース線を電源電位と接地電
位の中間電位に保つためのスイッチ回路をソース線毎に
設けたことを特徴とする半導体集積回路装置。
【請求項２】前記スイッチ回路は、前記同一行のメモリ
セルが書込を行なうように選択された場合にはソース線
を前記中間電位に保つように動作するものであることを
特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】前記スイッチ回路は、不活性時及び待機時
にはソース線を抵抗に接続することによってソース線を
中間電位に保つものであることを特徴とする請求項１又
は請求項２に記載の半導体集積回路装置。
【請求項４】前記スイッチ回路は、不活性時及び待機時
にはソース線を電流源回路に接続することによってソー
ス線を中間電位に保つものであることを特徴とする請求
項１又は請求項２に記載の半導体集積回路装置。
【請求項５】前記スイッチ回路は、不活性時及び待機時
にはソース線を電圧源回路に接続することによってソー
ス線を中間電位に保つものであることを特徴とする請求
項１又は請求項２に記載の半導体集積回路装置。
【請求項６】前記駆動用及び転送用ＭＯＳＦＥＴは、電
源電位と接地電位の間の電位差の１／２に満たない電圧
値の閾値電圧を有するものであることを特徴とする請求
項１又は請求項２に記載の半導体集積回路装置。
【請求項７】前記駆動用及び転送用ＭＯＳＦＥＴは、Ｎ
型ＭＯＳＦＥＴからなり、当該ＭＯＳＦＥＴの基板電極
が、接地端子に接続されていることを特徴とする請求項
１又は請求項２に記載の半導体集積回路装置。
【請求項８】少なくとも１個のＮ型のＭＯＳ型電界効果
トランジスタ（以下「ＭＯＳＦＥＴ］と表記する）を有
する第１の電流路と、前記Ｎ型ＭＯＳＦＥＴと同数個の
Ｐ型ＭＯＳＦＥＴを有する第２の電流路とからなり、双
方の電流路の一方の端子が相互に接続されており、一方
の電流路が導通状態のときに他方の電流路が非導通状態
となる少なくとも１個の論理回路を有する半導体集積回
路装置において、前記少なくとも１個の論理回路は、前
記第１の電流路の他方の端子が第１のソース線によって
接続され、第２の電流路の他方の端子が第２のソース線
によって接続されており、当該第１及び第２のソース線
にそれぞれ第１及び第２のスイッチ回路が接続されてお
り、当該第１及び第２のスイッチ回路は、前記少なくと
も１個の論理回路が動作するよう選択された場合には第
１及び第２のソース線をそれぞれ接地電位及び電源電位
に保ち、かつ、そのように選択されない待機時には第１
及び第２のソース線をそれぞれ電源電位と接地電位の間
の個別の中間電位に保つものであることを特徴とする半
導体集積回路装置。
【請求項９】前記第１及び第２のスイッチ回路は、待機
時には前記第１及び第２のソース線をそれぞれ個別の抵
抗に接続することによって両ソース線をそれぞれ個別の
中間電位に保つものであることを特徴とする請求項８に
記載の半導体集積回路装置。
【請求項１０】前記第１及び第２のスイッチ回路は、待
機時には前記第１及び第２のソース線をそれぞれ個別の
電流源回路に接続することによって両ソース線をそれぞ
れ個別の中間電位に保つものであることを特徴とする請
求項８に記載の半導体集積回路装置。
【請求項１１】前記第１及び第２のスイッチ回路は、待
機時には前記第１及び第２のソース線をそれぞれ個別の
電圧源回路に接続することによって両ソース線をそれぞ
れ個別の中間電位に保つものであることを特徴とする請
求項８に記載の半導体集積回路装置。
【請求項１２】前記Ｎ型及びＰ型ＭＯＳＦＥＴは、それ
ぞれ電源電位と接地電位の電位差の１／２に満たない電
圧値の個別の閾値電圧を有するものであることを特徴と
する請求項８に記載の半導体集積回路装置。
【請求項１３】前記Ｎ型及びＰ型ＭＯＳＦＥＴは、基板
電極がそれぞれ接地端子及び電源端子に接続されている
ことを特徴とする請求項８に記載の半導体集積回路装
置。