JPH11260079A - マルチ―ビットデ―タを貯蔵するための半導体メモリ装置 - Google Patents

マルチ―ビットデ―タを貯蔵するための半導体メモリ装置

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JPH11260079A JP37259398A JP37259398A JPH11260079A JP H11260079 A JPH11260079 A JP H11260079A JP 37259398 A JP37259398 A JP 37259398A JP 37259398 A JP37259398 A JP 37259398A JP H11260079 A JPH11260079 A JP H11260079A
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Abstract

(57)【要約】 【課題】 ビットラインプレチャージ動作初期にビット
ラインが過充電されることを防止できるマルチ−ビット
データを貯蔵する半導体メモリ装置を提供する。 【解決手段】 各感知区間は一連のビットラインプレチ
ャージ、感知及び放電区間に分かれ；バイアス電圧Ｖbi
asによって電流供給回路から供給される電流をビットラ
インに伝達する伝達回路２００と；ビットライン放電区
間を示す第２信号に応じてバイアス電圧Ｖbiasを伝達回
路に提供するが、プレチャージ区間の初期にビットライ
ンが過充電されることを防止する過充電防止回路１８０
と；を含み、第１信号のレベルは、プレチャージ、感知
及び放電区間で順序に変化することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するものとして、より具体的にはビットラインプレチ
ャージ動作時にビットラインが過充電（over precharg
e）されることを防止するマルチ−ビットデータを貯蔵
するための半導体メモリ装置に関するものである。
【０００２】
【従来の技術】半導体メモリ装置が高集積化されること
によって収率向上と生産単価を低めるため１つのメモリ
セルに少くとも２ビットの情報を示すマルチ−ビットデ
ータ(multi-bit data)、又はマルチ−レベルデータ(mul
ti-level data)が貯蔵できる半導体メモリ装置に対する
研究が半導体メーカによって活発に進行されている。
【０００３】図１は、マルチ−ビットデータ(例えば、
２ビット)を１つのメモリセルに貯蔵する場合、各マル
チ−ビットデータ状態(multi-bit data state)、それに
対応するスレッショルド電圧(threshold voltage)の分
布、そして読出動作時印加されるワードライン電圧の関
係を示す図面である。図２はデータ読出動作間に各感知
区間で、低レベルから高レベルに変化されるワードライ
ン電圧ＶWL0−ＶWL2のレベル変化及び各感知区間に対応
する感知時点(sensing points)を示す図面である。
【０００４】図１から、スレッショルド電圧Ｖth0は２
ビットデータのうち、“００”の状態に対応し、スレッ
ショルド電圧Ｖth1は“０１”の状態に対応し、スレッ
ショルド電圧Ｖth2は“１０”の状態に対応し、そして
スレッショルド電圧Ｖth3は“１１”の状態に対応す
る。任意のメモリセルに貯蔵されたデータを読出する場
合、図２に図示されたように、まず、任意のメモリセル
に連結されたワードラインが第１ワードライン電圧ＶWL
0に駆動された後任意のメモリセルを通して電流が流れ
るかの可否が感知増幅回路(図３参照)によって感知増幅
される。
【０００５】その次、言及された方法のように、第２ワ
ードライン電圧ＶWL1及び第３ワードライン電圧ＶWL2に
同一ワードラインを順次的に駆動し、そして任意のメモ
リセルを通して電流(以下「セル電流」と称する。)が流
れるかの可否を各々感知増幅するようにされる。最終的
に、３回に亙って感知増幅された結果を論理的に組合っ
て任意のメモリセルに貯蔵されたマルチ−ビットデータ
を読出するようにされる。
【０００６】図３は、感知回路及びそれに関連されたメ
モリセルを示す回路図である。図４は、図３の動作タイ
ミング図である。
【０００７】図３を参照すると、感知回路２００は各感
知区間で、メモリセル１０の状態、例えば導電状態及び
非導電状態を感知する。列パスゲート２２０は信号Ｙｉ
に応じて感知回路２００とデータラインＤＬを電気的に
連結させる。感知回路２００は２個のＰＭＯＳトランジ
スタ１４及び２０と２個のＮＭＯＳトランジスタ１６及
び１８からなる。
【０００８】メモリセル１０に貯蔵されたマルチ−ビッ
トデータを感知するための３回の感知区間は図４に図示
されたように、それぞれ、ビットラインプレチャージ区
間、ビットライン感知区間、そしてビットライン放電区
間に区分される。
【０００９】まず、ビットラインプレチャージ区間で、
信号Ｐbpreは電源電圧ＶCCから接地電圧ＶSSに遷移さ
れ、電圧Ｖbiasiは電源電圧ＶCCと接地電圧ＶSSの間の
任意のレベルに維持される信号Ｐbpreによって導電され
たＰＭＯＳトランジスタ１４から供給される電流はトラ
ンジスタ１６を通してビットラインＢＬに伝達される。
続いて感知区間で、ビットラインのレベルによってメモ
リセル１０の状態を感知する。以後、ＮＭＯＳトランジ
スタ１８を通してビットラインＢＬは接地電圧に放電さ
れる。ＮＭＯＳトランジスタ１８はビットライン放電区
間で低レベルから高レベルに遷移される信号Ｐbdisによ
って導電される。このような一連の動作が各感知区間で
反復的に遂行されることによってメモリセル１０のデー
タ状態を感知するようにされる。
【００１０】しかしながら、信号Ｐbpreが電源電圧ＶCC
から接地電圧ＶSSに遷移されるとき電圧Ｖbiasiは、図
４に図示されたように、瞬間的に昇圧される。このよう
に、電圧Ｖbiasiが瞬間的に昇圧されることはＮＭＯＳ
トランジスタ１６のゲートが感知ノード(sensing node
: Ns)の容量(capacity)ＣｓとビットラインＢＬの容量
Ｃｂにカップリング(coupling)されるためである。この
ため、図４に図示されたように、ビットラインプレチャ
ージ区間で、ビットラインＢＬは正常的なレベルの割に
高レベルに過充電される。このとき、メモリセル導電状
態のオンセル(on cell)であると、過充電されたビット
ラインＢＬが発展される速度が遅くなり、これによるい
ろいろな問題（例えば速度損失及び読出失敗）が誘発さ
れることになる。
【００１１】
【発明が解決しようとする課題】従って、本発明の目的
はメモリセルの状態を感知するための各感知区間の一連
の動作のうち、ビットラインプレチャージ動作初期にビ
ットラインが過充電されることを防止できるマルチ−ビ
ットデータを貯蔵する半導体メモリ装置を提供すること
である。
【００１２】本発明の他の目的は安定された読出動作が
可能なマルチ−ビットデータを貯蔵する半導体メモリ装
置を提供することである。
【００１３】
【課題を解決するための手段】上述のような目的を達成
するための本発明の一特徴によると、マルチ−ビットデ
ータを貯蔵する少くとも１つのメモリセルと、メモリセ
ルに連結されるビットラインと、待機動作間に第１レベ
ルを有するバイアス電圧を発生し、そしてメモリセルの
状態を感知するための複数個の感知区間間に第１レベル
の割に低い第２レベルを有するバイアス電圧を発生する
バイアス電圧発生回路と、第１信号に応してメモリセル
の状態を感知するための複数個の感知区間でビットライ
ンに電流を供給する電流供給回路と、各感知区間は一連
のビットラインプレチャージ、感知及び放電区間に分
れ、バイアス電圧によって電流供給回路から供給される
電流をビットラインに伝達する伝達回路と、ビットライ
ン放電区間を示す第２信号に応じてバイアス電圧を伝達
回路に提供するが、プレチャージ区間の初期にビットラ
インが過充電されることを防止する過充電防止回路とを
含み、第１信号のレベルはプレチャージ、感知及び放電
区間で順序に変化する。
【００１４】この態様において、第１レベルは電源電圧
のレベルであり、第２レベルは電源電圧と接地電圧の間
のレベルである。
【００１５】この態様において、伝達回路はビットライ
ンと電流供給回路の間に形成される電流通路及び過充電
防止回路から提供されるバイアス電圧に制御されるゲー
トを有する第１ＮＭＯＳトランジスタに構成される。
【００１６】この態様において、過充電防止回路は第２
信号が非活性化されるときバイアス電圧発生回路と伝達
回路を電気的に連結させる伝達ゲート及び、第２信号が
活性化されるとき第１ＮＭＯＳトランジスタのゲートを
接地させる放電トランジスタを含む。
【００１７】この態様において、放電トランジスタはＮ
ＭＯＳトランジスタ構成される。
【００１８】本発明の他の特徴によると、マルチ−ビッ
トデータを貯蔵する少くとも１つのメモリセルと、メモ
リセルに連結されるビットラインと、待機動作間に第１
電圧レベルを有する第１信号を発生し、そしてメモリセ
ルの状態を感知するための複数個の感知区間間に第１電
圧レベルの割に低い第２電圧レベルを有する第１信号を
発生する第１手段と、第１信号に応じて、各感知区間で
ビットラインを通してメモリセルの状態を感知増幅する
第２手段と、各感知区間で一連のビットラインプレチャ
ージ、ビットライン感知及びビットライン放電動作が遂
行ビットライン放電動作を示す第２信号が非活性化され
るとき第１信号を第２手段に伝達し、そして第２信号が
活性化されるとき第１信号が第２手段に伝達されること
を遮断するが、第２手段に提供される第１信号が第３電
圧レベルに放電されるようにする第３手段とを含む。
【００１９】この態様において、第１電圧レベルは電源
電圧のレベルであり、第２電圧レベルは電源電圧のレベ
ルと第３電圧レベルの間のレベルである。
【００２０】この態様において、第３電圧レベルは接地
電圧のレベルである。
【００２１】この態様において、第２信号はビットライ
ンプレチャージ及び感知動作が遂行される間に第３電圧
レベルを有し、そしてビットライン放電動作が遂行され
る間に第１電圧レベルを有する。
【００２２】この態様において、第３手段は、第２信号
のレベルによってオン/オフされ、第１手段に連結され
る入力端子及び第２手段に連結される出力端子を有する
伝達ゲート及び、伝達ゲートの出力端子及び接地電圧の
間に形成される電流通路及び第２信号に制御されるゲー
トを有する放電トランジスタを含む。
【００２３】本発明の他の特徴によると、ゲートを有
し、マルチ−ビットデータを貯蔵し、そしてマルチ−ビ
ットデータの可能な状態に対応する第１乃至第４スレッ
ショルド電圧のうち、１つを有する少くとも１つのメモ
リセルと、メモリセルに連結されるビットラインと、読
出動作間にメモリセルの状態を感知するための第１乃至
第３感知区間に各各対応する他の電圧を順次的に発生す
る電圧発生回路と、電圧発生回路はゲートに他の電圧を
順序に印加し、待機動作間に第１レベルを有するバイア
ス電圧を発生し、そしてメモリセルの状態を感知するた
めの複数個の感知区間間に第１レベルの割に低い第２レ
ベルを有するバイアス電圧を発生するバイアス電圧発生
回路と、第１信号に応じてメモリセルの状態を感知する
ための複数個の感知区間でビットラインに電流を供給す
る電流供給回路と、各感知区間は一連のビットラインプ
レチャージ感知及び放電区間に分れ、バイアス電圧によ
って電流供給回路から供給される電流をビットラインに
伝達する伝達回路と、ビットライン放電区間を示す第２
信号に応じてバイアス電圧を伝達回路に提供するが、プ
レチャージ区間の初期にビットラインが過充電されるこ
とを防止する過充電防止回路とを含み、第１信号のレベ
ルはプレチャージ、感知及び放電区間に順に変化する。
【００２４】この態様において、第１レベルは電源電圧
のレベルであり、第２レベルは電源電圧と接地電圧の間
のレベルである。
【００２５】この態様において、伝達回路はビットライ
ンと電流供給回路の間に形成される電流通路及び過充電
防止回路から提供されるバイアス電圧に制御されるゲー
トを有するＮＭＯＳトランジスタに構成される。
【００２６】この態様において、過充電防止回路は第２
信号が非活性化されるときバイアス電圧発生回路と伝達
回路を電気的に連結させる伝達ゲート及び、第２信号が
活性化されるときＮＭＯＳトランジスタのゲートを接地
させる放電トランジスタを包含する。
【００２７】このような装置によって感知回路に提供さ
れるバイアス電圧を各感知区間でビットライン放電区間
から接地電圧に放電させることによってカップリングに
よってバイアス電圧が昇圧されることを防止できる。
【００２８】
【発明の実施の形態】以下、本発明の実施形態を図５乃
至図７に依拠して詳細に説明する。
【００２９】図５及び図６を参照すると、本発明の新規
した半導体メモリ装置はバイアス電圧デコーダ(bias vo
ltage decoder)１８０を提供し、デコーダ１８０は各感
知区間のビットライン放電区間を示す信号Pbdisの反転
信号＊Pbdis（ただし、＊Pbdisは図面における上線付き
Pbdisを示す。以下同じ。）が非活性化される間にバイ
アス電圧発生回路１６０から供給されるバイアス電圧Vb
iasを感知回路２００のトランジスタ１６に供給する。
反面に、反転信号＊Pbdisが活性化される間にバイアス
電圧Ｖbiasiが感知回路２００に供給されるを遮断する
ことと共に、トランジスタ１６のゲートを接地させる。
というわけで、各感知区間のプレチャージ区間の初期に
トランジスタ１６のゲートが感知ノードＮｓ及びビット
ラインＢＬの容量Ｃｓ及びＣｂとカップリングされるこ
とによってトランジスター１６のゲート電圧が昇圧され
ることが防止できるその結果プレチャージ区間でビット
ラインＢＬが過充電されることが防止できる。
【００３０】再び図５を参照すると、本発明によるマル
チ−ビットデータを貯蔵する半導体メモリ装置の概略的
な構成を示すブロック図が図示されている。
【００３１】図面には図示されなかったが、本発明の半
導体メモリ装置、特にマスクＲＯＭ、(MASK read only
memory : MASK ROM)は、この分野の通常的な知識を持っ
ている者によく知られた、ノーア型セル構造(NOR type
cell structure)、又はフラットセル構造(flat cell st
ructure)である。マスクＲＯＭはメモリセルアレー(mem
ory cell array)１００、ワードライン電圧発生回路(wo
rd line voltage generating circuit)１２０、行選択
回路(row selecting circuit)１４０を含む。
【００３２】メモリセルアレー１００は、図面には図示
されなかったが、行と列に配列された複数個のメモリセ
ル、行に沿って伸張する複数個のワードライン及び列に
沿って伸張する複数個のビットラインで構成される。各
メモリセルはマルチ−ビットデータを貯蔵し、マルチ−
ビットデータの可能な状態に対応する複数個のスレショ
ルド電圧(threshold voltage : Ｖth)のうち、１つを有
する。
【００３３】ワードライン電圧発生回路１２０はメモリ
セルに貯蔵されたマルチ−ビットデータを感知するため
の各感知区間に対応する他の電圧ＶWLjを順序に発生
し、他の電圧ＶWLjは低レベルから高レベルに順次的に
変化される。本実施形態において、マルチ−ビットデー
タは２ビットデータであるとき、マルチ−ビットデータ
の可能な状態は“００”、“０１”、“１０”及び“１
１”である。そして、他のスレッショルド電圧(the dif
ferent threshold voltages)は記号Ｖth0、Ｖth1、Ｖth2
及びＶth3に表記される。行選択回路１４０はメモリセ
ルアレー１００の行のうち、１つを選択し、選択された
行のワードラインに回路１２０から次例提供される他の
電圧ＶWLjを供給する。
【００３４】図５の半導体メモリ装置は、基準電圧発生
回路(reference voltage generating circuit)１５
０、バイアス電圧発生回路(bias voltage generating
circuit)１６０、バイアス電圧デコーダ(bias voltage
decoder)１８０、感知回路(sense circuit)２００、そ
して列パスゲート(column pass gate)２２０を含む。
【００３５】基準電圧発生回路１５０は信号＊STに応じ
て動作待機状態で非活性化され、そして、読出動作間に
基準電圧Ｖrefを発生する。バイアス電圧発生回路１６
０は基準電圧Ｖrefを受けて任意のレベル(例えば、大略
２．３Ｖ)を有するバイアス電圧Ｖbiasを発生する。バ
イアス電圧デコーダ１８０は信号＊Ｐbdisに応じて任意
のレベルを有するバイアス電圧Ｖbiasi(i=０，１，２，
３)を出力する。感知回路２００はバイアス電圧デコー
ダ１８０から提供されるバイアス電圧Ｖｂｉａｓｉによ
ってメモリセルの状態を感知するための各感知区間（例
えば、第１乃至第３感知区間)から選択された行に関連
されたメモリセルの状態を感知する。
【００３６】図６を参照すると、本発明の望ましい実施
形態によるバイアス電圧デコーダ及び感知回路を示す回
路図が示されている。図７は本発明による動作タイミン
グ図である。図６において、図３の構成要素と同一の機
能を有する構成要素に対して同一の参照番号を併記す
る。ここで、図６の感知回路が図３のそれと同一の構成
を有するためにそれに対する説明は省略される。
【００３７】本発明の実施形態において、図４のメモリ
セルアレー１００の列は５１２個であり、５１２個の列
は１６個のセグメント(segment)に区分される。各セグ
メントは３２個の列で構成され、再び３２個の列は４個
のユニット(unit)で構成される。各ユニットは８個の列
で構成される。このように、各セグメントをユニットに
区分することは、感知動作時バイアス電圧Ｖbiasが全て
のビットラインに対応する感知回路２００に同時に印加
されるとき誘発されることができる電源問題を解決する
ためである。例えば、１つのセグメントのユニットのつ
い、選択されるユニットに対応する感知回路２００だけ
バイアス電圧Ｖbiasiを供給し、余りのユニットにバイ
アス電圧Ｖbiasが供給されることを遮断する。
【００３８】このように、バイアス電圧を選択的に感知
回路に供給するためデコーダが要求され、そのような、
要求を満足するバイアス電圧デコーダ１８０が図６に図
示されている。バイアス電圧デコーダ１８０はバイアス
電圧発生回路１６０から提供されるバイアス電圧Ｖbias
iを受ける。そして、デコーダ１８０は信号＊Ｐbdisと
アドレス信号Ax及び＊Axに応じて選択されたユニットに
対応する１つのバイアス電圧Ｖbiasiを選択的に出力す
る。信号＊Ｐbdisは各感知区間で、ビットライン放電区
間(図７参照)を示す信号Ｐbdisの反転信号である。
【００３９】デコーダ１８０は、１つのナンドゲート２
４、３個のインバータ２６，２８及び３０、１つの伝達
ゲート３２及び１つのnチャンネル金属酸化物半導体ト
ランジスター(n channel metal-oxide-semiconductor t
ransistor :以下「ＮＭＯＳ」と称する)３４を含む。
【００４０】メモリセルの状態を感知するための第１乃
至第３感知区間は、図７に図示されているように、ビッ
トラインプレチャージ区間、ビットライン感知区間及び
ビットライン放電区間に区分される。
【００４１】デコーダ１８０は信号＊Ｐbdisに応じて各
感知区間のビットラインプレチャージ及び感知区間から
バイアス電圧Ｖbiasiを出力し、各感知区間のビットラ
イン放電区間にバイアス電圧Ｖbiasiの出力を遮断す
る。信号＊Ｐbdisは、各感知区間のビットライン放電区
間を示す信号の反転信号として、ビットライン放電区間
で高レベルであり、ビットラインプレチャージ及び感知
区間で低レベルである。
【００４２】例えば、各感知区間のビットラインプレチ
ャージ及び感知区間に信号＊Ｐbdisに関係なしに信号Ax
及び＊Axによって伝達ゲート３２の電送経路が形成さ
れ、バイアス電圧Ｖbiasiは感知回路２００に伝達され
る。反対に、各感知区間のビットライン放電区間で信号
Ax及び＊Axに関係なしに低レベルの信号＊Ｐbdisによっ
て伝達ゲート３２の電送経路が遮断され、ＮＭＯＳトラ
ンジスタ３４が導電される。導電されたＮＭＯＳトラン
ジスタ３４を通してバイアス電圧Ｖbias)のためのライ
ン３６を接地させることによって、各感知区間のビット
ライン放電区間で感知回路２００を構成するＮＭＯＳト
ランジスタ１６のゲート電圧をバイアス電圧Ｖbiasiで
接地電圧ＶSSに設定する。
【００４３】このように、各感知区間のビットライン放
電区間で感知回路２００のトランジスタ１６のゲート電
圧をバイアス電圧Ｖbiasiから接地電圧に低める。図７
に図示されたように、トランジスタ１６のゲート電圧
は、次の感知区間のビットラインプレチャージ及び感知
区間で０Vから任意のレベルに再び設定される。という
わけで、各感知区間のビットラインプレチャージ区間に
ＮＭＯＳトランジスタ１６のゲートが感知ノードＮｓ及
びビットラインＢＬの容量Ｃｓ及びＣｂとカップリング
されてもカップリングによってトランジスタ１６のゲー
ト電圧が昇圧されることが防止できる。結果的に、ビッ
トラインプレチャージ区間でビットラインが過充電され
ることが防止できる。
【００４４】以上から、本発明による回路の構成及び動
作を説明及び図面によって図示したが、これは例を挙げ
て説明したことに過ぎないし、本発明の技術的思想及び
範囲を外れない範囲内で、多様な変化及び変更が可能こ
とは勿論である。
【００４５】
【発明の効果】各感知区間のビットラインプレチャージ
区間でビットラインが過充電されることが防止でき、そ
の結果、安定されたデータ読出動作を保障できる。
【図面の簡単な説明】
【図１】 ２ビットデータを１つのメモリセルに貯蔵で
きる境遇各データ状態に対応するスレッショルド電圧の
分布、そして読出動作時印加されるワードライン電圧の
関係を示す図である。
【図２】 データ読出動作間に各感知区間に低レベルか
らレベルに変化されるワードライン電圧のレベル変化及
び各感知区間に対応する感知時点を示す図である。
【図３】 感知回路及びそれに関連されたメモリセルを
示す回路図である。
【図４】 図３の動作タイミング図である。
【図５】 本発明による半導体メモリ装置の概略的な構
成を示すブロック図である。
【図６】 本発明の望ましい実施形態によるバイアス電
圧デコーダ感知回路及びそれに関連されたメモリセルを
示す回路図である。
【図７】 本発明による動作タイミング図である。
【符号の説明】
１００ メモリセルアレー １２０ ワードライン電圧発生回路 １４０ 行選択回路 １５０ 基準電圧発生回路 １６０ バイアス電圧発生回路 １８０ バイアス電圧デコーダ ２００ 感知回路 ２２０ 列パスゲート

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 マルチ−ビットデータを貯蔵する少くと
    も１つのメモリセルと、 前記メモリセルに連結されるビットラインと、 待機動作間に第１レベルを有するバイアス電圧を発生
    し、そして前記メモリセルの状態を感知するための複数
    個の感知区間に前記第１レベルにの割に低い第２レベル
    を有する前記バイアス電圧を発生するバイアス電圧発生
    回路と、 第１信号に応して前記メモリセルの状態を感知するため
    の複数個の感知区間で前記ビットラインに電流を供給す
    る電流供給回路と、 前記各感知区間は一連のビットラインプレチャージ、感
    知及び放電区間に分かれ、 前記バイアス電圧によって前記電流供給回路から供給さ
    れる電流を前記ビットラインに伝達する伝達回路と、 前記ビットライン放電区間を示す第２信号に応じて前記
    バイアス電圧を前記伝達回路に提供するが、プレチャー
    ジ区間の初期に前記ビットラインが過充電されることを
    防止する過充電防止回路とを含み、 前記第１信号のレベルは、前記プレチャージ、感知及び
    放電区間で順序に変化することを特徴とする半導体メモ
    リ装置。
  2. 【請求項２】 前記第１レベルは電源電圧のレベルであ
    り、前記第２レベルは前記電源電圧と接地電圧の間のレ
    ベルであることを特徴とする請求項１に記載の半導体メ
    モリ装置。
  3. 【請求項３】 前記伝達回路は前記ビットラインと前記
    電流供給回路の間に形成される電流通路及び前記過充電
    防止回路から提供される前記バイアス電圧に制御される
    ゲートを有する第１ＮＭＯＳトランジスタに構成される
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  4. 【請求項４】 前記過充電防止回路は前記第２信号が非
    活性化されるとき前記バイアス電圧発生回路と前記伝達
    回路を電気的に連結させる伝達ゲート及び、前記第２信
    号が活性化されるとき前記第１ＮＭＯＳトランジスタの
    ゲートを接地させる放電トランジスタを含むことを特徴
    とする請求項３に記載の半導体メモリ装置。
  5. 【請求項５】 前記放電トランジスタはＮＭＯＳトラン
    ジスタに構成されることを特徴とする請求項４に記載の
    半導体メモリ装置。
  6. 【請求項６】 マルチ−ビットデータを貯蔵する少くと
    も１つのメモリセルと、 前記メモリセルに連結されるビットラインと、 待機動作間に第１電圧レベルを有する第１信号を発生
    し、そして前記メモリセルの状態を感知するための複数
    個の感知区間に前記第１電圧レベルの割に低い第２電圧
    レベルを有する前記第１信号を発生する第１手段と、 前記第１信号に応じて、前記各感知区間で前記ビットラ
    インを通して前記メモリセルの状態を感知増幅する第２
    手段と、 前記各感知区間で一連のビットラインプレチャージ、ビ
    ットライン感知及びビットライン放電動作が遂行され、 前記ビットライン放電動作を示す第２信号が非活性化さ
    れるとき前記第１信号を前記第２手段に伝達し、そして
    前記第２信号が活性化されるとき前記第１信号が前記第
    ２手段に伝達されることを遮断するが、前記第２手段に
    提供される第１信号が第３電圧レベルに放電されるよう
    にする第３手段を含むことを特徴とする半導体メモリ装
    置。
  7. 【請求項７】 前記第１電圧レベルは電源電圧のレベル
    であり、前記第２電圧レベルは前記電源電圧のレベルと
    前記第３電圧レベルの間のレベルであることを特徴とす
    る請求項６に記載の半導体メモリ装置。
  8. 【請求項８】 前記第３電圧レベルは接地電圧のレベル
    であることを特徴とする請求項７に記載の半導体メモリ
    装置。
  9. 【請求項９】 前記第２信号は、前記ビットラインプレ
    チャージ及び感知動作が遂行される間に前記第３電圧レ
    ベルを有し、そして前記ビットライン放電動作が遂行さ
    れる間に前記第１電圧レベルを有することを特徴とする
    請求項６に記載の半導体メモリ装置。
  10. 【請求項１０】 前記第３手段は、前記第２信号のレベ
    ルによってオン／オフされ、前記第１手段に連結される
    入力端子及び前記第２手段に連結される出力端子を有す
    る伝達ゲート及び、前記伝達ゲートの出力端子及び接地
    電圧の間に形成される電流通路及び前記第２信号に制御
    されるゲートを有する放電トランジスタを含むことを特
    徴とする請求項６に記載の半導体メモリ装置。
  11. 【請求項１１】 ゲートを有し、マルチ−ビットデータ
    を貯蔵し、そして前記マルチ−ビットデータの可能な状
    態に対応する第１乃至第４スレッショルド電圧のうち、
    １つを有する少くとも１つのメモリセルと、 前記メモリセルに連結されるビットラインと、 読出動作間に前記メモリセルの状態を感知するための第
    １乃至第３感知区間に各々対応する他の電圧を順次的に
    発生する電圧発生回路と、 前記電圧発生回路は前記ゲートに前記他の電圧を順に印
    加し、 待機動作間に第１レベルを有するバイアス電圧を発生
    し、そして前記メモリセルの状態を感知するための複数
    個の感知区間に前記第１レベルの割に低い第２レベルを
    有する前記バイアス電圧を発生するバイアス電圧発生回
    路と、 第１信号に応じて前記メモリセルの状態を感知するため
    の複数個の感知区間で前記ビットラインに電流を供給す
    る電流供給回路と、 前記各感知区間は一連のビットラインプレチャージ、感
    知及び放電区間に分かれ、 前記バイアス電圧によって前記電流供給回路から供給さ
    れる電流を前記ビットラインに伝達する伝達回路と、 前記ビットライン放電区間を示す第２信号に応じて前記
    バイアス電圧を前記伝達回路に提供するが、プレチャー
    ジ区間の初期に前記ビットラインが過充電されることを
    防止する過充電防止回路とを含み、 前記第１信号のレベルは前記プレチャージ、感知及び放
    電区間に順序に変化することを特徴とする半導体メモリ
    装置。
  12. 【請求項１２】 前記第１レベルは電源電圧のレベルで
    あり、前記第２レベルは前記電源電圧と接地電圧の間の
    レベルであることを特徴とする請求項１１に記載の半導
    体メモリ装置。
  13. 【請求項１３】 前記伝達回路は前記ビットラインと前
    記電流供給回路の間に形成される電流通路及び前記過充
    電防止回路から提供される前記バイアス電圧に制御され
    るゲートを有するＮＭＯＳトランジスタに構成されるこ
    とを特徴とする請求項１１に記載の半導体メモリ装置。
  14. 【請求項１４】 前記過充電防止回路は前記第２信号が
    非活性化されるとき前記バイアス電圧発生回路と前記伝
    達回路を電気的に連結させる伝達ゲート及び、前記第２
    信号が活性化されるとき前記ＮＭＯＳトランジスタのゲ
    ートを接地させる放電トランジスタを包含することを特
    徴とする請求項１３に記載の半導体メモリ装置。
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