JPH11260079A - マルチ―ビットデ―タを貯蔵するための半導体メモリ装置 - Google Patents
マルチ―ビットデ―タを貯蔵するための半導体メモリ装置Info
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Abstract
ラインが過充電されることを防止できるマルチ−ビット
データを貯蔵する半導体メモリ装置を提供する。 【解決手段】 各感知区間は一連のビットラインプレチ
ャージ、感知及び放電区間に分かれ;バイアス電圧Vbi
asによって電流供給回路から供給される電流をビットラ
インに伝達する伝達回路200と;ビットライン放電区
間を示す第2信号に応じてバイアス電圧Vbiasを伝達回
路に提供するが、プレチャージ区間の初期にビットライ
ンが過充電されることを防止する過充電防止回路180
と;を含み、第1信号のレベルは、プレチャージ、感知
及び放電区間で順序に変化することを特徴とする。
Description
関するものとして、より具体的にはビットラインプレチ
ャージ動作時にビットラインが過充電(over precharg
e)されることを防止するマルチ−ビットデータを貯蔵
するための半導体メモリ装置に関するものである。
によって収率向上と生産単価を低めるため1つのメモリ
セルに少くとも2ビットの情報を示すマルチ−ビットデ
ータ(multi-bit data)、又はマルチ−レベルデータ(mul
ti-level data)が貯蔵できる半導体メモリ装置に対する
研究が半導体メーカによって活発に進行されている。
2ビット)を1つのメモリセルに貯蔵する場合、各マル
チ−ビットデータ状態(multi-bit data state)、それに
対応するスレッショルド電圧(threshold voltage)の分
布、そして読出動作時印加されるワードライン電圧の関
係を示す図面である。図2はデータ読出動作間に各感知
区間で、低レベルから高レベルに変化されるワードライ
ン電圧VWL0−VWL2のレベル変化及び各感知区間に対応
する感知時点(sensing points)を示す図面である。
ビットデータのうち、“00”の状態に対応し、スレッ
ショルド電圧Vth1は“01”の状態に対応し、スレッ
ショルド電圧Vth2は“10”の状態に対応し、そして
スレッショルド電圧Vth3は“11”の状態に対応す
る。任意のメモリセルに貯蔵されたデータを読出する場
合、図2に図示されたように、まず、任意のメモリセル
に連結されたワードラインが第1ワードライン電圧VWL
0に駆動された後任意のメモリセルを通して電流が流れ
るかの可否が感知増幅回路(図3参照)によって感知増幅
される。
ードライン電圧VWL1及び第3ワードライン電圧VWL2に
同一ワードラインを順次的に駆動し、そして任意のメモ
リセルを通して電流(以下「セル電流」と称する。)が流
れるかの可否を各々感知増幅するようにされる。最終的
に、3回に亙って感知増幅された結果を論理的に組合っ
て任意のメモリセルに貯蔵されたマルチ−ビットデータ
を読出するようにされる。
モリセルを示す回路図である。図4は、図3の動作タイ
ミング図である。
知区間で、メモリセル10の状態、例えば導電状態及び
非導電状態を感知する。列パスゲート220は信号Yi
に応じて感知回路200とデータラインDLを電気的に
連結させる。感知回路200は2個のPMOSトランジ
スタ14及び20と2個のNMOSトランジスタ16及
び18からなる。
トデータを感知するための3回の感知区間は図4に図示
されたように、それぞれ、ビットラインプレチャージ区
間、ビットライン感知区間、そしてビットライン放電区
間に区分される。
信号Pbpreは電源電圧VCCから接地電圧VSSに遷移さ
れ、電圧Vbiasiは電源電圧VCCと接地電圧VSSの間の
任意のレベルに維持される信号Pbpreによって導電され
たPMOSトランジスタ14から供給される電流はトラ
ンジスタ16を通してビットラインBLに伝達される。
続いて感知区間で、ビットラインのレベルによってメモ
リセル10の状態を感知する。以後、NMOSトランジ
スタ18を通してビットラインBLは接地電圧に放電さ
れる。NMOSトランジスタ18はビットライン放電区
間で低レベルから高レベルに遷移される信号Pbdisによ
って導電される。このような一連の動作が各感知区間で
反復的に遂行されることによってメモリセル10のデー
タ状態を感知するようにされる。
から接地電圧VSSに遷移されるとき電圧Vbiasiは、図
4に図示されたように、瞬間的に昇圧される。このよう
に、電圧Vbiasiが瞬間的に昇圧されることはNMOS
トランジスタ16のゲートが感知ノード(sensing node
: Ns)の容量(capacity)CsとビットラインBLの容量
Cbにカップリング(coupling)されるためである。この
ため、図4に図示されたように、ビットラインプレチャ
ージ区間で、ビットラインBLは正常的なレベルの割に
高レベルに過充電される。このとき、メモリセル導電状
態のオンセル(on cell)であると、過充電されたビット
ラインBLが発展される速度が遅くなり、これによるい
ろいろな問題(例えば速度損失及び読出失敗)が誘発さ
れることになる。
はメモリセルの状態を感知するための各感知区間の一連
の動作のうち、ビットラインプレチャージ動作初期にビ
ットラインが過充電されることを防止できるマルチ−ビ
ットデータを貯蔵する半導体メモリ装置を提供すること
である。
可能なマルチ−ビットデータを貯蔵する半導体メモリ装
置を提供することである。
するための本発明の一特徴によると、マルチ−ビットデ
ータを貯蔵する少くとも1つのメモリセルと、メモリセ
ルに連結されるビットラインと、待機動作間に第1レベ
ルを有するバイアス電圧を発生し、そしてメモリセルの
状態を感知するための複数個の感知区間間に第1レベル
の割に低い第2レベルを有するバイアス電圧を発生する
バイアス電圧発生回路と、第1信号に応してメモリセル
の状態を感知するための複数個の感知区間でビットライ
ンに電流を供給する電流供給回路と、各感知区間は一連
のビットラインプレチャージ、感知及び放電区間に分
れ、バイアス電圧によって電流供給回路から供給される
電流をビットラインに伝達する伝達回路と、ビットライ
ン放電区間を示す第2信号に応じてバイアス電圧を伝達
回路に提供するが、プレチャージ区間の初期にビットラ
インが過充電されることを防止する過充電防止回路とを
含み、第1信号のレベルはプレチャージ、感知及び放電
区間で順序に変化する。
のレベルであり、第2レベルは電源電圧と接地電圧の間
のレベルである。
ンと電流供給回路の間に形成される電流通路及び過充電
防止回路から提供されるバイアス電圧に制御されるゲー
トを有する第1NMOSトランジスタに構成される。
信号が非活性化されるときバイアス電圧発生回路と伝達
回路を電気的に連結させる伝達ゲート及び、第2信号が
活性化されるとき第1NMOSトランジスタのゲートを
接地させる放電トランジスタを含む。
MOSトランジスタ構成される。
トデータを貯蔵する少くとも1つのメモリセルと、メモ
リセルに連結されるビットラインと、待機動作間に第1
電圧レベルを有する第1信号を発生し、そしてメモリセ
ルの状態を感知するための複数個の感知区間間に第1電
圧レベルの割に低い第2電圧レベルを有する第1信号を
発生する第1手段と、第1信号に応じて、各感知区間で
ビットラインを通してメモリセルの状態を感知増幅する
第2手段と、各感知区間で一連のビットラインプレチャ
ージ、ビットライン感知及びビットライン放電動作が遂
行ビットライン放電動作を示す第2信号が非活性化され
るとき第1信号を第2手段に伝達し、そして第2信号が
活性化されるとき第1信号が第2手段に伝達されること
を遮断するが、第2手段に提供される第1信号が第3電
圧レベルに放電されるようにする第3手段とを含む。
電圧のレベルであり、第2電圧レベルは電源電圧のレベ
ルと第3電圧レベルの間のレベルである。
電圧のレベルである。
ンプレチャージ及び感知動作が遂行される間に第3電圧
レベルを有し、そしてビットライン放電動作が遂行され
る間に第1電圧レベルを有する。
のレベルによってオン/オフされ、第1手段に連結され
る入力端子及び第2手段に連結される出力端子を有する
伝達ゲート及び、伝達ゲートの出力端子及び接地電圧の
間に形成される電流通路及び第2信号に制御されるゲー
トを有する放電トランジスタを含む。
し、マルチ−ビットデータを貯蔵し、そしてマルチ−ビ
ットデータの可能な状態に対応する第1乃至第4スレッ
ショルド電圧のうち、1つを有する少くとも1つのメモ
リセルと、メモリセルに連結されるビットラインと、読
出動作間にメモリセルの状態を感知するための第1乃至
第3感知区間に各各対応する他の電圧を順次的に発生す
る電圧発生回路と、電圧発生回路はゲートに他の電圧を
順序に印加し、待機動作間に第1レベルを有するバイア
ス電圧を発生し、そしてメモリセルの状態を感知するた
めの複数個の感知区間間に第1レベルの割に低い第2レ
ベルを有するバイアス電圧を発生するバイアス電圧発生
回路と、第1信号に応じてメモリセルの状態を感知する
ための複数個の感知区間でビットラインに電流を供給す
る電流供給回路と、各感知区間は一連のビットラインプ
レチャージ感知及び放電区間に分れ、バイアス電圧によ
って電流供給回路から供給される電流をビットラインに
伝達する伝達回路と、ビットライン放電区間を示す第2
信号に応じてバイアス電圧を伝達回路に提供するが、プ
レチャージ区間の初期にビットラインが過充電されるこ
とを防止する過充電防止回路とを含み、第1信号のレベ
ルはプレチャージ、感知及び放電区間に順に変化する。
のレベルであり、第2レベルは電源電圧と接地電圧の間
のレベルである。
ンと電流供給回路の間に形成される電流通路及び過充電
防止回路から提供されるバイアス電圧に制御されるゲー
トを有するNMOSトランジスタに構成される。
信号が非活性化されるときバイアス電圧発生回路と伝達
回路を電気的に連結させる伝達ゲート及び、第2信号が
活性化されるときNMOSトランジスタのゲートを接地
させる放電トランジスタを包含する。
れるバイアス電圧を各感知区間でビットライン放電区間
から接地電圧に放電させることによってカップリングに
よってバイアス電圧が昇圧されることを防止できる。
至図7に依拠して詳細に説明する。
した半導体メモリ装置はバイアス電圧デコーダ(bias vo
ltage decoder)180を提供し、デコーダ180は各感
知区間のビットライン放電区間を示す信号Pbdisの反転
信号*Pbdis(ただし、*Pbdisは図面における上線付き
Pbdisを示す。以下同じ。)が非活性化される間にバイ
アス電圧発生回路160から供給されるバイアス電圧Vb
iasを感知回路200のトランジスタ16に供給する。
反面に、反転信号*Pbdisが活性化される間にバイアス
電圧Vbiasiが感知回路200に供給されるを遮断する
ことと共に、トランジスタ16のゲートを接地させる。
というわけで、各感知区間のプレチャージ区間の初期に
トランジスタ16のゲートが感知ノードNs及びビット
ラインBLの容量Cs及びCbとカップリングされるこ
とによってトランジスター16のゲート電圧が昇圧され
ることが防止できるその結果プレチャージ区間でビット
ラインBLが過充電されることが防止できる。
チ−ビットデータを貯蔵する半導体メモリ装置の概略的
な構成を示すブロック図が図示されている。
導体メモリ装置、特にマスクROM、(MASK read only
memory : MASK ROM)は、この分野の通常的な知識を持っ
ている者によく知られた、ノーア型セル構造(NOR type
cell structure)、又はフラットセル構造(flat cell st
ructure)である。マスクROMはメモリセルアレー(mem
ory cell array)100、ワードライン電圧発生回路(wo
rd line voltage generating circuit)120、行選択
回路(row selecting circuit)140を含む。
されなかったが、行と列に配列された複数個のメモリセ
ル、行に沿って伸張する複数個のワードライン及び列に
沿って伸張する複数個のビットラインで構成される。各
メモリセルはマルチ−ビットデータを貯蔵し、マルチ−
ビットデータの可能な状態に対応する複数個のスレショ
ルド電圧(threshold voltage : Vth)のうち、1つを有
する。
セルに貯蔵されたマルチ−ビットデータを感知するため
の各感知区間に対応する他の電圧VWLjを順序に発生
し、他の電圧VWLjは低レベルから高レベルに順次的に
変化される。本実施形態において、マルチ−ビットデー
タは2ビットデータであるとき、マルチ−ビットデータ
の可能な状態は“00”、“01”、“10”及び“1
1”である。そして、他のスレッショルド電圧(the dif
ferent threshold voltages)は記号Vth0、Vth1、Vth2
及びVth3に表記される。行選択回路140はメモリセ
ルアレー100の行のうち、1つを選択し、選択された
行のワードラインに回路120から次例提供される他の
電圧VWLjを供給する。
回路(reference voltage generating circuit)15
0、バイアス電圧発生回路(bias voltage generating
circuit)160、バイアス電圧デコーダ(bias voltage
decoder)180、感知回路(sense circuit)200、そ
して列パスゲート(column pass gate)220を含む。
て動作待機状態で非活性化され、そして、読出動作間に
基準電圧Vrefを発生する。バイアス電圧発生回路16
0は基準電圧Vrefを受けて任意のレベル(例えば、大略
2.3V)を有するバイアス電圧Vbiasを発生する。バ
イアス電圧デコーダ180は信号*Pbdisに応じて任意
のレベルを有するバイアス電圧Vbiasi(i=0,1,2,
3)を出力する。感知回路200はバイアス電圧デコー
ダ180から提供されるバイアス電圧Vbiasiによ
ってメモリセルの状態を感知するための各感知区間(例
えば、第1乃至第3感知区間)から選択された行に関連
されたメモリセルの状態を感知する。
形態によるバイアス電圧デコーダ及び感知回路を示す回
路図が示されている。図7は本発明による動作タイミン
グ図である。図6において、図3の構成要素と同一の機
能を有する構成要素に対して同一の参照番号を併記す
る。ここで、図6の感知回路が図3のそれと同一の構成
を有するためにそれに対する説明は省略される。
セルアレー100の列は512個であり、512個の列
は16個のセグメント(segment)に区分される。各セグ
メントは32個の列で構成され、再び32個の列は4個
のユニット(unit)で構成される。各ユニットは8個の列
で構成される。このように、各セグメントをユニットに
区分することは、感知動作時バイアス電圧Vbiasが全て
のビットラインに対応する感知回路200に同時に印加
されるとき誘発されることができる電源問題を解決する
ためである。例えば、1つのセグメントのユニットのつ
い、選択されるユニットに対応する感知回路200だけ
バイアス電圧Vbiasiを供給し、余りのユニットにバイ
アス電圧Vbiasが供給されることを遮断する。
回路に供給するためデコーダが要求され、そのような、
要求を満足するバイアス電圧デコーダ180が図6に図
示されている。バイアス電圧デコーダ180はバイアス
電圧発生回路160から提供されるバイアス電圧Vbias
iを受ける。そして、デコーダ180は信号*Pbdisと
アドレス信号Ax及び*Axに応じて選択されたユニットに
対応する1つのバイアス電圧Vbiasiを選択的に出力す
る。信号*Pbdisは各感知区間で、ビットライン放電区
間(図7参照)を示す信号Pbdisの反転信号である。
4、3個のインバータ26,28及び30、1つの伝達
ゲート32及び1つのnチャンネル金属酸化物半導体ト
ランジスター(n channel metal-oxide-semiconductor t
ransistor :以下「NMOS」と称する)34を含む。
至第3感知区間は、図7に図示されているように、ビッ
トラインプレチャージ区間、ビットライン感知区間及び
ビットライン放電区間に区分される。
感知区間のビットラインプレチャージ及び感知区間から
バイアス電圧Vbiasiを出力し、各感知区間のビットラ
イン放電区間にバイアス電圧Vbiasiの出力を遮断す
る。信号*Pbdisは、各感知区間のビットライン放電区
間を示す信号の反転信号として、ビットライン放電区間
で高レベルであり、ビットラインプレチャージ及び感知
区間で低レベルである。
ャージ及び感知区間に信号*Pbdisに関係なしに信号Ax
及び*Axによって伝達ゲート32の電送経路が形成さ
れ、バイアス電圧Vbiasiは感知回路200に伝達され
る。反対に、各感知区間のビットライン放電区間で信号
Ax及び*Axに関係なしに低レベルの信号*Pbdisによっ
て伝達ゲート32の電送経路が遮断され、NMOSトラ
ンジスタ34が導電される。導電されたNMOSトラン
ジスタ34を通してバイアス電圧Vbias)のためのライ
ン36を接地させることによって、各感知区間のビット
ライン放電区間で感知回路200を構成するNMOSト
ランジスタ16のゲート電圧をバイアス電圧Vbiasiで
接地電圧VSSに設定する。
電区間で感知回路200のトランジスタ16のゲート電
圧をバイアス電圧Vbiasiから接地電圧に低める。図7
に図示されたように、トランジスタ16のゲート電圧
は、次の感知区間のビットラインプレチャージ及び感知
区間で0Vから任意のレベルに再び設定される。という
わけで、各感知区間のビットラインプレチャージ区間に
NMOSトランジスタ16のゲートが感知ノードNs及
びビットラインBLの容量Cs及びCbとカップリング
されてもカップリングによってトランジスタ16のゲー
ト電圧が昇圧されることが防止できる。結果的に、ビッ
トラインプレチャージ区間でビットラインが過充電され
ることが防止できる。
作を説明及び図面によって図示したが、これは例を挙げ
て説明したことに過ぎないし、本発明の技術的思想及び
範囲を外れない範囲内で、多様な変化及び変更が可能こ
とは勿論である。
区間でビットラインが過充電されることが防止でき、そ
の結果、安定されたデータ読出動作を保障できる。
きる境遇各データ状態に対応するスレッショルド電圧の
分布、そして読出動作時印加されるワードライン電圧の
関係を示す図である。
らレベルに変化されるワードライン電圧のレベル変化及
び各感知区間に対応する感知時点を示す図である。
示す回路図である。
成を示すブロック図である。
圧デコーダ感知回路及びそれに関連されたメモリセルを
示す回路図である。
Claims (14)
- 【請求項1】 マルチ−ビットデータを貯蔵する少くと
も1つのメモリセルと、 前記メモリセルに連結されるビットラインと、 待機動作間に第1レベルを有するバイアス電圧を発生
し、そして前記メモリセルの状態を感知するための複数
個の感知区間に前記第1レベルにの割に低い第2レベル
を有する前記バイアス電圧を発生するバイアス電圧発生
回路と、 第1信号に応して前記メモリセルの状態を感知するため
の複数個の感知区間で前記ビットラインに電流を供給す
る電流供給回路と、 前記各感知区間は一連のビットラインプレチャージ、感
知及び放電区間に分かれ、 前記バイアス電圧によって前記電流供給回路から供給さ
れる電流を前記ビットラインに伝達する伝達回路と、 前記ビットライン放電区間を示す第2信号に応じて前記
バイアス電圧を前記伝達回路に提供するが、プレチャー
ジ区間の初期に前記ビットラインが過充電されることを
防止する過充電防止回路とを含み、 前記第1信号のレベルは、前記プレチャージ、感知及び
放電区間で順序に変化することを特徴とする半導体メモ
リ装置。 - 【請求項2】 前記第1レベルは電源電圧のレベルであ
り、前記第2レベルは前記電源電圧と接地電圧の間のレ
ベルであることを特徴とする請求項1に記載の半導体メ
モリ装置。 - 【請求項3】 前記伝達回路は前記ビットラインと前記
電流供給回路の間に形成される電流通路及び前記過充電
防止回路から提供される前記バイアス電圧に制御される
ゲートを有する第1NMOSトランジスタに構成される
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 【請求項4】 前記過充電防止回路は前記第2信号が非
活性化されるとき前記バイアス電圧発生回路と前記伝達
回路を電気的に連結させる伝達ゲート及び、前記第2信
号が活性化されるとき前記第1NMOSトランジスタの
ゲートを接地させる放電トランジスタを含むことを特徴
とする請求項3に記載の半導体メモリ装置。 - 【請求項5】 前記放電トランジスタはNMOSトラン
ジスタに構成されることを特徴とする請求項4に記載の
半導体メモリ装置。 - 【請求項6】 マルチ−ビットデータを貯蔵する少くと
も1つのメモリセルと、 前記メモリセルに連結されるビットラインと、 待機動作間に第1電圧レベルを有する第1信号を発生
し、そして前記メモリセルの状態を感知するための複数
個の感知区間に前記第1電圧レベルの割に低い第2電圧
レベルを有する前記第1信号を発生する第1手段と、 前記第1信号に応じて、前記各感知区間で前記ビットラ
インを通して前記メモリセルの状態を感知増幅する第2
手段と、 前記各感知区間で一連のビットラインプレチャージ、ビ
ットライン感知及びビットライン放電動作が遂行され、 前記ビットライン放電動作を示す第2信号が非活性化さ
れるとき前記第1信号を前記第2手段に伝達し、そして
前記第2信号が活性化されるとき前記第1信号が前記第
2手段に伝達されることを遮断するが、前記第2手段に
提供される第1信号が第3電圧レベルに放電されるよう
にする第3手段を含むことを特徴とする半導体メモリ装
置。 - 【請求項7】 前記第1電圧レベルは電源電圧のレベル
であり、前記第2電圧レベルは前記電源電圧のレベルと
前記第3電圧レベルの間のレベルであることを特徴とす
る請求項6に記載の半導体メモリ装置。 - 【請求項8】 前記第3電圧レベルは接地電圧のレベル
であることを特徴とする請求項7に記載の半導体メモリ
装置。 - 【請求項9】 前記第2信号は、前記ビットラインプレ
チャージ及び感知動作が遂行される間に前記第3電圧レ
ベルを有し、そして前記ビットライン放電動作が遂行さ
れる間に前記第1電圧レベルを有することを特徴とする
請求項6に記載の半導体メモリ装置。 - 【請求項10】 前記第3手段は、前記第2信号のレベ
ルによってオン/オフされ、前記第1手段に連結される
入力端子及び前記第2手段に連結される出力端子を有す
る伝達ゲート及び、前記伝達ゲートの出力端子及び接地
電圧の間に形成される電流通路及び前記第2信号に制御
されるゲートを有する放電トランジスタを含むことを特
徴とする請求項6に記載の半導体メモリ装置。 - 【請求項11】 ゲートを有し、マルチ−ビットデータ
を貯蔵し、そして前記マルチ−ビットデータの可能な状
態に対応する第1乃至第4スレッショルド電圧のうち、
1つを有する少くとも1つのメモリセルと、 前記メモリセルに連結されるビットラインと、 読出動作間に前記メモリセルの状態を感知するための第
1乃至第3感知区間に各々対応する他の電圧を順次的に
発生する電圧発生回路と、 前記電圧発生回路は前記ゲートに前記他の電圧を順に印
加し、 待機動作間に第1レベルを有するバイアス電圧を発生
し、そして前記メモリセルの状態を感知するための複数
個の感知区間に前記第1レベルの割に低い第2レベルを
有する前記バイアス電圧を発生するバイアス電圧発生回
路と、 第1信号に応じて前記メモリセルの状態を感知するため
の複数個の感知区間で前記ビットラインに電流を供給す
る電流供給回路と、 前記各感知区間は一連のビットラインプレチャージ、感
知及び放電区間に分かれ、 前記バイアス電圧によって前記電流供給回路から供給さ
れる電流を前記ビットラインに伝達する伝達回路と、 前記ビットライン放電区間を示す第2信号に応じて前記
バイアス電圧を前記伝達回路に提供するが、プレチャー
ジ区間の初期に前記ビットラインが過充電されることを
防止する過充電防止回路とを含み、 前記第1信号のレベルは前記プレチャージ、感知及び放
電区間に順序に変化することを特徴とする半導体メモリ
装置。 - 【請求項12】 前記第1レベルは電源電圧のレベルで
あり、前記第2レベルは前記電源電圧と接地電圧の間の
レベルであることを特徴とする請求項11に記載の半導
体メモリ装置。 - 【請求項13】 前記伝達回路は前記ビットラインと前
記電流供給回路の間に形成される電流通路及び前記過充
電防止回路から提供される前記バイアス電圧に制御され
るゲートを有するNMOSトランジスタに構成されるこ
とを特徴とする請求項11に記載の半導体メモリ装置。 - 【請求項14】 前記過充電防止回路は前記第2信号が
非活性化されるとき前記バイアス電圧発生回路と前記伝
達回路を電気的に連結させる伝達ゲート及び、前記第2
信号が活性化されるとき前記NMOSトランジスタのゲ
ートを接地させる放電トランジスタを包含することを特
徴とする請求項13に記載の半導体メモリ装置。
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