DE69627083T2

DE69627083T2 - Nichtflüchtige Mehrzustandsspeicheranordnung mit einer Speicherzelle fähig zum Speichern von Mehrzustandsdateien

Info

Publication number: DE69627083T2
Application number: DE69627083T
Authority: DE
Inventors: Akio Hagiwara; Nozomu Nambu; Takashi Uchino
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-08-31
Filing date: 1996-08-30
Publication date: 2003-12-18
Anticipated expiration: 2016-08-31
Also published as: KR100221523B1; EP0760517A3; US5625584A; DE69627083D1; EP0760517B1; EP0760517A2

Description

Allgemeines zur Erfindung

Technisches Gebiet

Die Erfindung bezieht sich auf ein energieunabhängiges Speicherbauteil mit mehreren Zuständen, das mit einem EEPROM- Baustein (elektrisch löschbarer programmierbarer ROM-Speicher) und dergleichen arbeitet, welches zum Abspeichern von Daten in mehreren Zuständen geeignet ist.

Stand der Technik

Die Änderung eines Schwellenpegels durch Steuerung der Menge an elektrischer Ladung, die in ein Steuerelement ohne festes Potential eingeleitet wird, und die Speicherung analoger Beträge und von Informationen in mehreren Zuständen wurden üblicherweise in einem energieunabhängigen Speichervorgenommen, bei dem EEPROM-Element oder dergleichen vorgesehen ist, das mit einem Steuerelement ohne festes Potential ausgerüstet wird.
In der veröffentlichten Übersetzung einer PCT-Anmeldung (JP-T 04 500576) [internationale Veröffentlichungsschrift Nr. WO 90/00801] wurde beispielsweise eine elektrische Ladung in ein Steuerelement ohne festes Potential dadurch eingeleitet, dass ein Hochspannungs-Schreibimpuls einer energieunabhängige Speicherzelle zugeführt wurde, während ein analoges Signal in einer Abtast-Halteschaltung gehalten wird, das unter Verwendung einer analogen Abtast-Halteschaltung einzugeben ist. Nach dem Einleiten der Ladung wurde ein analoger Betrag, welcher der eingeleiteten Spannung entsprach, aus der Speicherzelle ausgelesen und mit dem in der Abtast-Halteschaltung gehaltenen analogen Signal verglichen und damit wurde ein analoger Betrag, welcher der eingegebenen analogen Spannung entsprach, in der Speicherzelle dadurch aufgezeichnet, dass wiederholt ein Schreibimpuls zugeführt wunde, bis diese beiden analogen Beträge einander entsprachen. Eine Reihe von stufenförmigen Impulsen, in denen der Spannungswert allmählich im Lauf der Zeit ansteigt, wurde dabei als Schreibimpuls verwendet.
Außerdem wurde eine analoge Abtast-Halteschaltung der vorstehend beschriebenen Art jeweils an jeder Reihe der Speichermatrix eingebaut, und während eine Vielzahl von Abtast- Halteschaltungen in Abfolge die analogen Signale einfängt, wurden die analogen Beträge, die von der anderen Vielzahl von Abtast-Halteschaltungen gehalten wurden, gleichzeitig in der Speicherzellenmatrix abgespeichert.
Bei einem Speicher mit mehreren Zuständen handelt es sich um einen Speicher zum Abspeichern verteilter analoger Beträge unter Verwendung einer Lese- und Schreib-Konfiguration, die nahezu identisch mit der Anordnung gemäß der vorgenannten Vorveröffentlichung ist.
Bei dem vorstehend genannten herkömmlichen Beispiel treten allerdings Probleme hinsichtlich der Zuverlässigkeit auf, mit welcher die Daten gehalten werden, da ein einzugebendes analoges Signal direkt in einer analogen Abtast-Halteschaltung gehalten wird. Da außerdem Daten nicht über lange Zeit in einer analogen Abtast-Halteschaltung gehalten werden können, wenn eingegebene Analoge Signale in Abfolge in einer Vielzahl von Abtast-Halteschaltungen gehalten werden, werden die analogen Beträge, die in einer Vielzahl von Abtast-Halteschaltungen gehalten werden, nach dem Halten gleichzeitig in eine Vielzahl von Speicherzellen eingeschrieben, und somit kann nur eine kleine Zahl von Speicherzellen gleichzeitig den Schreibvorgang ausführen.
Da alternativ die Konfiguration einfach aufgebaut ist, wobei hier ein analoges Signal, das aus der Speicherzelle ausgelesen wurde, in unveränderter Form ausgegeben wird, ist es hier nicht möglich, das Auslesen aus der Speicherzelle vorzunehmen, wenn ein Versuch zur Übertragung eines analogen Signals an ein externes Teil unternommen wird; wenn aber die Auslesezeit für eine Speicherzelle länger ist als die Zeit entsprechend der Geschwindigkeit der Übertragung zu dem externen Teil, kann der Lesevorgang nicht rechtzeitig abgeschlossen werden.
Wenn der Lesevorgang vor der Übertragung beginnt wird deshalb das vorstehend geschilderte Problem kaschiert. Allerdings ist das Auslesen von Daten, die nicht ausgelesen werden müssen, immer noch ein völlig unnötiger Vorgang, während die Frage nach dem Zeitpunkt, zu dem der Lesevorgang am besten beginnen sollte, unbeantwortet bleibt.
Da bei dem vorstehend umrissenen herkömmlichen Beispiel der analoge Betrag, der einem einzugebenden analogen Signal entsprach, in eine einzelne Speicherzelle geschrieben wurde, war es außerdem notwendig, die in das Steuerelement ohne festes Potential eingeleitete Ladungsmenge sorgfältig zu steuern, was eine Speicherzelle mit minimaler Schwankungsbreite und eine komplizierte Schreibschaltung voraussetzte.
Ein weiteres herkömmliches Beispiel wurde beispielsweise in der veröffentlichten Patentschrift JPB 4-57294 beschrieben, das ein energieunabhängiges Speicherbauteil mit mehreren Zuständen offenbarte, bei welchem zusätzlich zur Zwischenspeicherung einzugebender digitaler Daten in eine Datenspeicherschaltung der Speicherzustand in mehreren Zuständen ausgelesen wird und ein Leseverstärker für die Ausgabe eines digitalen Werts vorgesehen ist, welcher diesem Speicherzustand entsprach. Dann vergleicht ein Vergleicher das Ausgangssignal dieses Leseverstärkers mit den Daten, die in der Datenspeicherschaltung gehalten werden, und die Informationen mit mehreren Zuständen werden dann kontinuierlich in die Speicherzelle eingeschrieben, bis der Inhalt in beiden übereinstimmt.
Auch wenn diese Konfiguration jedoch eine hohe Zuverlässigkeit bieten, da die Daten in digitaler Form von der digitalen Speicherschaltung gehalten werden, ist unter Umständen ein spezieller Leseverstärker erforderlich, um den Speicherzustand mit mehreren Zuständen auszulesen und um ein digitales Ausgangssignal zu erzeugen, und infolgedessen ist die Speicherauslegung kompliziert.
Da des Weiteren ein Vergleich digitaler Daten von einem Vergleicher vorgenommen wird, ist das Ausmaß der Schaltung unweigerlich groß.
In der US-Patentschrift A-5 218 569 wird ein energieunabhängiges Speicherbauteil (Fig. 8) beschrieben, bei welchem das Speicherbauteil ein Datenregister (224) zum Halten der einzugebenden digitalen Daten aufweist; ferner eine Schaltung zur Spannungserzeugung, welche eine Vielzahl analoger Spannungen (Vref1, ...) erzeugt; einen Dekodierer (222) zum Dekodieren der in dem digitalen Register (224) gehaltenen Daten und zum Ausgeben einer ausgewählten analogen Ausgangsspannung (X) aus der Vielzahl der analogen Spannungen im Ansprechen auf die Daten; eine energieunabhängige Speicherzelle mit mehreren Zuständen (102), die zum Abspeichern eines analogen Betrags in mehreren Zuständen geeignet ist; einen Vergleicher (202) zum Vergleichen einer Spannung, welche einem analogen Betrag (Y) entspricht, der aus der Speicherzelle ausgelesen wurde, mit einer ausgewählten analogen Ausgangsspannung (X) aus dem Dekodierer (22); eine Leseschaltung (152, 160) zum Auslesen einer analogen Spannung aus der Speicherzelle und zum Kodieren derselben in digitale Daten für die Ausgabe; und eine Schreibschaltung (220) zum wiederholten Anlagen der ausgewählten analogen Spannung an die Speicherzelle im Ansprechen auf das Ergebnis des vom Vergleicher vorgenommenen Vergleichs.

KURZBESCHREIBUNG DER ERFINDUNG

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, ein Speicherbauteil mit vereinfachter schaltungstechnischer Auslegung und einer klein gebauten Schaltung zu schaffen, welche eine hohe Zuverlässigkeit beim Halten von Daten aufrechtzuerhalten, die in einen energieunabhängigen Speicher mit mehreren Zuständen geschrieben werden soll.
Gemäß der vorliegenden Erfindung ist ein energieunabhängiges Speicherbauteil mit mehreren Zuständen mit den Merkmalen der Ansprüche 1 und 3 vorgesehen.
Erfindungsgemäß kann die Anzahl der Speicherzellen, die gleichzeitig den Schreibvorgang ausführen, deutlich erhöht werden, ohne dass es dabei zu einer Einbuße in der Zuverlässigkeit beim Halten der Daten kommt. Es ist auch möglich, Daten mit mehreren Zuständen zu übertragen, die ausgelesen wurden, ohne dass dazu freie Zeit geschaffen werden muss, auch wenn die Zeit, die zum Auslesen von Daten in mehreren Zuständen aus einer Speicherzelle benötigt wird, die Übertragungsrate der Daten in mehreren Zuständen übersteigt, die ausgelesen wurden. Auf diese Weise können unnötige Lesevorgänge in erheblichem Umfang entfallen.

KURZBESCHREIBUNG DER ZEICHNUNG

Fig. 1 zeigt ein Schaltbild mit der Darstellung einer Lese-/Schreibschaltung bei einem Ausführungsbeispiel der vorliegenden Erfindung.
Fig. 2 stellt ein Blockschaltbild dar, welches ein Paar Speicherzellenmatrizen links und rechts und deren periphere Schaltungen bei einem Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Fig. 3 stellt eine linke Speicherzellenmatrix und die sie umgebenden Schaltungen bei einem Ausführungsbeispiel der vorliegenden Erfindung dar.
Fig. 4 ist eine schematische Darstellung mit einem detaillierten Beispiel für eine Konfiguration eines Sub-Dekodierers bzw. nachgeschalteten Dekodierers bei einem Ausführungsbeispiel der vorliegenden Erfindung.
Fig. 5 stellt in einem Übersichtsschema eine Audio-Abspielvorrichtung dar, bei welcher die vorliegende Erfindung in einer Konfiguration realisiert ist.
Fig. 6 ist ein Zeitdiagramm, in welchem der Betrieb einer Lese-/Schreib-Schaltungsgruppe im Speichermodus und im Schreibmodus bei einem Ausführungsbeispiel der vorliegenden Erfindung dargestellt ist.
Fig. 7 stellt ein Zeitschema dar, in welchem der Betrieb der Lese-/Schreib-Schaltungsgruppe im Lesemodus bei einem Ausführungsbeispiel der vorliegenden Erfindung dargestellt ist.
Fig. 8 stellt in einem Zeitschema den Betrieb der Lese- /Schreib-Schaltungsgruppe im Schreibmodus bei einem Ausführungsbeispiel der vorliegenden Erfindung dar.
Fig. 9 zeigt ein Zeitschema Zur Veranschaulichung des Betriebs einer Lese-/Schreib-Schaltungsgruppe im Lesemodus bei einem Ausführungsbeispiel der vorliegenden Erfindung dar.
Fig. 10 zeigt die Beziehung zwischen den eingegebenen digitalen Daten und der entsprechenden analogen Spannung bei einem Ausführungsbeispiel der vorliegenden Erfindung in schematischem Überblick.
Fig. 11 ist ein Schema zur Darstellung des Vorspannzustands einer Speicherzelle bei einem Ausführungsbeispiel der vorliegenden Erfindung.
Fig. 12 zeigt eine Grafik zur Veranschaulichung der Schreibcharakteristika einer Speicherzelle bei einem Ausführungsbeispiel der vorliegenden Erfindung.

Beschreibung des bevorzugten Ausführungsbeispiels

Fig. 5 stellt in einem Übersichtsschema eine Audio-Abspielvorrichtung dar, bei welcher die vorliegende Erfindung in einer Konfiguration realisiert ist.
Bei dieser Vorrichtung wird im Aufzeichnungsmodus während einer bezeichneten Abtastperiode ein einzugebendes analoges Audiosignal von einem ersten A/D-Wandler 1 in digitale 12-Bit-Audiodaten umgewandelt und dann von einem ADPCM-Kodierer in ein digitales komprimiertes 2- bis 4-Bit-Datensignal kodiert und dieses dann an eine Lese-/Schreib-Steuerschaltung 3 übermittelt. An der Lese-/Schreib-Steuerschaltung 3 werden die komprimierten digitalen 4-Bit-Daten von einem internen zweiten D/A-Wandler 4 in ein analoges Signal umgewandelt und dieses analoge Signal wird in ein EEPROM-Element 6 geschrieben.
Alternativ wird im Abspielmodus von der Lese-/Schreib- Steuerschaltung 3 ein analoges Signal aus dem EEPROM-Element 6 ausgelesen und bei einem internen zweiten A/D-Wandler 5 in digitale komprimierte 4-Bit-Daten umgewandelt. Diese komprimierten digitalen 4-Bit-Daten werden von einem ADPCM-Dekodierer 7 in digitale 12-Bit-Audiodaten dekodiert und diese digitalen 12-Bit-Audiodaten werden dann von einem ersten D/A- Wandler in ein analoges Signal umgewandelt und über einen Lautsprecher oder dergleichen, der in dieser Schemazeichnung nicht dargestellt ist, als Audio-Tonsignal ausgegeben.
Des Weiteren generiert eine Schaltung 10 zur Adressenerzeugung anhand von Befehlen oder dergleichen, die von einem Mikrorechner 9 eingegeben und dem EEPROM-Element 6 und der Lese-/Schreib-Steuerschaltung 3 zugeleitet werden, 20-Bit- Adressendaten zum Schreiben und Lesen.
Als nächstes ist eine tatsächlich ausgeführte Konfiguration einer Lese-/Schreib-Schaltung 300 in Fig. 1 dargestellt, die in der Lese-/Schreib-Schaltung 3 enthalten ist.
Gemäß Fig. 1 stellt ein aus D Flip-Flops aufgebautes Datenregister 20 ein 2-Bit-Datenregister zum Erfassen und Halten der oberen oder unteren 2 Bits des von einem ADPCM-Kodierer 2 ausgegebenen komprimierten digitalen 4-Bit-Datensignals dar, ist eine Widerstandsteilerschaltung 21 eine Schaltung zum Aufteilen einer Bezugsspannung Vref in 4 Spannungen VT bis V4 (V1 < V2 < V3 < V4) dar, dekodiert ein Dekodierer 22 den Inhalt der im Datenregister 20 gehaltenen Daten und gibt selektiv eine der 4 Spannungen V1 bis V4 entsprechend diesem Inhalt aus, werden einem Vergleicher 23 eine vom Dekodierer 22 an einen nicht-invertierenden Anschluss "+" ausgegebene analoge Spannung Vdec und eine aus der Speicherzelle 60 des EEPROM-Elements 6 an einen invertierenden Anschluss "- " ausgelesene Spannung Vm zugeführt und vergleicht dieser Vergleicher diese beiden Spannungen. Während sich ein Taktgeber RWCK 4 auf H-Pegel befindet, gibt eine Speicherschaltung 24 das Ausgangssignal aus dem Vergleicher 23 in unveränderter Form aus, und wenn der Taktgeber RWCK 4 auf L-Pegel umschaltet, speichert die Speicherschaltung 24 den Ausgangssignal aus dem Vergleicher 23 und gibt dieses gespeicherte Ausgangssignal aus, so lange der Taktgeber auf L-Pegel liegt. Außerdem stellt ein Ausgangspuffer 25 einen Puffer für die Ausgabe des Inhalts der im Datenregister 20 gehaltenen Daten dar; mit anderen Worten handelt es sich hierbei um eine Übertragungsschaltung zur Übertragung von in dem Datenregister 20 gehaltenen digitalen Daten an ein externes Teil; dabei weist der in Fig. 5 dargestellte zweite D/A-Wandler 4 den Ausgangspuffer 25, eine Widerstandsteilerschaltung 21 und einen Dekodierer 2 2 auf.
Jede Speicherzelle 60 des EEPROM-Elements 6 ist eine geteilte Zelle vom Gate-Typ ohne festes Potential FG und führt den Schreibvorgang dadurch aus, dass in dem Gate bzw. Steuerelement ohne festes Potential eine elektrische Ladung eingeleitet wird, während es den Löschvorgang dadurch ausführt, dass die in das Steuerelement FG ohne festes Potential eingeleitete elektrische Ladung abgezogen wird. Ein Drein D jeder Speicherzelle 60 ist mit einer Bitleitung BL1, BL2, ... verbunden; eine Source S ist mit einer Source-Leitung SL1, SL2, ... verbunden; eine Steuerschaltung CG ist mit einer Wortleitung WL1, WL2, ... verbunden. Ein Dekodierer 100 für die X- Adresse, welcher eine obere 4-Bit-X-Adresse ADRX dekodiert [8 : 5], wählt aus jeder Bitleitung BL1, BL2, ... eine Leitung aus und die ausgewählte Leitung ist mit dem invertierenden Anschluss des Vergleichers 23 verbunden. Die Wortleitungen WL1, WL2,.. und jede der Source-Leitungen S1, S2, ... ist jeweils mit einem der Y-Adressen-Dekodierer 200 und 250 verbunden, welche eine 11-Bit-Y-Adresse dekodieren [10 : 0], und diesen Dekodierern 200, 250 wird von einer zweiten Schaltung 400 zur Erzeugung einer Vorspannung eine Vorspannung zugeführt. Diese Vorspannung umfasst eine Vorspannung Vhv 1 mit hoher Spannung zum Schreiben und eine Vorspannung Vhv 2 mit hoher Spannung zum Löschen.
RWCK 3, RWCK 4 und WBE werden in die Adressendekodierer 100, 200, 250 als Taktsignale eingegeben. Darüber hinaus beziehen sich die hier verwendeten Begriffe "Drain" und "Source" im Wesentlichen auf den Betriebszustand bei Ausführung des Schreibvorgangs.
Die 3 Typen der Vorspannung VBH, VBLH, VBLL (VBH > VBLH > VBLL), die den Bitleitungen B1, B2,.. zugeführt werden, werden aus der ersten Schaltung 500 zur Erzeugung einer Vorspannung ausgegeben, während ein P-Kanal-MOS-Transistor 26, ein N-Kanal-MOS-Transistor 27 und ein N-Kanal-MOS-Transistor 28 jeweils als Schalter in die Versorgungsleitungen für diese Vorspannungen geschaltet sind. Ein analoger Schalter 29, der nur dann geschaltet wird, wenn ein Schreibvorgang ausgeführt wird, ist mit der Ausgangsseite dieser Transistoren verbunden und der Ausgang aus diesem analogen Schalter 29 mit einer Eingangs-/Ausgangsleitung 30 des X-Adressen-Dekodierers 100 verbunden ist. Der Ausgang COMP der Speicherschaltung 24 wird an einem Eingangsende des UND-Glieds 31 eingegeben. Und der Ausgang des UND-Glieds 31 wird an das Glied des P-Kanal-MOS- Transistors 26 geführt. Die Ausgänge der UND-Glied 32 und 33 sind jeweils an die Glieder der N-Kanal-MOS-Transistoren 27 und 28 geführt. Der Ausgang des UND-Glieds 31 geht in gleicher Weise an ein Eingangsende der UND-Glieder 32 und 33 als Eingangssignal, und an das andere Eingangsende des UND-Glieds 32 geht als Eingang ein Signal, das aus dem oberen Bit D1 der dem Datenregister 20 zuzuführenden Daten nach Umkehrung durch einen Inverter 34, während das obere Bit D1 der dem Datenregister 20 zuzuführenden Daten in unveränderter Form am anderen Eingangsende des UND-Glieds 33 eingegeben wird.
Darüber hinaus ist eine Schaltung 35 zum Erzeugen einer Lese-Vorspannung vorgesehen, welche eine Schaltung zur Widerstandsteilung umfasst, um den in jede Speicherzelle 60 eingeschriebenen analogen Betrag als Spannungswert auszulesen; dabei ist der Spannungsteilungspunkt P mit der Eingangs- /Ausgangsleitung 30 für den X-Adressen-Dekodierer 100 über den N-Kanal-MOS-Transistor 36 verbunden, der nur dann geschaltet wird, wenn der Vergleicher 23 einen Vergleichsvorgang ausführt. Ein N-Kanal-MOS-Transistor 37 ist zwischen die Eingangs-/Ausgangs-Leitung 30 und Masse geschaltet, um Massepotentiale zu liefern, wenn die Daten in der Speicherzelle gelöscht werden. Dieser N-Kanal-MOS-Transistor 37 wird durch ein Steuersignal WBE aktiviert und behandelt die Bitleitungen B1, B2, ... als Massepotentiale.
Die in Fig. 1 dargestellte Lese-/Schreib-Schaltung 300 organisiert 8 Speicherzellen zu einem Block in Richtung der X-Adressen, wobei jeder Block mit einem Blockwähler 600 ausgestattet ist, um festzustellen, dass er ausgewählt wurde. Im Block Nr. 0, der in Fig. 1 dargestellt wird, besteht der Blockwähler 600 aus einem UND-Glied, welches feststellt, ob die obere 6-Bit-X-Adresse ADRX [5 : 0] auf ALL 0 gesetzt ist.
Des Weiteren werden ein Abtast-Taktsignal RWCK 2 und ein Speicher-Freigabesignal LATEN sowie das Ausgangssignal BSEL des Blockwählers 600 in ein NAND-Glied 38 geleitet; ein Taktsignal RWCK 3 und ein Lese-Freigabesignal REAN 2 und ein COMP-Ausgangssignal gehen als Eingangssignale an ein NAND- Glied 39; und das Ausgangssignal BSEL des Blockwählers 600 sowie ein Lese-Freigabesignal REAEN 2 gehen als Eingangssignale an ein NAND-Glied 40, während die Ausgangssignale beider NAND-Glieder 38 und 39 in ein NAND-Glied. 41 geleitet werden. Das Taktsignal RWCK 3 und das Schreib-Freigabesignal WRIEN 2 gehen als Eingangssignale an das UND-Glied 42, während ein Lese-Freigabesignal REAEN 2 und ein Schreib-Freigabesignal WRIEN 2 als Eingangssignale einem ODER-Glied 43 zugeleitet werden, und das Taktsignal RWCK 4 und das Ausgangssignal aus dem ODER-Glied 43 als Eingangssignale einem UND-Glied 44 zugeleite werden. Das Ausgangssignal aus dem NAND-Glied 41 wird am Taktanschluss CK des D-Flip-Flops angelegt, welches aus einem Datenregister 20 besteht, und das Ausgangssignal des NAND-Glieds 40 als EIN/AUS-Steuersignal eines Ausgabepuffers 25 angelegt wird, das Ausgangssignal aus dem UND-Glied 42 als EIN/AUS-Steuersignal eines analogen Schalters 29 angelegt wird, und das Ausgangssignal des UND-Glieds 44 an das Steuerelement des N-Kanal-MOS-Transistors 36 angelegt wird.
Unter Bezugnahme auf das Zeitdiagramm gemäß Fig. 8 und 9 werden als nächstes nun der Schreibvorgang und der Lesevorgang der Lese-/Schreibschaltung 300 erläutert. Dabei sind die Vorspannbedingungen für jeden Betriebsaspekt an den Speicherzellen 60 in Fig. 11 dargestellt.
Vor dem Schreibvorgang beginnt der Speichermodus, um die Daten in dem Datenregister 20 zwischenzuspeichern. Im Speichermodus werden 2 Bit der digitalen Daten D1 und D0 an eine Eingangsleitung 45 geschickt, adressiert der EEPROM-Speicher 6 ADRX und ADRY, wohin die einzuschreibenden Daten aus der in Fig. 5 dargestellten Schaltung 10 zur Adressenerzeugung gesendet werden, und schaltet das Signal LATEN, dass den Speichermodus anzeigt, auf den H-Pegel um. Wenn die untere 6-Bit- Adressenstelle ADRX [5 : 0] der ausgegebenen X-Adresse mit ihrer eigenen Blocknummer übereinstimmt, gibt der Blockwähler 600 jeweils einen Anstieg auf den H-Pegel aus. Gemäß Fig. 1 stimmt zum Beispiel der Blockwähler 600 mit dem Block Nr. 0 überein, d. h. ADRX [5 : 0] ist ALL 0 und gibt den H-Pegel aus. Infolgedessen schaltet der Ausgang am NAND-Glied 38 bei Beginn des Abtastimpulses RWCK 2 auf den L-Pegel zurück und dann steigt der Ausgang des NAND-Glieds 41 auf den H-Pegel an. Deshalb wird am Flipflop-Taktanschluss CK, der aus einem Datenregister 20 besteht, ein Taktimpuls angelegt und werden die Eingangsdaten D1 und D0 am Datenregister 20 erfasst.
Ist die Erfassung abgeschlossen, dann schaltet das Signal WBE auf den H-Pegel um, schaltet der N-Kanal-MOS-Transistor 37 auf EIN und weist die Eingangs-/Ausgangs-Leitung 30 das Massepotential 0 V auf. Da mit der Eingangs- /Ausgangsleitung 30 am Dekodierer 100 für die X-Adresse eine Bit-Leitung BL verbunden ist, die von der X-Adresse ADRX [8 : 5] ausgewählt wurde, liegt auch diese Bit-Leitung BL auf 0 V. Da außerdem an der ausgewählten Wortleitung WL von dem Dekodierer 250 für die Y-Adresse eine Vorspannung Vhv 2 auf hohem Spannungspegel zum Löschen angelegt wird und ein Potential 0 V aus dem Dekodierer 200 für die Y-Adresse an der Source-Leitung SL angelegt ist, wird die ausgewählte Speicherzelle somit gelöscht. Mit anderen Worten wird damit die elektrische Ladung am Steuerelement FG ohne festes Potential an der Speicherzelle 60 abgezogen.
Sobald der Löschvorgang beendet ist, geht der Betriebsablauf im eigentlichen Schreibmodus weiter.
Im Schreibmodus schaltet das Signal WRIEN 2 auf den H- Pegel um, wie in Fig. 8 (c) dargestellt, und während das Taktsignal RWCK 3 auf H-Pegel liegt, wie in Fig. 8 (d) dargestellt, steigt infolgedessen der Ausgang des AND-Glieds 42 auf H-Pegel um. Da außerdem die Speicherschaltung 24 ursprünglich auf H-Pegel gesetzt wurde, steigt der Ausgang des AND-Glieds 31 ebenfalls auf H-Pegel an. Deshalb steht der analoge Schalter nun auf EIN und ist der P-Kanal-MOS-Transistor 26 auf AUS geschaltet.
Wenn das obere Bit D1 der Eingangsdaten nun "0" ist, dann steigt der Pegel am Ausgang am UND-Glied auf H-Pegel an und deshalb schaltet der N-Kanal-MOS-Transistor 27 auf EIN um und wird gemäß Fig. 8 (f) der ausgewählten Bit-Leitung BL über den analogen Schalter 29, die Eingangs-/Ausgangs-Leitung 30 und den Dekodierer 100 für die X-Adresse die Vorspannung VBLH zugeführt. Wenn alternativ das obere Bit D1 der Eingangsdaten "1" ist, dann steigt der Pegel am Ausgang des UND- Glieds 33 auf H-Pegel und somit schaltet der N-Kanal-MOS- Transistor 28 auf EIN, während über den analogen Schalter 29, die Eingangs-/Ausgangs-Leitung 30 und den Dekodierer 100 für die X-Adresse der ausgewählten Bit-Leitung BL die Vorspannung VBLL zugeführt wird.
Während das Taktsignal RWCK 3 auf H-Pegel liegt, werden, da der vom Dekodierer 200 für die Y-Adresse (Fig. 8 (h)) ausgewählten Source-Leitung SL die hohe Spannung Vhv 1 zugeführt wird und der vom Dekodierer 250 für die Y-Adresse (Fig. 8 (g)) ausgewählten Wortleitung WL die Spannung VB2 zugeführt wird, die in Fig. 11 dargestellten Schreibbedingungen somit erfüllt und wird der Schreibvorgang in der Speicherzelle 60 ausgeführt. Mit anderen Worten beginnt die Ladungseinleitung in das Steuerelement FG ohne festes Potential an der Speicherzelle 60.
Als nächstes schaltet das Taktsignal RWCK 3 auf L-Pegel um und wenn dass das Taktsignal RWCK 4 auf H-Pegel umschaltet, wie dies in Fig. 8 (e) dargestellt ist, da der Ausgang des UND-Glieds 42 auf L-Pegel umschaltet und der Ausgang des UND-Glied 44 auf H-Pegel ansteigt, dann schaltet der analoge Schalter 29 auf AUS, schaltet der N-Kanal-MOS-Transistor 36 auf EIN und ist der Spannungsteilungspunkt P auf der Schaltung 35 zur Erzeugung der Lese-Vorspannung mit der Eingangs- /Ausgangs-Leitung 30 verbunden. Das Potential am Spannungsteilungspunkt P wird dabei auf eine Spannung VREFM gesetzt, die geringfügig höher ist als V4, wenn der N-Kanal-MOS-Transistor 36 auf AUS geschaltet ist. Da in diesem Zustand VB1 außerdem an eine vom Dekodierer 250 für die Y-Adresse ausgewählte Wortleitung WL angelegt ist und vom Dekodierer 200 für die Y-Adresse an die Source-Leitung SL das Potential 0 V. Somit erhält man an der Eingangs-/Ausgangs-Leitung 30 eine Spannung Vm, welche der am Steuerelement FG ohne festes Potential an der Speicherzelle eingeleiteten Ladung entspricht, und dann vergleicht der Vergleicher 23 diese Spannung Vm mit der vom Dekodierer 22 ausgegebenen Spannung Vdec.
Im Ansprechen auf Daten, die vom Datenregister 20 zwischengespeichert werden, wählt der Dekodierer 22 eine analoge Spannung in Form von einer der 4 Spannungen V1 bis V4 aus der Widerstandsteilerschaltung 21 aus und gibt diese an den nicht-invertierenden Anschluss des Vergleichers 23 aus. Die Beziehung, die hier zwischen den Daten D1, D0 und den Spannungsteilungswerten V1 bis V4 besteht, ist in Fig. 10 dargestellt.
Wenn der Vergleich das Ergebnis erbringt, dass Vdec > Vm ist, bleibt der Ausgang des Vergleichers 23 auf H-Pegel und werden der Schreibbetrieb anhand des Taktsignals RWCK 3, der Lesevorgang anhand des Taktsignals RWCK 4 und der vorstehend beschriebene Vergleichsvorgang wiederholt. Durch Wiederholung des Schreibvorgangs steigt der Betrag der Ladung an, die in das Steuerelement FG ohne festes Potential eingeleitet wird, und erhöht sich die Lesespannung Vm in der in Fig. 8 (f) dargestellten Weise. Wenn Vdec < Vm ist, dann schalten der Ausgang des Vergleichers 23 und der Ausgang COMP der Speicherschaltung 24 beide zum L-Pegel zurück. Infolgedessen schaltet der Ausgang des UND-Glieds 31 vom H-Pegel zum L-Pegel zurück, schaltet der P-Kanal-MOS-Transistor 26 auf EIN, schaltet der Ausgang der UND-Glieder 32, 33 auf L-Pegel um und schalten beide N-Kanal-MOS-Transistoren 27, 28 auf AUS. Wenn das Taktsignal RWCK 3 den H-Pegel erreicht hat, dann wird infolgedessen die Vorspannung VBH über den analogen Schalter 29 der Bit-Leitung BL der Speicherzelle zugeführt (vgl. Fig. 8(f)). Mit anderen Worten bricht der in Fig. 11 dargestellte Schreib-Vorspannzustand zusammen und wird der Schreibvorgang beendet.
In der vorstehend beschriebenen Weise wird im Schreibmodus eine der vier analogen Größen, welche den eingegebenen digitalen 2-Bit-Daten entsprechen, an einer ausgewählten Speicherzelle 60 abgespeichert.
Fig. 12 stellt die Beziehung zwischen der vorgenannten Nummer n des Schreibimpulses im Schreibbetrieb und dem Strom Ir in der Speicherzelle dar, wobei dort die Kurve a einen Fall darstellt, in welchem an den Drain die Vorspannung VBLH angelegt wurde, während die Kurve b sich auf einen Fall bezieht, in dem an den Drain die Vorspannung VBLL angelegt wurde.
Wenn sich die Nummer n des Schreibimpulses erhöht, da der Betrag der in das Steuerelement ohne festes Potential eingeleiteten Ladung ansteigt und sich die Schwellenspannung Vt der Speicherzelle erhöht, dann nimmt der Strom Ir in der Speicherzelle ab. Da jedoch der Betrag der in das Steuerelement ohne festes Potential eingeleiteten Ladung pro Impuls allmählich kleiner wird, verringert sich die Rate, um die der Strom in der Speicherzelle reduziert, ebenfalls allmählich.
Wie die Kurve [a] zeigt, nimmt dann, wenn mit der vergleichsweise hohen Spannung VBLH als Vorspannung gearbeitet wird, die an den Drain anzulegen ist, der Strom der Speicherzelle, welcher den Daten "0, 1" entspricht, den Wert von 80 uA an, wenn etwa 15 Impulse angelegt werden, und dann erhält man eine Lesespannung von etwa V2, wenn der Lesevorgang ausgeführt wird, doch muss ein Schreibimpuls von mehr als 60 Impulsen angelegt werden, um einen Stromwert von 60 uA an der Speicherzelle zu erreichen (wobei dies den Stromwert darstellt, welcher der Lesespannung V3 entspricht), was den Daten "1, 0" entspricht.
Da die an den Drain angelegte Vorspannung von VBLH auf den niedrigeren Pegel VBLL umschaltet wird, wenn das obere Datenbit D1 "1" ist, steigt deshalb entsprechend der in Fig. 1 dargestellten Schaltungsanordnung der Betrag der in das Steuerelement pro Impuls eingebrachten Ladung an. Infolgedessen erhält man entsprechend den Daten "1, 0", wie Kurve (b) veranschaulicht, einen Stromwert von 60 uA an der Speicherzelle bei etwa 4 Impulsen und bei etwa 11 Impulsen einen Stromwert von 40 uA an der Speicherzelle (welcher der Stromwert ist, welcher der Lesespannung V4 entspricht), welcher den Daten "1, 1" entspricht.
Mit anderen Worten kann der Schreibbetrieb in einem kürzeren Zeitraum dadurch ausgeführt werden, dass die dem Drain entsprechend den zu schreibenden Daten zugeführte Vorspannung umgeschaltet wird.
Als nächstes wird anhand von Fig. 9 der Betrieb im Lesemodus beschrieben.
Wenn das Signal XSET (Fig. 9 (c))auf den H-Pegel ansteigt, wird im Lesemodus ein Anfangswert ALL "1" im Datenregister 20 gesetzt (Fig. 9 (3)) und wird. gemäß Fig. 9 (f) aus dem Dekodierer 22 eine analoge Spannung V4 ausgegeben, welche ALL "1" entspricht. Da die Vorspannbedingungen für die Speicherzelle 60 exakt die gleichen Bedingungen bei Ausführung des Lesevorgangs im Schreibmodus sind, erhält dann, wenn der Pegel des Taktsignals RWCK 4 auf H ansteigt, wie dies Fig. 9 (g) zeigt, der invertierende Anschluss des Vergleichers 23 eine Spannung Vm, welche der in das Steuerelement ohne festes Potential an der ausgewählten Speicherzelle eingeleiteten Ladung entspricht, und vergleicht diese Spannung Vm mit der Spannung V4, die aus dem Dekodierer 22 ausgegeben wird. Wenn dieser Vergleich zeigt, dass Vm > V4 ist, dann schalten der Vergleicher 23 und der Ausgang COMP der Speicherschaltung 24 auf den L-Pegel um und deshalb steigt der Pegel am Ausgang des NAND-Glieds 39 auf den H-Pegel. Da der Ausgang des NAND- Glieds 38 zu diesem Augenblick auf H-Pegel festgelegt ist, ändert sich der Ausgang des NAND-Glieds 541 nun auf den L-Pegel und damit bleibt der Wert ALL "1" ohne anschließende Zwischenspeicherung im Datenregister 20 gehalten.
Wenn alternativ das Ergebnis des Vergleichs lautet, dass Vm < V4 ist, dann schalten der Vergleicher 23 und der Ausgang COMP der Speicherschaltung 24 auf H-Pegel um und deshalb ändert sich dann, wenn das Taktsignal RWCK 3 auf H-Pegel steigt, wie in Fig. 9 (a) zu erkennen ist, der Ausgang des NAND-Glieds 39 auf L-Pegel. Infolgedessen gibt das NAND-Glied 41 an das Datenregister 20 ein Taktsignal aus und speichert das Datenregister 20 die von der Dateneingabe-Leitung 45 gelieferten Daten. Da die Daten "D1, D0" bei "10", "01" und "00" während des Lesemodus nach einander aus dem in Fig. 2 dargestellten Abwärtszähler 801 auf diese Dateneingabe-Leitung 456 jedes mal dann ausgegeben werden, wenn das Taktsignal RWCK 4 auf L-Pegel umschaltet, speichert das Datenregister 20 nach den Daten "11" die Daten "10", wie dies in Fig. 9 (e) dargestellt ist. Wenn der Ausgang Vdec des Dekodierers 22 dann auf die Spannung 3 absinkt, wie dies in Fig. 9 (f) dargestellt ist, und das Taktsignal RWCK4 zum H-Pegel zurückkehrt, dann vergleicht der Vergleicher 23 die Spannung V3 mit der Spannung Vm, welche dem analogen Betrag entspricht, der aus der Speicherzelle ausgelesen wird. Wenn Vm > V3 is, schalten der Vergleicher 23 und der Ausgang COMP der Speicherschaltung 24 zum L-Pegel zurück und somit wird "10" ohne anschließende Zwischenspeicherung im Datenregister 20 gehalten. Wenn das Ergebnis des Vergleichs zeigt, dass Vm ≤ V3 ist, dann bleiben der Vergleicher 23 und der Ausgang COMP der Speicherschaltung 24 auf H-Pegel und deshalb speichert das Datenregister 20 die nächsten Daten "01" und vergleicht der Vergleicher 23 V2 mit Vm. Erbringt dieser Vergleich das Ergebnis, dass Vm > V2 ist, dann wird der Inhalt des Datenregisters 20 auf "01" festgelegt, doch wenn Vm ≤ V2 ist, dann speichert das Datenregister 20 die abschließenden Daten "00" und vergleicht der Vergleicher Vm mit V1. Da die Spannung V1 auf etwa 0 V gesetzt ist, zeigt der abschließende Vergleich, dass Vm > V1 ist und dass der Inhalt des Datenregisters 20 auf "00" festgelegt ist.
Wie sich aus der vorstehenden Beschreibung ergibt, wird eine Spannung Vm, welche einem aus einer Speicherzelle ausgelesenen analogen Betrag entspricht, mittels eines Datenregister 20, einer Widerstandsteilerschaltung 21, eines Dekodierers 22, eines Vergleichers 23, eines NAND-Glieds 39 und eines NAND-Glieds 41 einer A/D-Wandlung unterzogen und dann über einen Ausgangspuffer an ein externes Teil geleitet. Mit anderen Worten handelt es sich dabei um die Schaltungen, welche den in Fig. 5 abgebildeten zweiten A/D-Wandler 5 umfassen.
In der vorstehend beschriebenen Lese-Schreib-Schaltung 300 wurden digitale 2-Bit-Daten in 4 analoge Beträge umgewandelt und wird jeder der 4 analogen Beträge in eine einzige Speicherzelle geschrieben. Der ADPCM-Wandler 2 gibt aber tatsächlich digitale 4-Bit-Daten aus.
Bei diesem Beispiel werden deshalb entsprechend Fig. 2 die oberen 2 Bits (Bits i/j) der digitalen 4-Bit-Daten (Bit i; i > j; j = Nummer der Speicherzellenanordnung) in der rechten Speicherzellenanordnung 6R abgespeichert und werden die unteren 2 Bits (Bits i/j) in der linken Speicherzellenanordnung 6L abgespeichert. Der Abspeichervorgang wird bei diesen beiden Anordnungen natürlich von der in Fig. 1 dargestellten Lese-Schreib-Schaltung ausgeführt. Nach der Umwandlung der 2 Bit digitaler Daten in 4 analoge Beträge werden diese jeweils in Speicherzellen mit mehreren Zuständen abgespeichert.
In Fig. 2 gibt das Bezugszeichen 800 eine Steuerschaltung an, die an einen Mikrocomputer 9, einen ADPCM-Kodierer 2 und einen ADPCM-Dekodierer 7 angeschlossen ist. Diese Steuerschaltung 800 weist einen Abwärtszähler 801 zur Ausgang eines Abwärts-Zählwerts für die A/D-Wandlung bei Ausführung eines Lesevorgangs sowie eine Schaltung 10 zur Adressenerzeugung auf. Zusätzlich zur Übertragung einer 9-Bit-X-Adresse ADRX, einer 11-Bit-Adresse ADRY für den Y-Adressen-Dekodierer und von 4-Bit-Daten gibt die Steuerschaltung 800 alle in Fig. 1 dargestellten Taktsignale und Steuersignale aus und erfasst auch zeitweilig digitale Daten, welche analogen Beträgen entsprechen, die aus Speicherzellen ausgelesen wurden, und sendet sie an den ADPCM-Dekodierer 7.
Darüber hinaus ist die obere Seite der rechten Speicherzellenanordnung 6R mit einer Blockwählergruppe 600 RU, einer Lese-Schreib-Schaltungsgruppe 300 RU, einem X-Adressen-Dekodierer 100 RU und einem nachgeschalteten Dekodierer 700 RU ausgestattet. Symmetrisch zu diesen ist auch die untere Seite der Speicherzellenanordnung 6R mit einer Blockwählergruppe 600 RL, einer Lese-Schreib-Schaltungsgruppe 300 RL, einer X- Adressen-Dekodierergruppe 100 RL und einem nachgeschalteten Dekodierer 700 RL ausgestattet. Dabei ist die linke Speicherzellenanordnung 6L identisch zur rechten Speicherzellenanordnung ausgelegt. Darüber befinden sich eine Blockwählergruppe 600 LU, eine Lese-Schreib-Schaltungsgruppe 300 LU, eine X-Adressen-Dekodierergruppe 100 LU, ein nachgeschalteter Dekodierer 700 LU, und darunter befinden sich eine Blockwählergruppe 600 LL, eine Lese-Schreib-Schaltungsgruppe 300 LL, eine X- Adressen-Dekodierergruppe 100 LL und ein nachgeschalteter Dekodierer 700 LL.
Die vorstehend genannten Schaltungsauslegungen, welche der rechten Speicherzellenanordnung 6R und der linken Speicherzellenanordnung 6L entsprechen, sind völlig identisch. Da die eingegebenen Adressensignale ebenfalls identisch sind, arbeiten außerdem diese Speicherzellen exakt in derselben Weise. Die Auslegung der Y-Adressen-Dekodierer 200 und 250 ist mit der in Fig. 1 dargestellten Auslegung identisch. Eine zweite Schaltung 400 zur Erzeugung einer Vorspannung (die in Fig. 2 nicht dargestellt ist), die mit der in Fig. 1 gezeigten Schaltungsanordnung identisch ist, ist ebenfalls dazu vorgesehen, die Dekodierer 200 und 250 mit Vorspannungen wie Vhv1, Vhv2 zu versorgen. Dabei wird als nächstes unter Bezugnahme auf Fig. 3 die linke Speicherzellenanordnung mit den sie umgebenden Schaltungen beschrieben.
Die in Fig. 3 dargestellte Speicherzellenanordnung 6L wird von darüber und darunter liegenden 32 Blöcken geteilt verwaltet, wobei jeder dieser Blöcke mit einem Blockwähler BS, einer Lese-Schreib-Schaltung R/W und einem X-Adressen-Dekodierer X-ADEC versehen ist. Damit bestehen die Blockwählergruppen 600LU und 600LL jeweils aus 32 Blockwählern BS, bestehen Lese-Schreib-Schaltungsgruppen 300LU und 300LL jeweils aus 32 Lese-Schreib-Schaltungen R/W und bestehen X-Adressen- Dekodierergruppen 100LU und 100LL jeweils aus 32 X-Adressen- Dekodierern X-ADEC. Diese Lese-Schreib-Schaltungen R/W aller in Fig. 3 dargestellten Blöcke weisen exakt die gleiche Konfiguration wie die in Fig. 1 dargestellte Lese-Schreib-Schaltung 300 auf und sind die X-Adressen-Dekodierer X-ADEC ebenfalls identisch mit dem in Fig. 1 dargestellten X-Adressen- Dekodierer 100 ausgelegt. Da jedoch jeder Blockwähler BS die Auswahl seines eigenen Blocks feststellt, wird in jeden Block eine andere Adresse eingegeben, um sicherzustellen, dass ein H-Pegel nur dann ausgegeben wird, wenn eine X-Adresse ADRX [5 : 0] eingegeben wurde, welche auf die eigene Blocknummer des Blockwählers hinweist.
Nachstehend wird nun unter Bezugnahme auf Fig. 6 ein Datenschreibmodus erläutert.
Da Adressen, die aus der in Fig. 2 dargestellten Schaltung zur Adressenerzeugung ausgesendet werden, nach einander aktualisiert werden, ändert sich als erstes die untere Adresse ADRX der 6-Bit-X-Adresse [5 : 0], wie dies in Fig. 6 (b) dargestellt ist, und dann ändern sich in Entsprechung zur Änderung bei dieser X-Adresse ADRX [5 : 0] alle die gewählten Ausgänge BSEL aller Blockwähler BS0 bis BS31 aus Block Nr. 0 bis Block Nr. 31 in der oberen Blockwählergruppe 600LU nacheinander auf H-Pegel. Während dieses Zeitraums ändern sich jeweils das Signal LATEN zur Speicherfreigabe und das Signal WRIEN 2 zur Schreibfreigabe, das der oberen Lese-Schreib- Schaltungsgruppe 300LU zugeführt wurde, auf den H-Pegel und den L-Pegel, wie dies in Fig. 6 (c) und (d) dargestellt ist; deshalb werden die erfassten Daten nach einander von jedem Datenregister 20 innerhalb jeder entsprechenden Lese-Schreib- Schaltung R/W vom Block Nr. 0 bis zum Block Nr. 31 zwischengespeichert. Darüber hinaus wird die X-Adresse ADRX [5 : 0] gemäß der Darstellung in Fig. 6 (b) aktualisiert und in Entsprechung hierzu ändern sich alle Auswahlausgänge BSEL aller Blockwähler BS32 bis BS63 aus Block Nr. 32 bis Block Nr. 63 in der unteren Blockwählergruppe 600LL nach einander auf H- Pegel. Da das Signal LATEN zur Speicherfreigabe während dieses Zeitraums auf H-Pegel ansteigt, wie dies in Fig. 6 (e) dargestellt ist, werden die erfassten Daten hinter einander durch das Datenregister 20 innerhalb jeder entsprechenden Lese-Schreib-Schaltung R/W aus Block Nr. 32 bis Block Nr. 63 in der unteren Lese-Schreib-Schaltungsgruppe 300LL zwischengespeichert. Da das Signal WRITEN 2 zur Schreibfreigabe, das der oberen Lese-Schreib-Schaltungsgruppe 300LL zugeführt wird, gleichzeitig während dieses Zeitraums auf H-Pegel ansteigt, wie dies in Fig. 6 (d) dargestellt ist, führen alle Blöcke Nr. 9 bis Nr. 31 gleichzeitig den Schreibvorgang aus. Da jedoch an jedem Block der X-Adressen-Dekodierer X-ADEC anhand der oberen 8-Bit-X-Adresse ADRX [8 : 5], welche diesem X-Adressen-Dekodierer X-ADEC zugeleitet wird, eine Bitleitung BL auswählt, und die Y-Adressen-Dekodierer 200 und 250 jeweils eine Source-Leitung SL bzw. eine Wortleitung WL auswählen, wird der Schreibvorgang infolgedessen gleichzeitig in den ausgewählten oberen 32 Speicherzellen ausgeführt.
Nach Ausführung des Schreibvorgangs kehrt die Adresse ADRX [5 : 0] zu "0" zurück und wird wieder sequentiell aktualisiert, und damit speichern die Datenregister 20 jedes Blocks in der oberen Lese-Schreib-Schaltungsgruppe 300LU nach einander die 32 Abtastdaten zwischen, die als nächstes einzugeben sind. Da das Signal WRITEN 2 zur Schreib-Freigabe, das der unteren Lese-Schreib-Schaltungsgruppe 300LL zugeführt wird, auf H-Pegel hochgeschaltet wird, während diese Zwischenspeicherung ausgeführt wird, findet der Schreibvorgang gleichzeitig in den 32 ausgewählten Speicherzellen aller unteren Blöcke Nr. 32 bis 63 statt.
Die obere Lese-Schreib-Schaltung 300LU (die Zahl ist m; m = 1 bei diesem Ausführungsbeispiel) und die untere Lese- Schreib-Schaltung 300LL (die Zahl ist m + 1) führen somit die Zwischenspeicherung der Daten und die Schreibvorgänge abwechselnd aus. Deshalb kann sogar dann, wenn die zum Schreiben benötigte Zeit den für 1 Abtastung benötigten Zeitraum übersteigt, der Schreibvorgang effizient ausgeführt werden, ohne dass es nötig wird, freie Zeit dazwischen zu bilden.
Nachstehend wird nun der Betriebsablauf im Lesemodus unter Bezugnahme auf Fig. 7 erläutert.
Wie mit den durchgezogenen Linien in Fig. 4 angegeben ist, besteht ein nachgeschalteter Dekodierer 700LU aus einem NAND-Glied 701 zum Eingeben einer X-Adresse ADRX [5 : 2], einem NAND-Glied 702, das eine Adresse ADRX [5] und das Ausgangssignal aus dem NAND-Glied 701 eingibt, sowie einem UND- Glied 703. In das UND-Glied 703 wird ein Signal REAEN eingegeben, das bereits während des Lesemodus auf H-Pegel liegt, und das Ausgangssignal aus dem NAND-Glied 702, und das UND- Glied 703 gibt diese als Signal REAEN2 zur Lesefreigabe aus, das in Fig. 1 dargestellt ist. Daneben weist ein nachgeschalteter Dekodierer 700LL eine Auslegung auf, die identisch mit der Auslegung des nachgeschalteten Dekodierers 700LU ist, mit dem Unterschied, dass er statt der Adresse ADRX [5] das umgekehrte Signal dieser Adresse eingibt, wie dies mit der gepunkteten Linie in Fig. 4 angegeben ist.
Im Lesemodus wird die Adresse ADRX [5 : 0] aktualisiert, wie dies in Fig. 7 (b) dargestellt ist, und wenn die Adresse "60" erreicht, steigt der gesamte Bit-Ausgang von ADRX [5 2] auf H-Pegel an, schaltet der Ausgang des NAND-Glieds 701 am nachgeschalteten Dekodierer 700LU somit auf den L-Pegel und infolgedessen schaltet der Ausgang des NAND-Glieds 702 auf den H-Pegel um. Infolgedessen wird der Ausgang REAEN2 des UND-Glieds 703 auf den H-Pegel hochgeschaltet, wie dies in Fig. 7 (c) dargestellt ist. Deshalb beginnt das Auslesen von Daten aus 32 Speicherzellen Nr. 0 bis 31 gleichzeitig an der oberen Lese-Schreib-Schaltungsgruppe 700LU. Dieser Lesevorgang dauert länger als eine Abtastperiode (Zeitraum, in dem eine Adresse nur um einen Zustand aktualisiert wird), in diesem Fall etwa 3 Abtastperioden, und dieser Vorgang endet, bis die Adresse auf "0" zurückkehrt.
Der Zeitraum, über den der Ausgang des NAND-Glieds 701 auf H-Pegel liegt, dauert von der Adresse "60" bis die Adresse "63" erreicht ist, und der Ausgang schaltet auf L-Pegel um, wenn die Adresse auf "0" zurückkehrt. Da jedoch ADRX [5] bereits auf L-Pegel liegt, während die Adresse zwischen "0" und "31" liegt, steigt der Ausgang des NAND-Glieds 702 auf H-Pegel und hält der Ausgang REAEN2 des nachgeschalteten Dekodierers 700LU weiterhin das Ausgangssignal auf H-Pegel hält, wie dies in Fig. 7 (c) dargestellt ist. Wenn ADRX [5 : 0] von "0" auf "31" umschaltet, geben die Blockwähler BS der Blöcke Nr. 0 bis 31 nach einander ein Signal auf H-Pegel aus. Infolgedessen öffnet sich ein Ausgabepuffer 25 (vgl. Fig. 1) der eine Übertragungsschaltung umfasst, in jeder der entsprechenden Lese-Schreib-Schaltungen R/W und wird der Inhalt des Datenregisters 20 sequentiell ausgegeben.
Am nachgeschalteten Dekodierer 700LL schalten alternativ dann, wenn die Adresse ADRX [5 : 0] "28" erreicht, der umgekehrte Ausgang der Adresse ADRX [5] und jeder Bit-Ausgang von ADRX [4 : 2] alle auf H-Pegel um und damit schaltet auch der Ausgang des NAND-Glieds 701 auf den H-Pegel hoch. Infolgedessen wird der Ausgang des NAND-Glieds 702 auf den H-Pegel hochgeschaltet und infolgedessen steigt der Ausgang REAEN2 des UND-Glieds 703 auf den H-Pegel an, wie Fig. 7 (d) dies zeigt. Deshalb beginnt das Auslesen von Daten aus 32 Speicherzellen gleichzeitig an der unteren Lese-Schreib-Schaltungsgruppe 300LL. Der Ausgang des NAND-Glieds 701 behält dann den H-Pegel so lange bei, bis die Adresse "31" erreicht, und schaltet auf den L-Pegel um, wenn die Adresse "32" erreicht. Da der umgekehrte Ausgang von ADRX [5] bereits auf L- Pegel liegt, während die Adresse zwischen "32" und "63" liegt, hält der Ausgang REAEN2 der Lese-Schreib-Schaltungsgruppe 300LL weiterhin das Ausgangssignal auf H-Pegel, wie dies in Fig. 7 (d) dargestellt ist. Während sich die Adresse von "32" auf "63" ändert, geben die Blockwähler BS der Blöcke Nr. 32 bis 63 nach einander Signale auf H-Pegel aus. Infolgedessen öffnet sich in jeder der entsprechenden Lese-Schreib- Schaltungen R/W ein jeweiliger Ausgabepuffer 25 (vgl. Fig. 1), welcher eine Übertragungsschaltung umfasst, und wird der Inhalt des Datenregisters 20 sequentiell ausgegeben.
Die vorgenannten nachgeschalteten Dekodierer 700LU und 700LL0 bilden einen Teil einer Steuerschaltung, die zusammen mit einer Steuerschaltung 800 und dergleichen das Auslesen von oberen und unteren Daten aus der Speicherzellenanordnung 6L steuert. Der nachgeschaltete Dekodierer 700LL umfasst eine Erfassungsschaltung zum Erfassen der Bezeichnung eines der Datenregister (Block Nr. 28) der Lese-Schreib-Schaltungsgruppe 300LU, während eine Übertragungs-Schaltungsgruppe, die aus einem innerhalb der Lese-Schreib-Schaltung 300LU eingebauten Ausgabepuffer besteht, die oberen Daten der Speicherzellenanordnung 6L überträgt. Außerdem weist der nachgeschaltete Dekodierer 700LU eine Erfassungsschaltung zum Erfassen der exakten Angabe eines der Datenregister (Block Nr. 60) der Lese-Schreib-Schaltungsgruppe 300LL, während eine Übertragungs-Schaltungsgruppe, die aus einem innerhalb der Lese- Schreib-Schaltung 300LL eingebauten Ausgabepuffer besteht, die unteren Daten der Speicherzellenanordnung 6L überträgt.
Das Auslesen aus der oberen Seite der Speicherzellenanordnung 6L beginnt im Ansprechen auf eine Umschaltung eines Signals REAEN2 zur Lese-Freigabe auf H-Pegel - wobei das Signal aus dem nachgeschalteten Dekodierer 700LU übermittelt wird (vgl. Fig. 7 (c)) - und das Auslesen aus der unteren Seite der Speicherzellenanordnung 6L beginnt im Ansprechen auf eine Umschaltung eines Signals REAEN2 zur Lese-Freigabe auf H-Pegel, das aus dem nachgeschalteten Dekodierer 700LL übermittelt wird (vgl. Fig. 7 (d)).
Somit können unnötige unbelegte Zeiträume während des Lesemodus dadurch verhindert werden, dass der Inhalt des Datenregisters 20 schon vier Abtastperioden vor dem Beginn der Datenausgabe ausgelesen wird.
Auch wenn sich die vorstehende Beschreibung anhand von Fig. 3 auf die in Fig. 2 dargestellte linke Speicherzellenanordnung bezog, wird doch derselbe Vorgang auch an der Speicherzellenanordnung 6R auf der rechten Seite ausgeführt, wie dies vorstehend erläutert wurde.
Zwar wurde hier die Erfindung anhand dessen beschrieben, was derzeit als bevorzugtes Ausführungsbeispiel angesehen wird, doch können selbstverständlich verschiedene Modifizierungen und Abänderungen an der vorliegenden Erfindung vorgenommen werden, wobei auch beabsichtigt ist, dass unter die beigehefteten Ansprüche alle derartigen Abänderungen und Modifizierungen fallen, die im Rahmen der Erfindung liegen.

Claims

1. Energieunabhängiges Speicherbauteil mit mehreren Zuständen, welches folgendes aufweist:

- n Anordnungen mit Speicherzellen (6L, 6R), welche aus einer Vielzahl energieunabhängiger Speicherzellen (60) mit mehreren Zuständen bestehen, die zum Speichern analoger Beträge in mehreren Zuständen in der Lage sind;

- n Gruppen mit Datenregistern, die jeweils den n Anordnungen mit Speicherzellen (6L, 6R) entsprechen;

- n Gruppen mit Leseschaltungen (300LL, 300UL, 300RL, 300RU) jeweils zum Auslesen analoger Beträge, welche in die n Anordnungen mit Speicherzellen (6L, 6R) geschrieben wurden, und jeweils zum Setzen digitaler Daten vorgesehen sind, welche jedem analogen Betrag in den n Gruppen von Datenregistern entsprechen;

- n Gruppen von Übertragungsschaltungen (700LL, 700LU, 700RL, 700RU) zum Übertragen digitaler Daten, welche von den n Gruppen mit Datenregistern gehalten werden, zu einem externen Teil;

wobei jede Leseschaltung in den n Gruppen mit Leseschaltungen (300LU, 300LL, 300RU, 300RL) jeweils folgendes umfasst:

- eine Schaltung (21) zur Spannungserzeugung, welche eine Vielzahl analoger Spannungen erzeugt;

- einen Decodierer (22) zum Decodieren der digitalen Daten aus einem entsprechenden Datenregister (20) in jeder der n Gruppen mit Datenregistern und zur selektiven Ausgabe jeweils einer analogen Spannung aus der Vielzahl analoger Spannungen in Entsprechung zu den digitalen Daten; und

- einen Vergleicher (23) zum Vergleichen einer Spannung (Vm), welche einem aus einer der entsprechenden Speicherzellen (60) in den n Anordnungen mit Speicherzellen (6L, 6R) ausgelesenen analogen Betrag mit einer Ausgangsspannung aus dem Decodierer (22) vergleicht;

- ferner eine Steuerschaltung (800) zum Ansteuern einer m-ten Übertragungsschaltung (m = 1, 2, ..., n) zum Übertragen der in der m-ten Gruppe mit Datenregistern gehaltenen Daten nacheinander zu einem externen Teil und zum Ansteuern nach dieser Übertragung der (m + 1)-ten Gruppe mit Übertragungsschaltungen zum Übertragen der in der (m + 1)-ten Gruppe mit Datenregistern gehaltenen Daten nacheinander zu einem externen Teil, sowie zum Ansteuern der (m + 1)-ten Gruppe mit Leseschaltungen (300LL, 300UL, 300RL, 300RU) zum gleichzeitigen Auslesen aus einer Vielzahl von Speicherzellen (60) in der (m + 1)-ten Anordnung mit Speicherzellen (6L, 6R), während die in der m-ten Gruppe mit Datenregistern gehaltenen Daten übertragen werden; und bei welchem

- die Leseschaltung (300LL, 300UL, 300RL, 300RU) nacheinander heruntergezählte digitale Daten in dem Datenregister (20) setzt und bei jedem jeweiligen Setzvorgang den Vergleicher (23) so ansteuert, dass ein Vergleichsvorgang ausgeführt wird, und im Ansprechen auf das Ergebnis des Vergleichs das Setzen der digitalen Daten in dem Datenregister (20) beendet.

2. Energieunabhängiges Speicherelement mit mehreren Zuständen nach Anspruch 1, bei welchem

- die Steuerschaltung (800) des Weiteren eine Erfassungsschaltung zum Erfassen einer Angabe eines speziellen Datenregisters aus einer m-ten Gruppe mit Datenregistern während der Übertragung durch die m-te Gruppe mit Übertragungsschaltungen (700RU, 700RL, 700LU, 700LL) umfasst, und

- die Steuerschaltung (800) das Auslesen aus der (m + 1) -ten Anordnung mit Speicherzellen (61, 6r) im Ansprechen auf das Ausgangssignal der Erfassungsschaltung steuert.

3. Energieunabhängiges Speicherelement mit mehreren Zuständen, welches folgendes aufweist:

- Gruppen mit Datenregistern, die jeweils aus einer Vielzahl von Datenregistern zum Halten digitaler Daten bestehen;

- Gruppen mit Schreibschaltungen (300RL, 300RU, 300LU, 300LL), welche aus einer Vielzahl von Schreibschaltungen bestehen, die jeweils zum Schreiben analoger Beträge vorgesehen sind, welche digitalen Daten entsprechen, die in der Vielzahl von Gruppen mit Datenregistern in der Vielzahl von Anordnungen mit Speicherzellen (6L, 6R) gehalten werden;

wobei

- die Schreibschaltungen bzw. jede Schreibschaltung aus den n Gruppen mit Schreibschaltungen jeweils folgende umfasst:

- einen Decodierer (22) zum Decodieren der digitalen Daten aus einem entsprechenden Datenregister (20) in jeder der Gruppen mit Datenregistern und zur selektiven Ausgabe jeweils einer analogen Spannung aus der Vielzahl analoger Spannungen in Entsprechung zu den digitalen Daten; und

- einen Vergleicher (23) zum Vergleichen einer Spannung, welche einem aus einer der entsprechenden Speicherzellen (60) in der Anordnung bzw. den n Anordnungen mit Speicherzellen (6L, 6R) ausgelesenen analogen Betrag mit einer Ausgangsspannung aus dem Decodierer (22) vergleicht;

- ferner eine Steuerschaltung (800) zum Setzen digitaler Daten, die nach einander in einem angegebenen Zeitraum in die m-te Gruppe mit Datenregistern (m = 1, 2,.., n) eingegeben wurden, nach einander, und nach diesem Setzen zum Setzen digitaler Daten, welche nach einander in einem angegebenen Zeitraum eingegeben wurden, nach einander, sowie auch zum Ansteuern der m-ten Gruppe mit Schreibschaltungen (300RL, 300RU, 300LU, 300LL) während des Zeitraums zum Setzen von Daten der (m + 1)-ten Gruppe mit Datenregistern, um gleichzeitig in eine Vielzahl von Speicherzellen (60) in der m-ten Anordnung mit Speicherzellen (6L, 6R) zu schreiben; wobei die Schreibschaltung (300LU, 300RU, 300LL, 300RL) wiederholt die aus dem Decodierer (22) an die Speicherzelle (60) ausgegebene analoge Spannung an die Speicherzelle (60) anlegt und bei jedem entsprechenden Anlegevorgang den Vergleicher (23) so ansteuert, dass dieser einen Vergleich vornimmt, und das Anlegen der analogen Spannung an die Speicherzelle im Ansprechen auf das Ergebnis des Vergleichs beendet.

4. Energieunabhängiges Speicherelement mit mehreren Zuständen nach einem der Ansprüche 1, 2 oder 3, bei welchem

- die Schaltung (21) zur Spannungserzeugung aus einer Schaltung zur Widerstandsteilung besteht.

5. Energieunabhängiges Speicherelement mit mehreren Zuständen nach einem der Ansprüche 1 bis 4, bei welchem

- die Speicherzelle (60) aus einem EEPROM- Speicherelement besteht.